KR20220043432A - 메모리 시스템에서 읽기 전압을 제어하는 장치 및 방법 - Google Patents

메모리 시스템에서 읽기 전압을 제어하는 장치 및 방법 Download PDF

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Abstract

본 기술은 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치, 및 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하고, 복수의 문턱 전압 분포의 평균값 차이 및 복수의 문턱 전압 분포의 표준 편차간 비율을 결정하고, 평균값 차이와 표준 편차간 비율을 바탕으로 데이터를 구별하기 위한 읽기 전압의 레벨을 결정 하여, 결정된 레벨의 읽기 전압을 바탕으로 복수의 비휘발성 메모리 셀 중 적어도 일부에 대해 읽기 동작을 수행하는 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.

Description

메모리 시스템에서 읽기 전압을 제어하는 장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING A READ VOLTAGE IN A MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치에서 읽기 전압을 제어하는 장치와 방법에 관한 것이다.
데이터를 저장하는 저장 장치의 성능은 보다 많은 데이터를 저장하는지, 보다 빠르게 데이터를 입출력 하는지에 따라 결정될 수 있다. 시스템 반도체 장치는 데이터 연산, 제어 등의 정보를 처리하는 역할을 수행하고, 메모리 반도체 장치는 데이터를 저장하는 역할을 수행한다. 메모리 반도체 장치는 데이터를 임시 저장하기 위해 사용되는 휘발성(volatile) 메모리 장치와 데이터를 영구 저장하기 위해 사용되는 비휘발성(non-volatile) 메모리 장치를 포함할 수 있다.
자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.
본 발명의 일 실시예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치에 저장되는 데이터를 안전하게 보호하고 신속하게 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예에 따른 메모리 시스템은 비휘발성 메모리 셀들이 시간이 흐름에 따라 전하 손실 혹은 전하 획득으로 인해서 점차적으로 넓어진 문턱 전압 분포의 변화에 대응하여 데이터를 읽기 위한 읽기 전압을 결정할 수 있어, 읽기 동작의 오류를 줄일 수 있는 장치와 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예에 따른 메모리 시스템은 문턱 전압 분포의 변화를 반영하여 비휘발성 메모리 셀에 저장된 데이터를 보다 정확하게 읽을 수 있도록 읽기 전압의 레벨을 결정할 수 있는 장치 및 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예에 따른 메모리 시스템은 데이터에 대응하는 복수의 문턱 전압 분포의 표준 편차간 비율을 바탕으로 데이터를 구별하기 위한 읽기 전압의 레벨을 결정함으로써, 복수의 문턱 전압 분포의 표준 편차가 상이한 경우에도 메모리 장치 내 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 읽기 동작을 보다 효율적으로 수행할 수 있는 장치와 방법을 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및 상기 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하고, 상기 복수의 문턱 전압 분포의 평균값 차이 및 상기 복수의 문턱 전압 분포의 표준 편차간 비율을 결정 하고, 상기 평균값 차이와 상기 표준 편차간 비율을 바탕으로 상기 데이터를 구별하기 위한 읽기 전압의 레벨을 결정 하여, 결정된 레벨의 읽기 전압을 바탕으로 상기 복수의 비휘발성 메모리 셀 중 적어도 일부에 대해 읽기 동작을 수행하는 컨트롤러를 포함할 수 있다.
또한, 상기 복수의 비휘발성 메모리 셀 각각은 멀티 비트 데이터(multi-bit data) 를 저장할 수 있으며, 상기 복수의 문턱 전압 분포는 상기 멀티 비트 데이터 중 인접한 값에 대응하는 두 개의 문턱 전압 분포를 포함할 수 있다.
또한, 상기 컨트롤러는 상기 복수의 문턱 전압 분포의 표준 편차가 기 설정된 임계값보다 작은 차이를 가지는지를 결정할 수 있다.
또한, 상기 평균값 차이는 상기 복수의 문턱 전압 분포 각각의 평균값의 차이를 의미하고, 상기 컨트롤러는 이전 읽기 전압의 레벨과 상기 평균값 차이를 상기 복수의 문턱 전압 분포 중 하나의 표준 편차값으로 나눈 표준화한 값을 바탕으로 상기 읽기 전압의 레벨을 결정할 수 있다.
또한, 상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 이전 읽기 전압 레벨에 상기 복수의 문턱 전압 분포 사이의 가장 낮은 구간 경계값에 대응하는 바이어스 전압을 뺀 값 에 상기 복수의 문턱 저압 분포 중 하나의 표준 편차로 나눈 후, 나눈 값에 상기 표준 편차간 비율을 곱한 값을 상기 가장 낮은 구간 경계값에 대응하는 바이어스 전압에 더하여 상기 읽기 전압의 레벨을 결정할 수 있다.
또한, 상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 상기 표준 편차간 비율을 바탕으로 상기 읽기 전압의 레벨을 상기 복수의 문턱 전압 분포 중 표준 편차가 작은 것의 평균값 방향으로 이동시킬 수 있다.
또한, 상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 평균값 차이를 바탕으로 상기 읽기 전압의 레벨을 결정할 수 있다.
또한, 상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 복수의 문턱 전압 분포의 합에서 최소값의 위치에 대응하도록 상기 읽기 전압의 레벨을 결정할 수 있다.
또한, 상기 컨트롤러는 상기 복수의 비휘발성 메모리 셀에 저장된 인접한 복수의 데이터를 구분하기 위해 서로 다른 레벨을 가지는 복수의 후보 읽기 전압을 인가하여, 상기 복수의 후보 읽기 전압에 따라 상기 데이터에 대응하는 메모리 셀의 개수를 바탕으로 상기 복수의 문턱 전압 분포를 결정할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은 메모리 장치 내 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하는 단계; 상기 복수의 문턱 전압 분포의 평균값 차이 및 상기 복수의 문턱 전압 분포의 표준 편차간 비율을 결정하는 단계; 상기 평균값 차이와 상기 표준 편차간 비율을 바탕으로 상기 데이터를 구별하기 위한 읽기 전압의 레벨을 결정하는 단계; 및 결정된 레벨의 읽기 전압을 바탕으로 상기 복수의 비휘발성 메모리 셀 중 적어도 일부에 대해 읽기 동작을 수행하는 단계를 포함할 수 있다.
또한, 상기 복수의 비휘발성 메모리 셀 각각은 멀티 비트 데이터(multi-bit data)를 저장할 수 있으며, 상기 복수의 문턱 전압 분포는 상기 멀티 비트 데이터 중 인접한 값에 대응하는 두 개의 문턱 전압 분포를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 복수의 문턱 전압 분포의 표준 편차가 기 설정된 임계값보다 작은 차이를 가지는지를 결정하는 단계를 더 포함할 수 있다.
또한, 상기 평균값 차이는 상기 복수의 문턱 전압 분포 각각의 평균값의 차이를 의미하고, 상기 표준 편차간 비율을 결정하는 단계는 이전 읽기 전압의 레벨과 상기 평균값 차이를 상기 복수의 문턱 전압 분포 중 하나의 표준 편차값으로 나눈 표준화한 값을 바탕으로 상기 읽기 전압의 레벨을 결정하는 단계를 포함할 수 있다.
또한, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 이전 읽기 전압 레벨에 상기 복수의 문턱 전압 분포 사이의 가장 낮은 구간 경계값에 대응하는 바이어스 전압을 뺀 값에 상기 복수의 문턱 저압 분포 중 하나의 표준 편차로 나눈 후, 나눈 값에 상기 표준 편차간 비율을 곱한 값을 상기 가장 낮은 구간 경계값에 대응하는 바이어스 전압에 더하여 상기 읽기 전압의 레벨이 결정될 수 있다.
또한, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 상기 표준 편차간 비율을 바탕으로 상기 읽기 전압의 레벨이 상기 복수의 문턱 전압 분포 중 표준 편차가 작은 것의 평균값 방향으로 이동될 수 있다.
또한, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 평균값 차이를 바탕으로 상기 읽기 전압의 레벨이 결정될 수 있다.
또한, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 복수의 문턱 전압 분포의 합에서 최소값의 위치에 대응하도록 상기 읽기 전압의 레벨이 결정될 수 있다.
또한, 상기 복수의 문턱 전압 분포를 확보하는 단계는 상기 복수의 비휘발성 메모리 셀에 저장된 인접한 복수의 데이터를 구분하기 위해 서로 다른 레벨을 가지는 복수의 후보 읽기 전압을 인가하여, 상기 복수의 후보 읽기 전압에 따라 상기 데이터에 대응하는 메모리 셀의 개수를 바탕으로 상기 복수의 문턱 전압 분포를 결정하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템은 데이터를 저장하는 복수의 비휘발성 메모리 셀 및 상기 복수의 비휘발성 메모리 셀에 읽기 전압을 공급하는 전압 공급 회로 를 포함하는 메모리 장치; 및 상기 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하고, 상기 복수의 문턱 전압 분포의 평균값 차이 및 상기 복수의 문턱 전압 분포의 표준 편차간 비율을 결정 하고, 상기 평균값 차이와 상기 표준 편차간 비율을 바탕으로 상기 데이터를 구별하기 위한 읽기 전압의 변화량을 결정 하여, 상기 변화량을 상기 메모리 장치에 전송하는 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 읽기 전압의 변화량을 수신한 후, 상기 전압 공급 회로는 상기 컨트롤러가 전송한 읽기 명령에 대응하여 저장된 변화량을 반영한 읽기 전압을 비휘발성 메모리 셀에 인가할 수 있다.
또한, 상기 메모리 장치는 상기 복수의 비휘발성 메모리 셀에 저장되는 데이터를 식별하기 위한 적어도 하나의 읽기 전압의 레벨에 대응하는 정보를 포함하는 테이블을 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템 혹은 데이터 처리 시스템은 보다 빠른 데이터 입출력 속도 혹은 보다 빠른 데이터 처리 속도를 제공할 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 비휘발성 메모리 셀을 포함하는 메모리 장치에서 수행되는 읽기 동작의 실패를 줄일 수 있어, 메모리 시스템의 동작 성능을 개선할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제1예를 설명한다.
도 5는 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제2예를 설명한다.
도 6은 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제3예를 설명한다.
도 7은 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제4예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(60)을 포함할 수 있다. 메모리 블록(60)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(60)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(60)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(60)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(60), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 도 1에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 1에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 1을 참조하면, 메모리 장치(150)는 메모리 블록(60)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(70)를 포함할 수 있다. 전압 공급 회로(70)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(70)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(70)는 메모리 블록(60)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(60)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(60) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨에 대응하는 정보를 포함하는 테이블을 포함할 수 있다. 예를 들면, 테이블은 특정 레벨의 읽기 전압(Vrd)에 대응하여 레지스터에 저장되는 바이어스 값들을 포함한다. 읽기 동작에 사용될 수 있는 읽기 전압(Vrd)에 대한 바이어스 값의 개수는 기 설정된 범위로 한정될 수 있다. 또한, 바이어스 값들은 양자화(quantization)될 수 있다. 또한, 테이블에 기재된 정보들은 후술하는 읽기 전압 제어부(194) 등에 의해 갱신되거나 변경될 수 있다. 테이블과 관련한 동작은 도 4 및 도 5를 참조하여 설명한다.
컨트롤러(130)가 리드 동작을 수행하면 메모리 장치(150)에 포함된 복수의 비휘발성 메모리 셀에 저장된 데이터가 컨트롤러(130)로 전달된다. 예를 들면, 컨트롤러(130) 내 입출력 제어기(192)는 리드 동작을 수행할 수 있다. 입출력 제어기(192)는 송수신기(198)를 통해 메모리 장치(150)에 리드 명령을 전달할 수 있다. 송수신기(198)는 리드 명령을 메모리 장치(150)에 전달하고, 메모리 장치(150)에서 출력되는 데이터를 수신할 수 있다. 송수신기(198)는 메모리 장치(150)에서 전달된 데이터를 메모리(144)에 저장할 수 있다.
메모리 장치(150)에 포함된 비휘발성 메모리 셀은 데이터에 대응하는 문턱 전압을 가질 수 있다. 비휘발성 메모리 셀 각각에 저장되는 데이터는 1비트의 데이터('0' 혹은 '1')일 수도 있고 멀티 비트의 데이터(예, '00', '01', '11', '10'의 2비트 데이터)일 수도 있다. 복수의 비휘발성 메모리 셀의 문턱 전압 분포는 시간의 흐름에 따라 발생하는 전하 손실 혹은 전하 획득으로 인하여 변형될 수 있다. 전하 손실 혹은 전하 획득은 메모리 장치(150)의 쓰기 및 삭제 사이클(Program-Erase Cycle)이 늘어나면(예, 비휘발성 메모리 셀의 마모도가 증가하면) 더 쉽게 발생할 수 있다. 문턱 전압 분포의 변형은 읽기 동작에서 오류를 발생시킬 수 있다. 따라서, 컨트롤러(130)는 메모리 장치(150) 내 복수의 비휘발성 메모리 셀에 대한 문턱 전압 분포를 수집하고, 문턱 전압 분포의 변형에 대응하여 읽기 전압의 레벨을 결정할 수 있다. 읽기 전압의 레벨을 조정함으로써 읽기 동작에서 오류를 줄일 수 있다.
컨트롤러(130) 내 읽기 전압 제어부(194)는 입출력 제어기(192)가 수행한 읽기 동작에 따라 메모리(144)에 저장된 데이터에 대응하는 문턱 전압 분포를 산출할 수 있다. 예를 들어, 비휘발성 메모리 셀 각각에 2비트 데이터가 저장된다고 가정한다. 복수의 비휘발성 메모리 셀이 가지는 문턱 전압은 4개의 데이터(예, '00', '01', '11', '10')에 대응하는 4개의 문턱 전압 분포를 가질 수 있다. 4개의 문턱 전압 분포 중 이웃한 두 개의 문턱 전압 분포가 중첩되지 않는 경우, 두 개의 문턱 전압 분포의 사이의 전압 레벨을 가지는 읽기 전압을 사용할 수 있다. 읽기 전압을 통해 두 개의 문턱 전압 분포에 속하는 메모리 셀의 문턱 전압들은 완전하게 구분될 수 있고, 두 개의 문턱 전압 분포에 대응하는 데이터에 대한 읽기 동작에는 오류가 발생하지 않을 수 있다.
하지만, 문턱 전압 분포가 변형되어 이웃한 두 개의 문턱 전압 분포의 일부가 중첩되는 경우, 읽기 전압의 레벨에 따라 오류의 수가 달라질 수 있다. 읽기 전압 제어부(194)는 복수의 문턱 전압 분포의 복수의 문턱 전압 분포의 평균값(mean) 차이 및 복수의 문턱 전압 분포의 표준 편차(standard deviation)간 비율을 결정하고, 평균값(mean) 차이와 표준 편차(standard deviation)간 비율을 바탕으로 데이터를 구별하기 위한 읽기 전압의 레벨을 결정할 수 있다.
실시예에 따라, 읽기 전압 제어부(194)는 도 2에서 설명하는 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)에 포함되거나, 에러 정정부(error correction circuitry, 138)를 포함할 수 있다. 메모리 장치(150) 내 복수의 비휘발성 메모리 셀에 저장된 데이터를 읽은 뒤, 읽어진 데이터에 에러가 없다면 읽기 전압의 레벨을 변경할 필요가 없다. 다만, 읽어진 데이터에 에러가 많을 경우, 읽기 전압의 레벨을 변경한 후 비휘발성 메모리 셀에 저장된 데이터를 다시 읽어서 에러를 줄일 수 있다. 읽기 전압의 레벨을 변경하는 과정에 대해서는 도 4 내지 도 7을 참조하여 후술한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다. 예를 들어, 도 1에서 설명한 읽기 전압의 레벨을 결정하기 위한 정보의 송수신 동작은 컨트롤러(130)와 메모리 장치(150)에 포함되어 인터페이스를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저정할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다.읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache),읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다. 복수의 메모리 블록(152, 154, 156)은 도 1에서 설명한 메모리 블록(60)에 대응할 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
또한, 실시예에 따라, 플래시 변환 계층(FTL, 240)은 도 1에서 설명한 입출력 제어기(192)의 역할을 수행할 수 있고, 메모리 인터페이스 유닛(142)은 도 1에서 설명한 송수신기(198)의 역할을 수행할 수 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리 주소에 해당하는 물리 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제1예를 설명한다. 구체적으로, 도 4는 메모리 장치(150) 내 복수의 비휘발성 메모리 셀의 문턱 전압 분포의 일부를 설명한다. 비휘발성 메모리 셀에 저장되는 데이터에 대응하여 문턱 전압 분포의 개수는 달라질 수 있다. 예를 들어, 1비트의 데이터를 저장하는 비휘발성 메모리 셀의 경우, 컨트롤러(130)는 데이터 '1'에 대응하는 문턱 전압 분포와 데이터 '0'에 대응하는 문턱 전압 분포를 수집할 수 있다. 만약 2비트의 데이터를 저장하는 비휘발성 메모리 셀의 경우, 컨트롤러(130)는 4개의 데이터에 대응하여 4개의 문턱 전압 분포를 수집할 수 있다. 도 4에서는 복수의 문턱 전압 분포 중 이웃한 두 개의 문턱 전압 분포가 중첩되는 영역을 중심으로 설명한다. 설명의 편의 상 두 개의 문턱 전압 분포는 데이터 '0'과 데이터 '1'에 대응한다고 가정한다.
도 4를 참조하면, 컨트롤러(130)는 복수의 비휘발성 메모리 셀에 저장된 두 가지의 데이터(예, '0'과 '1')에 대응하는 두 개의 문턱 전압 분포(302, 304)를 수집할 수 있다. 두 개의 문턱 전압 분포(302, 304)의 일부가 중첩되면서 읽기 전압(Vrd)을 복수의 비휘발성 메모리 셀에 인가하여 데이터를 읽으면 에러가 발생할 수 있다. 에러를 줄이기 위해서는 읽기 전압(Vrd)의 레벨은 두 개의 문턱 전압 분포(302, 304)가 교차되는 위치에 대응하여 결정되는 것이 바람직하다. 다만, 이웃한 두 개의 문턱 전압 분포(302, 304)가 교차되는 위치를 파악하는 것은 매우 어려울 수 있다.
시간이 지나면서, 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포는 변화할 수 있다. 복수의 문턱 전압 분포가 모두 동일한 방향(예, 문턱 전압이 낮아지거나 높아지는 방향)으로 변화하거나 복수의 문턱 전압 분포의 표준 편차(예, 분포가 높고 좁거나 낮고 넓은 형상)가 균일하게 변화된다면, 읽기 전압(Vrd)의 레벨을 결정하는 것이 어렵지 않을 수 있다. 하지만, 메모리 시스템(110)에서는 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포가 서로 다른 방향으로 이동하거나 서로 다른 양만큼 이동할 수 있으며, 복수의 문턱 전압 분포의 표준 편차도 서로 상이하게 달라질 수 있다.
실시예에 따라, 두 개의 문턱 전압 분포(302, 304)에 대응하는 데이터를 읽기 위해, 문턱 전압 분포의 평균값을 활용할 수 있다. 예를 들어, 컨트롤러(130)가 서로 이웃한 문턱 전압 분포의 두 개의 평균값을 구한 후, 두 개의 평균값의 차이를 구하는 방식이다. 읽기 전압(Vrd)의 레벨은 평균값의 차이를 반으로 나누어 결정될 수 있다. 예를 들어, 이웃한 문턱 전압 분포가 가우시안 분포의 특성을 가지고 평균값을 기준으로 좌우 표준 편차(문턱전압이 낮거나 높은 영역에서의 차이)가 실질적으로 동일하거나 기 설정된 임계값 이하의 차이를 가진다고 가정할 때, 읽기 전압(Vrd)의 레벨은 이웃한 문턱 전압 분포를 합하여 비휘발성 메모리 셀의 개수가 제일 작은 위치에 대응하여 결정될 수 있다. 이웃한 문턱 전압 분포의 표준 편차가 실질적으로 동일하거나 기 설정된 임계값 이하의 차이를 가지는 경우, 이러한 방식으로 결정된 읽기 전압(Vrd)의 레벨은 복수의 비휘발성 메모리 셀의 데이터를 읽는 동작 중 에러를 최소화할 수 있다.
도 4를 참조하면, 이웃한 두 개의 문턱 전압 분포(302, 304) 중 제1 문턱 전압 분포(304)의 평균값은 2k이고, 제2 문턱 전압 분포(302)의 평균값은 5k와 6k의 사이에 위치한다. 편의상 제2 문턱 전압 분포(302)의 평균값은 5.5k라고 가정한다. 두 개의 문턱 전압 분포(302, 304)의 평균값의 차이는 3.5k(=5.5k-2k)이고, 평균값의 차이를 반으로 나눈 뒤, 제1 문턱 전압 분포(304)의 평균값과 더하면 3.75k(=2k+3.5k/2)가 된다. 이렇게 산출된 읽기 전압(Vrd)의 레벨(322)은 이웃한 두 개의 문턱 전압 분포(302, 304)에 대응하는 데이터(예, '0' 혹은 '1')를 감지하기에 최적화되어 있다고 보기 어렵다.
앞서 설명한 바와 같이, 이웃한 문턱 전압 분포의 표준편차는 실질적으로 동일하거나 기 설정된 임계값 이하의 차이를 가질 수 수 있고, 상이하거나 기 설정된 임계값 이상의 차이를 가질 수도 있다. 이는 메모리 시스템(110)의 동작 환경과 메모리 장치(150)의 제조 과정에서 발생하는 동작 특성 등에 기인할 수 있다. 도 4를 참조하면, 이웃한 두 개의 문턱 전압 분포가 서로 다른 표준편차(기 설정된 임계값 이상의 차이)를 가지는 경우, 읽기 전압(Vrd)의 최적화된 레벨(예, 두 개의 문턱 전압 분포(302, 304)가 교차되는 위치)은 평균값을 기준으로 산출된 위치(322)보다 표준편차가 작은 문턱 전압 분포 쪽으로 치우친 위치(324)에 대응하여 결정하는 것이 바람직할 수 있다.
실시예에 따라, 컨트롤러(130)는 복수의 문턱 전압 분포의 표준 편차를 산출하고, 복수의 문턱 전압 분포의 표준 편차간 비율을 결정할 수 있다. 컨트롤러(130)는 평균값의 차이를 바탕으로 산출된 읽기 전압(Vrd)의 레벨(322)에 변차간 비율을 반영한 수정값을 더하여 읽기 전압(Vrd)의 레벨을 두 개의 문턱 전압 분포(302, 304)의 교차점에 대응하는 위치(324)로 조정할 수 있다.
구체적으로, 복수의 문턱 전압 분포를 모수가 평균이 μ이고, 표준 편차가 σ인 정규 분포라고 가정한다. 여기서, μ은 분포의 평균을 가리키며, σ는 분포가 흩어진 정도(평균을 중심으로 데이터들이 얼마나 멀리 떨어져 있는지)를 나타낼 수 있다. 즉 분포의 표준편차 σ가 클수록 분포의 모양은 옆으로 퍼지게 되고, 표준 편차 σ가 작을수록 평균으로 집중되어 분포의 모양은 뾰족하게 된다.
먼저, 제1 문턱 전압 분포(304)의 평균은 μ1이고 표준 편차는 σ1이고, 제2 문턱 전압 분포(302)의 평균은 μ2이고 표준 편차는 σ2라고 가정한다. 제1 및 제2 문턱 전압 분포(304, 302)의 평균과 표준 편차를 바탕으로, 표준화한 값(예, 평균값에서 표준 편차의 몇배 정도 떨어져 있는지를 판단할 수 있는 수치)을 구할 수 있다.
먼저, 제1 및 제2 문턱 전압 분포(304, 302)의 평균값의 차이를 표준화한 값은 아래와 같이 수학식1에 의해 계산될 수 있다. 수학식1을 통해 계산된 보상값을 미리 계산해 둔 테이블의 입력으로 사용될 수 있다.
Figure pat00001
(수학식1)
제1 및 제2 문턱 전압 분포(304, 302)의 표준 편차간 비율을 표준화한 값은 아래와 같이 수학식2에 의해 계산될 수 있다. 수학식2을 통해 계산된 보상값을 미리 계산해 둔 테이블의 또 다른 입력으로 사용될 수 있다.
Figure pat00002
(수학식2)
한편, 제1 문턱 전압 분포(304)의 평균인 μ1이 제2 문턱 전압 분포(302)의 평균인 μ2보다 작을 수도 있으나, 그 반대의 경우도 가능할 수 있다. 이에 대응하여, 표준 편차 σ1과 표준 편차 σ2의 보상값을 산출하기 위한 역할과 위치는 변경될 수 있다.
먼저, 변경 전 읽기 전압(Vrd)의 최적화된 레벨(Ropt)과 제1 및 제2 문턱 전압 분포(304, 302) 사이의 가장 낮은 구간 경계값(bin)에 대응하는 바이어스 전압(Rmin)를 이용하여, 읽기 전압(Vrd)의 레벨이 이동하는 수준은 아래와 같이 수학식3에 의해 계산될 수 있다. 수학식 3은 테이블을 생성하는 수학적 정의로 이해할 수 있다.
Figure pat00003
(수학식3)
전술한 과정을 통해 산출된 값(β)을 사용하여, 컨트롤러(130)는 읽기 전압(Vrd)의 최적화된 레벨을 표준화한 값은 아래와 같이 수학식4에 의해 계산할 수 있다. 수학식 4는 읽기 전압을 결정하기 위한 알고리즘을 통해 실시간으로 추정될 수 있는 가장 낮은 구간 경계값(bin)에 대응하는 바이어스 전압(
Figure pat00004
)과 표준 편차간 비율에 대한 표준화한 값(
Figure pat00005
)을 이용하여 읽기 전압(Vrd)의 레벨을 결정하는 것을 설명한다.
Figure pat00006
(수학식4)
읽기 전압(Vrd)의 최적화된 레벨을 표준화한 값을 기초로, 컨트롤러(130)는 변경 전 읽기 전압(Vrd)의 최적화된 레벨(Ropt)로부터 변경 후 읽기 전압(Vrd)의 최적화된 레벨의 차이(
Figure pat00007
)를 결정할 수 있다.
도 4를 참조하면, 제1 문턱 전압 분포(304)의 표준 편차 σ1가 제2 문턱 전압 분포(302)의 표준 편차 σ2보다 작다. 이 경우, 전술한 과정을 통해, 읽기 전압(Vrd)의 최적화된 레벨을 평균값의 차이를 바탕으로 산출된 읽기 전압(Vrd)의 레벨(322)에서 표준편차가 작은 문턱 전압 분포의 평균값의 방향으로 조정할 수 있다. 즉, 컨트롤러(130)는 읽기 전압(Vrd)의 레벨을 두 개의 문턱 전압 분포(302, 304)의 교차점에 대응하는 위치(324)에 더 가까워지도록 조정할 수 있다.
도 5는 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제2예를 설명한다. 도 5에서도 도 4와 유사하게, 이웃한 두 개의 문턱 전압 분포(402, 404)가 일부 중첩되었다고 가정한다.
도 5를 참조하면, 컨트롤러(130)는 복수의 읽기 전압을 복수의 비휘발성 메모리 셀에 인가하여 해당 복수의 읽기 전압을 기준으로 복수의 비휘발성 메모리 셀의 개수가 변하는 것을 추적할 수 있다. 여기서, 복수의 읽기 전압(Bias)은 122, 126, 130, 134, 138, 142, 146의 임의로 배정된 숫자로 구분될 수 있다. 예를 들어, 배정된 숫자가 낮을수록 읽기 전압(Bias)의 레벨이 낮고, 배정된 숫자가 높을수록 읽기 전압(Bias)의 레벨이 높다. 한편, 실시예에 따라, 복수의 읽기 전압(Bias)에 2의 보수(2's complement) 체계의 수를 배정할 수도 있다. 또한, 배정된 숫자의 차이는 읽기 전압(Bias)의 레벨 차이를 가리킬 수 있다. 도 5에서는 균일한 차이(예, '4')를 가지는 복수의 읽기 전압(Bias)을 복수의 비휘발성 메모리 셀에 인가하는 것을 가정한다.
복수의 읽기 전압(Bias)이 복수의 비휘발성 메모리 셀에 인가되면, 컨트롤러(130)는 복수의 비휘발성 메모리 셀의 문턱 전압에 대응하여 데이터 '1'이 저장되어 있다고 판단되는 셀의 개수(Ones)를 산출할 수 있다. 또한, 복수의 읽기 전압(Bias)이 복수의 비휘발성 메모리 셀에 인가되었을 때의 오차율(Cell Difference Probability, CDP)도 산출될 수 있다.
한편, 복수의 읽기 전압(Bias)에 대응하여 데이터 '1'이 저장되어 있다고 판단되는 셀의 개수(Ones)를 바탕으로, 컨트롤러(130)는 복수의 읽기 전압(Bias)에 대응하는 구간의 경계값(Bin[i])을 구할 수 있다. 도 5를 참조하면, 이웃한 두 개의 읽기 전압(Bias)에 대응하는 셀의 개수의 차이를 구간의 경계값(Bin)으로 이해할 수 있다.
컨트롤러(130)는 복수의 읽기 전압(Bias)에 대응하는 복수의 구간의 경계값(Bin)을 구한 뒤, 경계값이 가장 낮은 것을 선택한다. 도 5를 참조하면, 가장 낮은 경계값('75')에 대응하는 두 개의 읽기 전압(Bias)는 130 및 134이고, 이를 반으로 나누면 132가 된다. 즉, 읽기 전압(Vrd)의 최적화된 레벨(VReopt)은 132에 대응하는 읽기 전압(Bias)으로 결정될 수 있다.
도 6은 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제3예를 설명한다.
도 6을 참조하면, 읽기 전압을 결정하는 방법은 메모리 장치 내 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하는 단계(372), 복수의 문턱 전압 분포의 평균값 차이 및 복수의 문턱 전압 분포의 표준 편차간 비율을 결정하는 단계(374), 평균값 차이와 표준 편차간 비율을 바탕으로 데이터를 구별하기 위한 읽기 전압의 레벨을 결정하는 단계(376) 및 결정된 레벨의 읽기 전압을 바탕으로 복수의 비휘발성 메모리 셀 중 적어도 일부에 대한 읽기 동작을 수행하는 단계(378)를 포함할 수 있다.
도 1 내지 도 5를 참조하면, 컨트롤러(130)는 메모리 장치(150) 내 복수의 비휘발성 메모리 셀에 인가되는 읽기 전압(Vrd, Bias)의 레벨을 결정할 수 있다. 컨트롤러(130)가 메모리 장치(150)에 포함된 복수의 비휘발성 메모리 셀에 모두에 다양한 레벨의 읽기 전압을 인가하여 복수의 비휘발성 메모리 셀의 문턱 전압을 감지하고, 이에 대한 분포도를 산출할 수 있다(372). 한편, 실시예에 따라, 메모리 장치(150)는 제조 과정에서 비휘발성 메모리 셀에 저장되는 데이터의 종류를 결정할 수 있고, 각 비휘발성 메모리 셀에 저장되는 데이터에 대응하는 문턱 전압의 범위가 설정될 수 있다. 또한, 메모리 장치(150)의 동작 특성에 따라 문턱 전압의 변화를 대략적으로 예상할 수도 있다. 메모리 장치(150)에 대한 이러한 동작 특성에 대응하여, 읽기 전압(Vrd)의 레벨과 변화량을 설정할 수 있고, 이러한 내용은 메모리 장치(150)에 저장될 수 있다. 컨트롤러(130)는 메모리 장치(150)에 저장된 정보를 바탕으로 기 설정된 알고리즘을 통해 데이터에 대응하는 문턱 전압 분포를 대략적으로 추정하거나 산출할 수도 있다(372).
컨트롤러(130)는 복수의 문턱 전압 분포의 평균값을 결정하고, 복수의 문턱 전압 분포의 표준 편차를 계산할 수 있다(374). 여기서, 복수의 문턱 전압 분포는 두 개의 이웃한 문턱 전압 분포를 가리킬 수 있다. 문턱 전압 분포의 표준 편차를 산출하면, 컨트롤러(130)는 두 개의 이웃한 문턱 전압 분포가 실질적으로 동일하거나 기 설정된 임계값 보다 작은 차이의 표준 편차를 가지는 지, 혹은 서로 상이하거나 기 설정된 임계값 보다 큰 차이의 표준 편차를 가지는 지를 판단할 수 있다. 예를 들어, 도 4에서 도시된 바와 같이, 컨트롤러(130)는 두 개의 문턱 전압 분포가 동일한 형상이 아니 다른 형상(하나는 뾰족하고 다른 하나는 퍼짐)을 가지는 지를 확인할 수 있다.
컨트롤러(130)는 평균값 차이와 표준 편차간 비율을 바탕으로 복수의 비휘발성 메모리 셀에 저장된 데이터를 구별하기 위한 읽기 전압의 레벨을 서로 다른 방식으로 결정할 수 있다. 예를 들어, 두 개의 이웃한 문턱 전압 분포가 실질적으로 동일하거나 기 설정된 임계값 보다 작은 차이의 표준 편차를 가지는 경우, 표준 편차간 비율을 활용하여 읽기 전압의 레벨을 조정할 필요가 없을 수 있다. 한편, 이웃한 문턱 전압 분포가 상이하거나 기 설정된 임계값 보다 큰 차이의 표준 편차를 가지는 경우, 표준 편차간 비율을 활용하여 읽기 전압의 레벨을 조정할 필요가 있다. 평균값 차이와 표준 편차간 비율을 사용하여 읽기 전압의 레벨을 조정하는 과정은 도 4 및 도 5를 참조할 수 있다. 복수의 문턱 전압 분포의 표준 편차가 상이한 경우, 컨트롤러(130)는 표준 편차간 비율을 바탕으로 읽기 전압의 레벨을 복수의 문턱 전압 분포 중 표준 편차가 작은 것의 평균값 방향으로 이동시킬 수 있다. 반면, 복수의 문턱 전압 분포의 표준 편차가 동일한 경우, 컨트롤러(130)는 복수의 문턱 전압 분포의 합에서 최소값의 위치에 대응하도록 읽기 전압의 레벨을 결정할 수 있다.
컨트롤러(130)는 읽기 전압의 레벨을 결정한 후, 복수의 비휘발성 메모리 셀 중 적어도 일부에 대해 읽기 동작을 수행할 수 있다(378). 여기서, 읽기 동작은 메모리 시스템(110) 내에서 수행되는 내부 동작(예, 가비지 컬렉션, 베드 블록 관리 등)에 의해서 수행될 수 있고, 호스트(102)가 메모리 시스템(110)에 전송한 읽기 요청에 대응하여 수행될 수도 있다. 또한, 읽기 전압의 레벨이 결정된 후 수행된 읽기 동작을 통해 수신된 데이터에 대해, 컨트롤러(130)는 도 2에서 설명하는 에러 정정부(error correction circuitry, 138)를 통해 경판정 복호(hard decision decoding)을 수행하여 에러가 포함되었는 지를 확인할 수 있다.
한편, 실시예에 따라, 메모리 장치(150) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장하는 경우, 멀티 비트의 데이터를 구별하기 위해 사용되는 읽기 전압도 여러 개일 수 있다. 컨트롤러(130)는 복수의 읽기 전압 모두에 대해서 최적화된 레벨을 찾기 위한 방법을 수행할 수도 있고, 복수의 읽기 전압 중 일부에 대해서 최적화된 레벨을 찾기 위한 방법을 수행할 수도 있다.
도 7은 읽기 동작에서 사용되는 읽기 전압을 결정하는 방법의 제4예를 설명한다. 도 7에서 설명하는 읽기 전압 레벨을 결정하는 방법은 읽기 전압의 레벨을 결정하기 위해 복수의 문턱 전압 분포의 표준 편차가 대칭적 혹은 비대칭적인가에 대응하여 복수의 문턱 전압 분포의 표준 편차간 비율의 반영 여부를 다르게 할 수 있다.
도 7을 참조하면, 읽기 전압을 결정하는 방법은 밸리 서치 알고리즘(Valley Search Algorithm) 혹은 커브 피팅 알고리즘(Curve Fitting Algorithm)을 수행하는 단계(412), 이웃한 문턱 전압 분포가 대칭적인지 판단하는 단계(414)를 포함할 수 있다.
밸리 서치 알고리즘(Valley Search Algorithm)은 최적의 읽기 전압 레벨을 찾기 위한 동작을 수행하기 위한 것으로, 복수의 문턱 전압 분포가 있는 경우 복수의 문턱 전압 분포 사이의 계곡(Valley)을 찾는 방법이다. 간단한 예로, 이웃한 문턱 전압 분포의 합에서 개수가 가장 작은 위치가 찾고자 하는 계곡의 위치에 대응할 수 있다. 또한, 커브 피팅 알고리즘(Curve Fitting Algorithm)은 측정되는 실험치, 또는 통계자료에서 얻어지는 값들을 가장 잘 대표할 수 있는 함수를 구해내는 방법이다. 커브 피팅 알고리즘(Curve Fitting Algorithm)은 불연속적인 데이터 사이에 있는 점에서의 값 추정 시 사용될 수 있으며, 주어진 데이터를 가장 적절히 표현할 수 있는 함수식으로 계산할 수 있다. 예를 들어, 분포의 형상, 곡선의 형태에 따라, 최소제곱 회귀분석 혹은 보간법을 사용할 수 있다. 밸리 서치 알고리즘(Valley Search Algorithm) 혹은 커브 피팅 알고리즘(Curve Fitting Algorithm)은 컨트롤러(130)가 문턱 전압 분포를 획득하기 위해 수행할 수 있는 예로서 제시된 것이며, 본 발명은 이에 한정되지 않을 수 있다.
컨트롤러(130)는 이웃한 문턱 전압 분포가 대칭적인지 판단하기 위해 이웃한 문턱 전압 분포의 표준 편차를 활용할 수 있다(414). 이웃한 문턱 전압 분포의 표준 편차가 실질적으로 동일한 경우, 이웃한 문턱 전압 분포는 대칭적이라고 판단할 수 있다. 반면, 이웃한 문턱 전압 분포의 표준 편차가 상이한 경우, 이웃한 문턱 전압 분포는 비대칭적이라고 판단할 수 있다.
판단 결과(414)에 따라 이웃한 문턱 전압 분포가 대칭적인 경우, 컨트롤러(130)는 이웃한 문턱 전압 분포와 관련하여 가장 낮은 구간 경계값(bin)에 대응하는 바이어스 전압(
Figure pat00008
)을 산출하여 읽기 명령과 함께 메모리 장치(150)에 전달할 수 있다(416). 이웃한 문턱 전압 분포의 가장 낮은 구간 경계값(bin)에 대응하는 바이어스 전압(
Figure pat00009
)은 전술한 밸리 서치 알고리즘(Valley Search Algorithm) 혹은 커브 피팅 알고리즘(Curve Fitting Algorithm)을 통해 결정될 수 있다.
한편, 판단 결과(414)에 따라 이웃한 문턱 전압 분포가 비대칭적인 경우, 컨트롤러(130)는 이웃한 문턱 전압 분포에 대한 가장 낮은 구간 경계값(bin)에 대응하는 바이어스 전압(
Figure pat00010
) 및 표준 편차의 비율에 대응하는 표준 편차간 비율을 표준화한 값을 산출할 수 있다(418). 여기서, 표준 편차간 비율을 표준화한 값은 전술한 수학식2를 통해 결정될 수 있다. 이후, 컨트롤러(130)는 평균값 차이와 표준 편차간 비율을 바탕으로 데이터를 구별하기 위한 읽기 전압의 레벨을 결정할 수 있다 (전술한 수학식 3 및 수학식 4 참조). 읽기 전압의 레벨을 결정하는 구체적인 방법은 도 4 및 도 5를 참조할 수 있다. 예를 들어, 컨트롤러(130)는 읽기 전압의 레벨이 얼마나 조정되어야 하는 지를 메모리 장치(150)에 통지할 수 있다. 컨트롤러(130)는 읽기 전압의 레벨을 결정하여, 읽기 전압(Vrd)의 변화량(
Figure pat00011
)을 읽기 명령과 함께 메모리 장치(150)에 전달할 수 있다(420).
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및
    상기 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하고, 상기 복수의 문턱 전압 분포의 평균값 차이 및 상기 복수의 문턱 전압 분포의 표준 편차간 비율을 결정하고, 상기 평균값 차이와 상기 표준 편차간 비율을 바탕으로 상기 데이터를 구별하기 위한 읽기 전압의 레벨을 결정하여, 결정된 레벨의 읽기 전압을 바탕으로 상기 복수의 비휘발성 메모리 셀 중 적어도 일부에 대해 읽기 동작을 수행하는 컨트롤러
    를 포함하는, 메모리 시스템.
  2. 제1항에 있어서,
    상기 복수의 비휘발성 메모리 셀 각각은 멀티 비트 데이터(multi-bit data)를 저장할 수 있으며, 상기 복수의 문턱 전압 분포는 상기 멀티 비트 데이터 중 인접한 값에 대응하는 두 개의 문턱 전압 분포를 포함하는,
    메모리 시스템.
  3. 제1항에 있어서,
    상기 컨트롤러는 상기 복수의 문턱 전압 분포의 표준 편차가 기 설정된 임계값보다 작은 차이를 가지는지를 결정하는,
    메모리 시스템.
  4. 제3항에 있어서,
    상기 평균값 차이는 상기 복수의 문턱 전압 분포 각각의 평균값의 차이를 의미하고, 상기 컨트롤러는 이전 읽기 전압의 레벨과 상기 평균값 차이를 상기 복수의 문턱 전압 분포 중 하나의 표준 편차값으로 나눈 표준화한 값을 바탕으로 상기 읽기 전압의 레벨을 결정하는,
    메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 이전 읽기 전압 레벨에 상기 복수의 문턱 전압 분포 사이의 가장 낮은 구간 경계값에 대응하는 바이어스 전압을 뺀 값에 상기 복수의 문턱 저압 분포 중 하나의 표준 편차로 나눈 후, 나눈 값에 상기 표준 편차간 비율을 곱한 값을 상기 가장 낮은 구간 경계값에 대응하는 바이어스 전압에 더하여 상기 읽기 전압의 레벨을 결정하는,
    메모리 시스템.
  6. 제3항에 있어서,
    상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 상기 표준 편차간 비율을 바탕으로 상기 읽기 전압의 레벨을 상기 복수의 문턱 전압 분포 중 표준 편차가 작은 것의 평균값 방향으로 이동시키는,
    메모리 시스템.
  7. 제3항에 있어서,
    상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 평균값 차이를 바탕으로 상기 읽기 전압의 레벨을 결정하는,
    메모리 시스템.
  8. 제3항에 있어서,
    상기 컨트롤러는, 상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 복수의 문턱 전압 분포의 합에서 최소값의 위치에 대응하도록 상기 읽기 전압의 레벨을 결정하는,
    메모리 시스템.
  9. 제1항에 있어서,
    상기 컨트롤러는
    상기 복수의 비휘발성 메모리 셀에 저장된 인접한 복수의 데이터를 구분하기 위해 서로 다른 레벨을 가지는 복수의 후보 읽기 전압을 인가하여, 상기 복수의 후보 읽기 전압에 따라 상기 데이터에 대응하는 메모리 셀의 개수를 바탕으로 상기 복수의 문턱 전압 분포를 결정하는,
    메모리 시스템.
  10. 메모리 장치 내 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하는 단계;
    상기 복수의 문턱 전압 분포의 평균값 차이 및 상기 복수의 문턱 전압 분포의 표준 편차간 비율을 결정하는 단계;
    상기 평균값 차이와 상기 표준 편차간 비율을 바탕으로 상기 데이터를 구별하기 위한 읽기 전압의 레벨을 결정하는 단계; 및
    결정된 레벨의 읽기 전압을 바탕으로 상기 복수의 비휘발성 메모리 셀 중 적어도 일부에 대해 읽기 동작을 수행하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 복수의 비휘발성 메모리 셀 각각은 멀티 비트 데이터(multi-bit data)를 저장할 수 있으며, 상기 복수의 문턱 전압 분포는 상기 멀티 비트 데이터 중 인접한 값에 대응하는 두 개의 문턱 전압 분포를 포함하는
    를 포함하는, 메모리 시스템의 동작 방법.
  12. 제10항에 있어서,
    상기 복수의 문턱 전압 분포의 표준 편차가 기 설정된 임계값보다 작은 차이를 가지는지를 결정하는 단계
    를 더 포함하는, 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 평균값 차이는 상기 복수의 문턱 전압 분포 각각의 평균값의 차이를 의미하고,
    상기 표준 편차간 비율을 결정하는 단계는
    이전 읽기 전압의 레벨과 상기 평균값 차이를 상기 복수의 문턱 전압 분포 중 하나의 표준 편차값으로 나눈 표준화한 값을 바탕으로 상기 읽기 전압의 레벨을 결정하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 이전 읽기 전압 레벨에 상기 복수의 문턱 전압 분포 사이의 가장 낮은 구간 경계값에 대응하는 바이어스 전압을 뺀 값에 상기 복수의 문턱 저압 분포 중 하나의 표준 편차로 나눈 후, 나눈 값에 상기 표준 편차간 비율을 곱한 값을 상기 가장 낮은 구간 경계값에 대응하는 바이어스 전압에 더하여 상기 읽기 전압의 레벨이 결정되는,
    메모리 시스템의 동작방법.
  15. 제12항에 있어서,
    상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값보다 큰 차이를 가지는 경우, 상기 표준 편차간 비율을 바탕으로 상기 읽기 전압의 레벨이 상기 복수의 문턱 전압 분포 중 표준 편차가 작은 것의 평균값 방향으로 이동되는,
    메모리 시스템의 동작방법.
  16. 제12항에 있어서,
    상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 평균값 차이를 바탕으로 상기 읽기 전압의 레벨이 결정되는,
    메모리 시스템의 동작방법.
  17. 제12항에 있어서,
    상기 복수의 문턱 전압 분포의 표준 편차가 상기 기 설정된 임계값 이하의 차이를 가지는 경우, 상기 복수의 문턱 전압 분포의 합에서 최소값의 위치에 대응하도록 상기 읽기 전압의 레벨이 결정되는,
    메모리 시스템의 동작방법.
  18. 제10항에 있어서,
    상기 복수의 문턱 전압 분포를 확보하는 단계는
    상기 복수의 비휘발성 메모리 셀에 저장된 인접한 복수의 데이터를 구분하기 위해 서로 다른 레벨을 가지는 복수의 후보 읽기 전압을 인가하여, 상기 복수의 후보 읽기 전압에 따라 상기 데이터에 대응하는 메모리 셀의 개수를 바탕으로 상기 복수의 문턱 전압 분포를 결정하는 단계
    를 포함하는, 메모리 시스템의 동작방법.
  19. 데이터를 저장하는 복수의 비휘발성 메모리 셀 및 상기 복수의 비휘발성 메모리 셀에 읽기 전압을 공급하는 전압 공급 회로를 포함하는 메모리 장치; 및
    상기 복수의 비휘발성 메모리 셀에 저장된 데이터에 대응하는 복수의 문턱 전압 분포를 확보하고, 상기 복수의 문턱 전압 분포의 평균값 차이 및 상기 복수의 문턱 전압 분포의 표준 편차간 비율을 결정하고, 상기 평균값 차이와 상기 표준 편차간 비율을 바탕으로 상기 데이터를 구별하기 위한 읽기 전압의 변화량을 결정하여, 상기 변화량을 상기 메모리 장치에 전송하는 컨트롤러를 포함하고,
    상기 메모리 장치는, 상기 읽기 전압의 변화량을 수신한 후, 상기 전압 공급 회로는 상기 컨트롤러가 전송한 읽기 명령에 대응하여 저장된 변화량을 반영한 읽기 전압을 비휘발성 메모리 셀에 인가하는, 메모리 시스템.
  20. 제19항에 있어서,
    상기 메모리 장치는 상기 복수의 비휘발성 메모리 셀에 저장되는 데이터를 식별하기 위한 적어도 하나의 읽기 전압의 레벨에 대응하는 정보를 포함하는 테이블을 포함하는,
    메모리 시스템.
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