KR20210121654A - 메모리 시스템의 데이터 에러를 복구하는 장치 및 방법 - Google Patents

메모리 시스템의 데이터 에러를 복구하는 장치 및 방법 Download PDF

Info

Publication number
KR20210121654A
KR20210121654A KR1020200038757A KR20200038757A KR20210121654A KR 20210121654 A KR20210121654 A KR 20210121654A KR 1020200038757 A KR1020200038757 A KR 1020200038757A KR 20200038757 A KR20200038757 A KR 20200038757A KR 20210121654 A KR20210121654 A KR 20210121654A
Authority
KR
South Korea
Prior art keywords
data
data segment
decoding
hard decision
memory
Prior art date
Application number
KR1020200038757A
Other languages
English (en)
Inventor
김대성
지승구
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200038757A priority Critical patent/KR20210121654A/ko
Priority to US17/062,958 priority patent/US11245420B2/en
Priority to CN202011145628.2A priority patent/CN113467986A/zh
Publication of KR20210121654A publication Critical patent/KR20210121654A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1134—Full parallel processing, i.e. all bit nodes or check nodes are processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H03M13/3715—Adaptation to the number of estimated errors or to the channel state
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1016—Error in accessing a memory location, i.e. addressing error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1108—Hard decision decoding, e.g. bit flipping, modified or weighted bit flipping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3738—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with judging correct decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/45—Soft decoding, i.e. using symbol reliability information
    • H03M13/451—Soft decoding, i.e. using symbol reliability information using a set of candidate code words, e.g. ordered statistics decoding [OSD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

본 기술은 코드 워드를 포함하는 복수의 데이터 세그먼트를 각각 저장하는 복수의 비휘발성 메모리 그룹을 포함하는 메모리 장치, 및 복수의 데이터 세그먼트 중 제1 데이터 세그먼트에 에러가 포함되면 에러를 정정하기 위한 경판정 복호(hard decision decoding)를 수행하고, 경판정 복호가 실패하면 복수의 데이터 세그먼트 중 제1 데이터 세그먼트 외 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하여, 나머지 데이터 세그먼트를 읽을 수 있는 경우 복수의 데이터 세그먼트를 바탕으로 칩킬 복호(chipkill decoding)를 수행하는 컨트롤러를 포함하는 메모리 시스템을 제공한다.

Description

메모리 시스템의 데이터 에러를 복구하는 장치 및 방법{APPARATUS AND METHOD FOR RECOVERING A DATA ERROR IN A MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템의 데이터 에러를 복구하는 장치 및 방법에 관한 것이다.
시스템 반도체 장치는 데이터 연산, 제어 등의 정보를 처리하는 역할을 수행하고, 메모리 반도체 장치는 데이터를 저장하는 역할을 수행한다. 메모리 반도체 장치는 데이터를 임시 저장하기 위해 사용되는 휘발성(volatile) 메모리 장치와 데이터를 영구 저장하기 위해 사용되는 비휘발성(non-volatile) 메모리 장치를 포함할 수 있다.
자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.
본 발명의 일 실시 예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
본 발명의 일 실시 예는 메모리 시스템 내 비휘발성 메모리 장치로부터 출력된 데이터에 에러가 포함된 경우, 해당 데이터에 대한 복구 혹은 복원 동작을 수행하는 중 이웃한 페이지들에 저장된 데이터를 병렬로 읽어 멀티 비트 에러를 정정하기 위한 칩킬 복호(chipkill decoding)을 준비하거나 수행할 수 있도록 하여, 에러 복구 혹은 복원 동작으로 인해 메모리 시스템의 동작에 지연(latency)가 증가되는 것을 줄일 수 있는 방법과 장치를 제공할 수 있다.
이를 통해, 에러를 복구하기 위한 복수의 수단, 알고리즘, 방법을 병렬로 수행하여, 기 설정된 순서에 따라 순차적으로 수행될 때 발생하는 자원의 소모를 줄이고, 에러 복구의 효율성을 높일 수 있다. 나아가, 본 발명의 일 실시예는 메모리 시스템의 에러 복구 효율성을 높여, 메모리 시스템의 동작 성능, 동작 신뢰성 혹은 동작 안정성을 개선할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 코드 워드를 포함하는 복수의 데이터 세그먼트를 각각 저장하는 복수의 비휘발성 메모리 그룹을 포함하는 메모리 장치; 및 상기 복수의 데이터 세그먼트 중 제1 데이터 세그먼트에 에러가 포함되면 상기 에러를 정정하기 위한 경판정 복호(hard decision decoding)를 수행하고, 상기 경판정 복호가 실패하면 상기 복수의 데이터 세그먼트 중 상기 제1 데이터 세그먼트 외 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하여, 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우 상기 복수의 데이터 세그먼트를 바탕으로 칩킬 복호(chipkill decoding)를 수행하는 컨트롤러를 포함할 수 있다.
또한, 상기 컨트롤러는 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)와 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 병렬로 수행할 수 있다.
또한, 상기 컨트롤러는 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)를 수행하기 전 상기 제1 데이터 세그먼트에 대한 연판정 복호(soft decision decoding)를 스킵(skip)할 수 있다.
또한, 상기 컨트롤러는 상기 나머지 데이터 세그먼트에서 에러를 발견한 경우, 상기 나머지 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 최대 횟수는 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 횟수보다 작을 수 있다.
또한, 상기 컨트롤러는 상기 제1 데이터 세그먼트에 대한 상기 경판정 복호(hard decision decoding)는 기 설정된 횟수만큼 수행될 수 있고, 상기 실패는 상기 기 설정된 횟수의 경판정 복호를 통해 상기 에러가 정정되지 못한 것을 가리킬 수 있다.
또한, 상기 컨트롤러는 상기 제1 데이터 세그먼트에 대한 첫번째 경판정 복호(hard decision decoding)가 실패하면, 두번째 경판정 복호를 수행하기 시작할 때 상기 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단할 수 있다.
또한, 상기 컨트롤러는 상기 제1 데이터 세그먼트에 대한 경판정 복호와 상기 나머지 데이터 세그먼트를 읽는 동작을 인터리빙 방식으로 병렬 수행할 수 있다.
또한, 상기 컨트롤러는 상기 경판정 복호가 성공하면 상기 칩킬 복호를 위한 동작을 중지할 수 있다.
또한, 상기 컨트롤러는 상기 경판정 복호의 결과를 저장한 후 다른 데이터에 발견된 에러를 정정하는 중 상기 결과를 바탕으로 리드 전압을 조정할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 코드 워드를 포함하는 복수의 데이터 세그먼트를 각각 저장하는 복수의 비휘발성 메모리 그룹을 포함하는 메모리 장치와 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 장치에 있어서, 상기 복수의 데이터 세그먼트 중 제1 데이터 세그먼트에 에러가 있는 지를 결정하는 단계; 상기 에러가 발견되면, 상기 에러를 정정하기 위한 경판정 복호(hard decision decoding)를 수행하는 단계; 상기 경판정 복호가 실패하면, 상기 복수의 데이터 세그먼트 중 상기 제1 데이터 세그먼트 외 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하는 단계; 및 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 복수의 데이터 세그먼트를 바탕으로 칩킬 복호(chipkill decoding)를 수행하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)와 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 병렬로 수행하는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)를 수행하기 전 상기 제1 데이터 세그먼트에 대한 연판정 복호(soft decision decoding)를 스킵(skip)하는 단계를 더 포함할 수 있다.
또한, 상기 나머지 데이터 세그먼트에서 에러를 발견한 경우, 상기 나머지 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 최대 횟수는 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 횟수보다 작을 수 있다.
또한, 상기 제1 데이터 세그먼트에 대한 상기 경판정 복호(hard decision decoding)는 기 설정된 횟수만큼 수행될 수 있고, 상기 실패는 상기 기 설정된 횟수의 경판정 복호를 통해 상기 에러가 정정되지 못한 것을 가리킬 수 있다.
또한, 상기 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하는 단계는 상기 제1 데이터 세그먼트에 대한 첫번째 경판정 복호(hard decision decoding)가 실패하면, 두번째 경판정 복호를 수행하기 시작할 때 상기 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하는 단계를 포함할 수 있다.
또한, 상기 제1 데이터 세그먼트에 대한 경판정 복호와 상기 나머지 데이터 세그먼트를 읽는 동작을 인터리빙 방식으로 병렬 수행할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 경판정 복호가 성공하면 상기 칩킬 복호를 위한 동작을 중지하는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 경판정 복호의 결과를 저장하는 단계; 및 다른 데이터에 발견된 에러를 정정하는 동작 중 상기 결과를 바탕으로 리드 전압을 조정하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치 및 명령어들을 저장하는 메모리를 사용하는 프로세서를 포함하는 컨트롤러를 포함하는 메모리 시스템에 있어서, 상기 명령어들은 상기 프로세서에 의해 실행될 때 동작들이 수행되도록 하고, 상기 동작들은: 상기 비휘발성 메모리 장치에 저장된 제1 데이터 세그먼트를 읽는 단계; 상기 제1 데이터 세그먼트에 포함된 에러를 확인하는 단계; 상기 에러에 대응하여 경판정 복호(hard decision)을 수행하는 중에 상기 제1 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 읽는 단계; 및 상기 경판정 복호가 실패하면, 상기 다른 데이터 세그먼트를 사용하여 상기 제1 데이터 세그먼트에 포함된 상기 에러를 정정하는 단계를 포함할 수 있다.
또한, 상기 동작들에서, 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)와 상기 제1 데이터 세그먼트에 대한 연판정 복호(soft decision decoding)를 병렬로 수행될 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 에러 복구의 효율성을 높일 수 있다.
또한, 본 발명의 다른 실시 예에 따른 메모리 시스템은 에러 복구를 위한 자원 소모를 줄일 수 있다.
또한, 본 발명의 다른 실시 예에 따른 메모리 시스템은 에러 복구에 의한 지연을 줄여 데이터 입출력 동작의 성능을 개선할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 메모리 시스템의 칩킬 복호(chipkill decoding)를 설명한다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템 내 에러 정정 동작의 제1예를 설명한다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템 내 에러 정정 동작의 제2예를 설명한다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(60)을 포함할 수 있다. 메모리 블록(60)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(60)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(60)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(60)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(60), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 도 1에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 1에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 1을 참조하면, 메모리 장치(150)는 메모리 블록(60)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(70)를 포함할 수 있다. 전압 공급 회로(70)는 리드 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 리드 전압(Vrd)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(70)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(70)는 메모리 블록(60)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)에 포함된 비휘발성 메모리 셀에 데이터를 프로그램한 후 읽어보면, 에러 정정(error correction)을 거치지 않았을 때 간혹 비트 에러(bit error)가 발견될 수 있다. 메모리 장치(150)의 사용 초기에는 이러한 에러가 거의 없다가, 쓰기 및 삭제 사이클(Program-Erase Cycle)이 늘어나면(예, 비휘발성 메모리 셀의 마모도가 증가하면) 에러의 개수가 증가할 수 있다. 메모리 장치(150)의 마모도 뿐만 아니라, 메모리 장치(150) 내 비휘발성 메모리 셀에 저장된 데이터가 저장된 시간에 따라서도 에러가 발생할 수 있다. 통상적으로, 메모리 장치(150)는 데이터가 안전하게 저장되어 유지될 수 있는 시간인 데이터 유지 기간(data retention time)이라는 동작 특성을 가진다. 시간이 흐르면서 비휘발성 메모리 셀에 문턱전압이 변화하는 특성으로 인해, 비휘발성 메모리 셀에 저장된 데이터를 구분할 수 없게 되면 에러가 발생할 수 있다.
컨트롤러(130)가 리드 동작을 수행하면 메모리 장치(150)에 포함된 복수의 비휘발성 메모리 셀에 저장된 데이터가 컨트롤러(130)로 전달된다. 예를 들면, 컨트롤러(130) 내 입출력 제어기(192)는 리드 동작을 수행할 수 있다. 입출력 제어기(192)는 송수신기(198)를 통해 메모리 장치(150)에 리드 명령을 전달할 수 있다. 송수신기(198)는 리드 명령을 메모리 장치(150)에 전달하고, 메모리 장치(150)에서 출력되는 데이터를 수신할 수 있다. 송수신기(198)는 메모리 장치(150)에서 전달된 데이터를 메모리(144)에 저장할 수 있다.
입출력 제어기(192)는 복호화부(196)가 읽기 명령에 대응하여 메모리(144)에 저장된 데이터에 에러를 확인하고 교정할 수 있도록 한다. 예를 들면, 복호화부(196)는 에러 정정 코드(Error Correction Code, ECC)를 통해, 메모리(144)에 저장된 데이터에 포함된 에러를 정정할 수 있다. 복호화부(196)가 에러 정정 코드(ECC)를 이용한 에러 정정 동작을 수행했음에도 불구하고, 메모리(144)에 저장된 데이터에 에러가 정정되지 않을 수 있다. 읽기 명령에 대응하는 데이터에 포함된 에러가 정정되지 않으면, 입출력 제어기(192)는 리드 동작이 실패(fail)한 것으로 간주될 수 있다.
전술한 바와 같이, 메모리 장치(150)에서 출력된 데이터에 포함되는 에러는 비휘발성 메모리 셀의 문턱 전압 변화로 인해 야기될 수 있다. 메모리 장치(150) 내 복수의 비휘발성 메모리 셀에 저장된 데이터를 읽기 위해 공급되는 리드 전압(Vrd)을 변화시키면, 복수의 비휘발성 메모리 셀의 변화된 문턱 전압 분포에 대응하여 데이터에 에러를 줄일 수 있다. 읽기 명령에 대응하여 메모리 장치(150)에서 출력된 데이터에 포함된 에러가 줄어들면, 복호화부(196)가 데이터에 포함된 에러를 정정하기 용이해질 수 있다.
메모리 시스템(110)에 대하여, 신속성과 정확성을 유지하면서 저장 용량을 늘리는 것이 요구되고 있다. 이를 위해서, 메모리 시스템(110)은 에러 정정 코드(ECC)를 이용한 기술과 신호처리 기술을 활용하여 효율적으로 데이터의 신뢰성을 향상시킬 필요가 있다. 데이터에 발생한 에러를 검출 또는 정정하기 위해 사용되는 에러 정정 코드(ECC)가 적용된 데이터의 한 단위를 코드 워드(code word)라고 하며, 코드 워드는 길이 n 비트의 코드 워드는 k 비트의 유저 데이터와 (n-k) 비트의 패리티를 포함할 수 있다. 부호율은 (k/n)으로 계산되며 부호율이 높을수록 주어진 코드 워드에 많은 유저데이터를 저장할 수 있다. 일반적으로 코드 워드의 길이가 길수록, 부호율이 작을수록 에러 정정 코드(ECC)의 에러 정정 능력이 좋아진다.
복호화부(196)는 메모리 채널에서 읽어온 데이터 혹은 정보를 이용해 디코딩을 수행할 수 있다. 복호화부(196)는 데이터 혹은 정보를 몇 비트로 표현할 지에 따라 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 수행하는 디코더로 구분될 수 있다. 예를 들어, 경판정 디코더는 1 비트로 표현된 메모리셀 출력정보를 가지고 디코딩을 수행하며 이때 사용되는 1비트 정보가 경판정 정보(hard information)이다. 한편 연판정 디코더는 2비트 이상으로 구성된 좀 더 정확한 메모리셀 출력정보를 이용하는데 이러한 정보를 연판정 정보(soft information)라고 한다. 연판정 복호(soft decision decoding)는 경판정 복호(hard decision decoding)에 비해 강한 에러정정능력을 가지고 있으나, 하드웨어 구현에 있어 높은 복잡도와 많은 메모리 소비를 필요로 할 수 있다. 또한 연판정 정보(soft information)의 생성은 경판정 정보(hard information)의 생성에 비해 많은 읽기 지연시간을 필요로 할 수 있다.
메모리 장치(150) 내 데이터를 읽기 동작은 워드 라인(word line)을 통해 수행되며, 하나의 워드 라인에 연결된 복수의 셀에 저장된 데이터는 동시에 읽어질 수 있다. 읽기 동작에서 워드 라인에 기준 전압(reference voltage)을 인가해 각 셀에 문턱 전압과 비교하여 크고 작음에 따라 정보를 표현하는 데이터를 결정한다. 따라서, 경판정 정보(hard information)의 생성을 위해서는 워드 라인 당 한 번의 센싱(읽기)이 필요하며, 4 레벨을 표현하는 2비트의 연판정 정보(soft information) 생성의 경우는 기준 전압을 변경하며 세 번의 센싱(읽기)을 수행해야 한다.
메모리 시스템(110)은 데이터에 에러가 발견되면, 에러 정정 동작을 단계적으로 수행할 수 있다. 예를 들면, 하나의 페이지(page)에서 읽어진 데이터에 에러가 발견되면, 복호화부(196)는 해당 데이터에 대한 경판정 복호(hard decision decoding)를 수행할 수 있다. 경판정 복호(hard decision decoding)를 통해 해당 데이터 내 에러가 복구되지 않으면, 복호화부(196)는 리드 전압(Vrd)을 조정하는 리드 전압 최적화 동작(read bias optimization)과 연판정 복호(soft decision decoding)을 번갈아 가며 수행할 수 있다. 하지만, 리드 전압 최적화 동작(read bias optimization)과 연판정 복호(soft decision decoding)는 하나의 페이지를 복구하는 데 비교적 많은 수의 센싱(읽기)를 요구하기 때문에, 읽기 지연(read latency)의 증가 및 데이터의 품질(quality of service, QoS)의 감소를 야기할 수 있다. 이를 위해, 본 발명의 일 실시예에서는 적어도 1회의 경판정 복호가 실패하면, 해당 페이지를 보다 빠르고 효율적으로 복구, 복원하기 위해 메모리 시스템(110)은 칩킬 복호(chipkill decoding)를 활용할 수 있다.
칩킬 복호(chipkill decoding)는 메모리 시스템(110)이 메모리 장치(150) 내에서 멀티 비트 에러를 복구 혹은 복원 수 있다. 에러는 메모리 장치(150)의 모든 비휘발성 메모리 셀에 저장된 데이터가 잘못되었거나 여러가지 이유로 데이터가 정확하게 출력되지 않을 수 있는 경우를 포함할 수 있다. 실시예에 따라, 칩킬 복호는 두 가지 서로 다른 방식으로 수행되거나, 두 방식을 조합하여 수행될 수 있다. 칩킬 복호의 실시예는 메모리 시스템(110)의 하드웨어 구조에 대응하여 선택되거나 결정될 수 있으며, 컨트롤러(130)의 동작을 위한 소프트웨어에 의해 변경되기는 어려울 수 있다.칩킬 복호(chipkill decoding)를 적용하는 경우, 메모리 장치(150)의 각 데이터 비트는 별도의 코드 워드에 포함될 수 있다. 여기서, 코드 워드는 에러 정정 코드(ECC) 알고리즘이 에러 검출 및 정정을 위해 제공하는 데이터 비트 및 체크 비트의 세트이다. 예를 들어, 256(64x4) 비트의 데이터가 메모리 장치(150) 내 서로 다른 네 위치에 저장된다고 가정한다. 메모리 장치(150)의 유저 데이터 영역을 64비트 단위로 설계되면, 8비트의 에러 정정 영역을 포함시켜, 코드 워드의 크기는 72비트가 될 수 있다. 이 경우, 메모리 시스템(110)은 싱글 데이터 비트의 에러의 경우에는 자동으로 정정되고, 2 데이터 비트 에러의 경우에는 보장된 검출을 제공하는 데, 이러한 능력을 싱글 에러 정정/더블 에러 검출(Single Error Correction/Double Error Detection, SEC/DED)로 표현할 수 있다. 256(64x4) 비트의 데이터를 저장한 서로 다른 네 위치에서 만약 다중 비트에서 에러가 발생하면, 복호화부(196)은 256(64x4) 비트의 데이터에 포함된 에러를 정정하기 위해 칩킬 복호(chipkill decoding)를 수행할 수 있다. 본 발명의 일 실시예에서는 각 코드 워드에 대한 경판정 복호가 실패하면, 서로 다른 네 위치의 데이터를 병렬로 센싱하여 칩킬 복호(chipkill decoding)를 수행할 수 있다. 이를 통해, 경판정 복호 후 연판정 복호를 수행하는 과정에서 발생할 수 있는 읽기 지연(read latency)의 증가 및 데이터의 품질(quality of service, QoS)의 감소를 피할 수 있다.
칩킬 복호(chipkill decoding)의 성능을 높이기 위해, 메모리 시스템(110)은 각 코드 워드에 단일 비트 이상을 수정할 수 있도록 더 많은 에러 정정 비트를 포함시킬 수 있다. 코드 워드에 포함되는 데이터 비트 및 에러 정정 비트는 다중 비트 에러의 보정을 제공하는 다양한 수학적 알고리즘을 바탕으로 결정될 수 있다. 예를 들어, 128 개의 데이터 비트와 16 개의 ECC 비트로 구성된 144 비트의 코드 워드를 사용하면, 특정 데이터 비트 필드 내에서 최대 4 비트 에러를 수정할 수 있다. 단, 에러인 4 비트는 랜덤이 아닌 인접한 경우에 해당될 수 있다. 에러 정정 비트 대 데이터 비트의 비율이 이전 예와 동일하더라도(예, 16/128 vs. 8/64), 에러 보정 능력을 향상될 수 있다(예, 코드 워드가 길수록 수정될 수 있는 에러가 더 많을 수 있다).
예를 들어, 칩킬 복호(chipkill decoding)은 에러 정정 코드(ECC)를 이용하여 정정할 수 없는 오류를 복원할 수 있다. 칩킬 복호(chipkill decoding)는 4 비트 니블(1/2 바이트) 상에서 수행될 수 있다. 4비트 니블은 심볼(symbol)로 불릴 수 있다. 하나의 니블이 잘못된 경우, 칩킬 복호는 필요에 따라 4비트 모두를 수정할 수 있다. 하지만, 둘 이상의 심볼에 오류가 있는 경우, 칩킬 복호는 오류가 있는 심볼을 감지할 수 있다. 컨트롤러(130)는 칩킬 복호를 지원하는 메모리 장치(150)로부터 16비트의 체크 비트와 함께 128비트를 한 번에 읽어, 총 144비트의 데이터를 구성할 수 있다. 128비트의 데이터는 32개의 4비트의 니블(N0~N31)로, 16비트의 체크비트는 4개의 4비트 니블(C0~C3)로 구분될 수 있다. 예를 들어, 갈루아체(Galois field)를 사용할 수 있다.
아래 표1에서 설명하는 0부터 15(16진수)의 갈루아 곱셈 테이블(Galois multiplication table)을 사용하여, 16비트의 체크비트를 구분하여 생성되는 4개의 4비트 체크 니블(C0~C3)은 아래의 수학식1~4와 같이 결정될 수 있다.
Figure pat00001
Figure pat00002
Figure pat00003
Figure pat00004
Figure pat00005
전술한 수학식1~4에서 '*'는 갈루아 곱셈을 의미하고, '+' 기호는 XOR(배타적 논리합)을 의미한다. 컨트롤러(130)는 상기 수식과 같이 16비트의 체크비트를 구분하여 생성되는 4개의 4비트 체크 니블(C0~C3)를 계산할 수 있다. 또한, 컨트롤러(130)는 다시 데이터를 읽고, 동일한 계산을 반복하여, 다른 체크 니블 세트(C0'~C3')를 생성할 수 있다. 이후, 컨트롤러(130)는 S0~S3의 증후군(syndrome)이라고 불리는 니블 세트를 아래와 같은 수학식5~8을 통해 생성할 수 있다.
Figure pat00006
Figure pat00007
Figure pat00008
Figure pat00009
메모리 장치(150)로부터 읽은 데이터의 오류가 없다면, 두 개의 체크 니블 세트(C0~C3, C0'~C03)은 동일하기 때문에, S0~S3의 증후군(syndrome)은 모두 '0'가 된다. 하지만, 오류가 있다면, S0~S3의 증후군(syndrome)은 '0'가 되지 않는다.
만약 데이터 중 하나(예, N7)에서 오류가 있다고 가정할 수 있다. N7은 C0, C1, C3에 포함되어 있으므로, 증후군 S0, S1, S3는 '0'이 아니게 된다. 다만 증후군 S2는 '0'이 된다. 먼저, S1이 '0'이 아니고, S2는 '0'이므로, 오류는 처음 15개의 니블(N0~N14) 중 하나에서 발생한 것을 알 수 있다. S0를 S1으로 나누면, 위 수식을 참조할 때, 나눈 결과는 8이므로, 8번째 니블인 N7에서 오류가 발생한 것을 알 수 있다.
메모리 장치(150)에서 읽은 N7의 현재 값은 잘못된 니블의 값이며, S1은 원래 정확한 값의 N7과 잘못된 값의 N7의 XOR(배타적 논리합)으로 이해할 수 있다. 따라서, S1과 잘못된 값을 XOR(배타적 논리합)하면 원래 정확한 값을 복구할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 장치(150) 내 복수의 비휘발성 메모리 셀에서 출력된 데이터에 에러가 포함되어 있는 지를 판단하고, 에러가 발견되면 에러를 복구한다. 컨트롤러(130) 내 복호화부(196)가 에러를 발견하고 에러를 복구하는 과정은 워크로드 검출부(194)에 의해 모니터링될 수 있다. 예를 들어, 워크로드 검출부(194)는 복호화부(194)가 경판정 복호를 실패한 후 리드 전압 최적화 동작(read bias optimization)과 연판정 복호(soft decision decoding)를 수행하는 것을 감지할 수 있다. 워크로드 검출부(194)는 복호화부(194)가 특정 데이터에 대해 경판정 복호를 실패하면, 해당 데이터와 연관된 다른 위치(예, 다른 채널을 통해 전달되는 데이터, 다른 다이 혹은 다른 플레인에 위치한 페이지에 저장된 데이터 등)로부터 데이터를 센싱(읽기)할 수 있는 지를 판단한다. 해당 데이터와 연관된 다른 위치로부터 데이터를 읽을 수 있는 경우, 복호화부(196)가 해당 데이터에 대해 연판정 복호를 수행하는 것과 독립적으로 워크로드 검출부(194)는 칩킬 복호를 위해 다른 위치로부터 데이터를 수집할 수 있다. 워크로드 검출부(194)가 데이터를 수집한 후, 복호화부(196)는 칩킬 복호를 수행할 수 있다. 이러한 과정을 통해, 본 발명의 일 실시예는, 경판정 복호가 실패(fail)한 경우, 리드 전압 최적화 동작(read bias optimization)과 연판정 복호(soft decision decoding)에 의해 데이터 입출력 성능의 감소를 줄이고 칩킬 복호를 수행할 수 있다. 이러한 동작은 메모리 시스템(110)이 에러를 복구하는 데 소요하는 자원을 줄일 수 있다.
실시예에 따라, 에러 복구 효율을 향상시키기 위해, 메모리 시스템(110)은 칩킬 복호(chipkill decoding)와 관련하여 세부적인 동작을 설정할 수 있다. 예를 들어, 메모리 시스템(110) 내 복호화부(196)가 수행하는 에러 정정 동작에서 칩킬 복호를 수행하기 위해, 경판정 복호가 실패한 데이터(타겟 데이터)와 관련한 다른 위치에 데이터(추가 데이터)를 읽는다. 이때, 복호화부(196)는 추가 데이터에 대해서도 에러가 발견되면 경판정 복호를 수행할 수 있다. 칩킬 복호를 위해 데이터를 읽었기 때문에, 워크로드 검출부(194)는 추가 데이터에 대해서는 경판정 복호의 최대 횟수(예, 2~3회)를 제한할 수 있다. 이는 칩킬 복호가 수행하기 전 에러가 발견되었다고 경판정 복호를 여러 번 수행하는 것은 전체 에러 정정 동작의 효율을 낮출 수 있기 때문이다.
또한, 실시예에 따라, 복호화부(196)는 추후에 발생할 수 있는 다른 데이터를 위한 칩킬 복호를 위해, 칩킬 복호 중 얻어진 결과를 메모리(144)에 별도로 저장할 수 있다. 통상적으로, 특정 데이터에 에러가 많이 발생한 경우, 해당 데이터의 물리적 위치에 인접한 곳에 저장된 데이터에도 에러가 많을 가능성이 높다. 따라서, 칩킬 복호 중 얻어진 중간 결과를 메모리(144)에 저장한 후, 칩킬 복호와 병렬로 수행되고 있는 경판정 혹은 연판정 복호에 메모리(144)에 저장된 중간 결과를 활용할 수 있다. 또한, 칩킬 복호 중 얻어진 결과(예, 경판정 복호의 허용 횟수가 x회로 제한되었을 때까지의 복호 결과)를 메모리(144)에 저장하면, 이후 인접한 곳에 저장된 데이터에 에러를 복구하기 위해 리드 전압(Vrd)의 변경 등을 위한 목적으로 활용 혹은 적용할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 리드 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다. 실시예에 따라, 에러 정정부(138)는 도 1에서 설명한 복호화부(196)에 대응할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolutional code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 에러를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
예를 들어, ECC 디코더(ECC decoder)는 메모리 장치(150)에서 전달된 데이터에 대해 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 수행할 수 있다. 여기서, 경판정 복호(hard decision decoding)는 에러 정정을 크게 구분한 두 가지 방법 중 하나로 이해할 수 있다. 경판정 복호(hard decision decoding)는 '0' 또는 '1'의 디지털 데이터를 메모리 장치(150) 내 비휘발성 메모리 셀에서 읽어서 에러를 정정하는 동작을 포함할 수 있다. 경판정 복호(hard decision decoding)는 2진의 논리 신호를 다루기 때문에, 회로 또는 알고리즘의 설계가 간단할 수 있고, 처리 속도가 빠를 수 있다.
한편, 경판정 복호(hard decision decoding)와 구별되는 연판정 복호(soft decision decoding)는 메모리 장치(150) 내 비휘발성 메모리 셀의 문턱 전압을 2 이상의 양자화된 값(예, 여러 비트 데이터, 근사값, 또는 아날로그값 등)에 근거해서 에러를 정정하는 동작을 포함할 수 있다. 컨트롤러(130)는 메모리 장치(150) 내 복수의 비휘발성 메모리 셀로부터 2 이상의 알파벳 또는 양자화된 값을 수신한 후, 양자화된 값들을 조건확률 또는 우도 등 정보의 조합으로 특징지어 생성된 정보들을 토대로 복호(decoding)를 수행할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 리드 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저정할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 리드 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 리드 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다. 복수의 메모리 블록(152, 154, 156)은 도 1에서 설명한 메모리 블록(60)에 대응할 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
또한, 실시예에 따라, 플래시 변환 계층(FTL, 240)은 도 1에서 설명한 입출력 제어기(192)의 역할을 수행할 수 있고, 메모리 인터페이스 유닛(142)은 도 1에서 설명한 송수신기(198)의 역할을 수행할 수 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리 주소에 해당하는 물리 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 메모리 시스템의 칩킬 복호(chipkill decoding)를 설명한다.
도 4를 참조하면, 메모리 시스템 내 컨트롤러(130)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치(150, 도 1 내지 3 참조)의 구성에 대응하여 데이터를 저장할 수 있다. 메모리 장치(150)가 복수의 다이(Die #1, Die #2)를 포함할 수 있고, 복수의 다이(Die #1, Die #2) 각각은 복수의 플레인(Plane #1, Plane #2)을 포함할 수 있다. 복수의 플레인(Plane #1, Plane #2) 각각은 복수의 메모리 블록(60, 도 1 참조)를 포함할 수 있다.
실시예에 따라, 컨트롤러(130)와 메모리 장치(150)는 복수의 채널 및 복수의 웨이를 포함하는 데이터 경로를 통해 연결될 수 있다. 하나의 채널에는 컨트롤러(130)와 복수의 다이(Die #1, Die #2)가 연결될 수 있다. 하나의 채널에 연결되는 복수의 웨이 각각은 복수의 다이(Die #1, Die #2) 각각과 연결될 수 있다. 채널과 웨이를 포함하는 데이터 경로를 통해 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 다이(Die #1, Die #2) 각각과 연결될 수 있다.
또한, 복수의 다이(Die #1, Die #2) 각각은 페이지 크기의 버퍼 혹은 레지스터를 포함하는 복수의 플레인(Plane #1, Plane #2)을 포함할 수 있다. 이를 통해, 메모리 장치(150)에서 데이터 입출력 동작을 병렬로 수행하거나 인터리빙 동작/구조를 통해 데이터 입출력 동작을 수행하는 경우, 플레인(plane) 단위로 복수의 데이터 입출력 동작을 함께 수행할 수 있다. 도 4를 참조하면, 4개의 플레인에 4개의 데이터 입출력 동작을 병렬로 수행할 수 있다.
컨트롤러(130)가 메모리 장치(150)에 저장하는 데이터(DATA1, DATA2) 각각은 복수의 데이터 세그먼트(SEG#1, SEG#2, SEG#3, SEG#4)를 포함할 수 있다. 데이터(DATA1, DATA2)는 메모리 장치(150)의 구성에 대응하여 크기가 결정될 수 있다. 예를 들어, 메모리 블록(60)에 포함된 페이지(page)에 저장되는 유저 데이터의 크기가 64비트이고, 8비트의 에러 정정 비트가 포함되는 코드 워드는 72비트라고 가정한다. 데이터(DATA1, DATA2) 각각이 포함하는 복수의 데이터 세그먼트(SEG#1, SEG#2, SEG#3, SEG#4)는 하나의 코드 워드로 구성될 수 있다. 따라서, 복수의 데이터 세그먼트(SEG#1, SEG#2, SEG#3, SEG#4) 각각은 72비트로 구성될 수 있다. 데이터(DATA1, DATA2) 각각은 256(64x4) 비트의 유저 데이터로 구성될 수 있다.
도 1에서 설명한 바와 같이, 72비트로 구성된 데이터 세그먼트(SEG#1, SEG#2, SEG#3, SEG#4)는 싱글 데이터 비트의 에러의 경우에는 자동으로 정정되고, 2 데이터 비트 에러의 경우에는 보장된 검출을 제공할 수 있다. 예를 들어, 제1 다이(Die #1) 내 제1 플레인(Plane #1)에 저장된 제1 데이터(DATA1)의 제1 데이터 세그먼트(SEG#1)에서 에러가 발생되었다고 가정한다. 컨트롤러(130)는 제1 데이터 세그먼트(SEG#1)에 대한 경판정 복호(hard decision decoding)를 수행할 수 있다. 만약 제1 데이터 세그먼트(SEG#1)에서 발생한 에러가 싱글 비트 에러인 경우, 제1 데이터 세그먼트(SEG#1)에 포함된 에러를 정정하기 위한 경판정 복호(hard decision decoding)가 성공할 수 있다. 하지만, 제1 데이터 세그먼트(SEG#1)에서 발생한 에러가 더블 비트 에러인 경우, 제1 데이터 세그먼트(SEG#1)에 포함된 에러를 정정하기 위한 경판정 복호(hard decision decoding)가 실패할 수 있다. 이때, 컨트롤러(130)는 제1 데이터 세그먼트(SEG#1) 외 다른 데이터 세그먼트(SEG#2, SEG#3, SEG#4)를 사용하는 칩킬 복호(chipkill decoding)를 수행하여 제1 데이터 세그먼트(SEG#1)에 포함된 에러를 정정할 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템 내 에러 정정 동작의 제1예를 설명한다. 구체적으로, 도 5에서는 메모리 장치(150, 도 1 내지 3)의 특정 위치(예, 특정 페이지)로부터 출력된 데이터에 에러가 포함된 경우, 컨트롤러(130, 도 1 내지 3)의 에러 정정 동작을 설명한다.
도 5를 참조하면, 컨트롤러(130)가 데이터에 에러가 포함되어 있음을 감지하면, 해당 페이지(target page)에서 출력된 데이터 대한 연속적인(serial) 에러 정정 동작을 수행할 수 있다. 연속적인 에러 정정 동작은 크게 경판정 복호(hard decision decoding)를 수행하는 경판정 단계와 연판정 복호(soft decision decoding)를 수행하는 연판정 단계를 포함할 수 있다. 경판정 단계에서는 경판정 복호(hard decision decoding)를 위한 경판정 정보(hard information)를 수집하기 위한 센싱(읽기)가 수행되고, 연판정 단계에서는 연판정 복호(soft decision decoding)를 위한 연판정 정보(soft information)를 수집하기 위한 센싱(읽기)가 수행될 수 있다. 또한, 경판정 단계에서는 복수번의 경판정 복호(hard decision decoding)가 수행될 수 있고, 연판정 단계에서는 복수번의 연판정 복호(soft decision decoding)가 수행될 수 있다.
경판정 단계에서 복수번의 경판정 복호(hard decision decoding)가 실패하면, 컨트롤러(130)는 연판정 단계로 진입할 수 있다. 연판정 단계에서 복수번의 연판정 복호(soft decision decoding)가 실패하면, 컨트롤러(130)는 칩킬 복호(chipkill decoding)를 수행할 수 있다. 칩킬 복호(chipkill decoding)는, 특정 플레인에서 출력된 데이터에 에러가 발생한 경우, 다른 플레인에 저장된 데이터를 이용하여 에러를 정정하기 위한 기법으로, 독립된 디스크의 중복 배열(redundant arrays of independent disks, RAID) 시스템을 활용하는 예로 이해할 수 있다.
특정 페이지에서 출력된 데이터가 멀티 비트 에러를 포함하는 경우, 경판정 단계, 연판정 단계 및 칩킬 복호를 순차적으로 수행하는 컨트롤러(130)는 멀티 비트 에러를 정정하기 위한 자원의 소비가 클 수 있다. 특히, 연판정 정보(soft information)의 생성은 경판정 정보(hard information)의 생성에 비해 많은 읽기 지연시간을 필요로 할 수 있어, 복수번의 경판정 복호(hard decision decoding)에 이어 복수번의 연판정 복호(soft decision decoding)를 수행하는 경우 데이터 입출력 성능의 저하를 야기시킬 수도 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템 내 에러 정정 동작의 제2예를 설명한다. 구체적으로, 도 6에서는 메모리 장치(150, 도 1 내지 3)의 특정 위치(예, 특정 페이지)로부터 출력된 데이터 세그먼트에 에러가 포함된 경우, 컨트롤러(130, 도 1 내지 3)의 에러 정정 동작을 설명한다.
도 6을 참조하면, 컨트롤러(130)가 데이터 세그먼트에 에러가 포함되어 있음을 감지하면, 해당 페이지(target page)에서 출력된 데이터 세그먼트 대한 병렬적인(parallel) 에러 정정 동작을 수행할 수 있다. 병렬적인 에러 정정 동작은 크게 경판정 복호(hard decision decoding)를 수행하는 경판정 단계와 연판정 복호(soft decision decoding)를 수행하는 연판정 단계를 포함하는 제1 에러 정정 동작과 칩킬 복호를 수행하는 제2 에러 정정 동작을 포함할 수 있다.
제1 에러 정정 동작 내 경판정 단계에서는 경판정 복호(hard decision decoding)를 위한 경판정 정보(hard information)를 수집하기 위한 센싱(읽기)가 수행되고, 연판정 단계에서는 연판정 복호(soft decision decoding)를 위한 연판정 정보(soft information)를 수집하기 위한 센싱(읽기)가 수행될 수 있다. 또한, 경판정 단계에서는 복수번의 경판정 복호(hard decision decoding)가 수행될 수 있고, 연판정 단계에서는 복수번의 연판정 복호(soft decision decoding)가 수행될 수 있다.
실시예에 따라, 제1 에러 정정 동작 중 해당 페이지(target page)에서 출력된 데이터 세그먼트 대한 경판정 단계에서 적어도 한번의 경판정 복호(hard decision decoding)가 실패하면, 컨트롤러(130)는 제2 에러 정정 동작을 개시할 수 있다.
제2 에러 정정 동작에서는 컨트롤러(130)의 워크 로드(workload)를 확인할 수 있다. 도 1 및 도 4를 참조하면, 워크로드 검출부(194)는 해당 페이지에서 출력된 데이터 세그먼트와 연관된 다른 위치(예, 다른 채널을 통해 전달되는 데이터 세그먼트, 다른 다이 혹은 다른 플레인에 위치한 페이지에 저장된 데이터 세그먼트 등)로부터 데이터 세그먼트를 센싱(읽기)할 수 있는 지를 판단할 수 있다.
실시예에 따라, 제2 에러 정정 동작에 포함되는 칩킬 복호는 복수의 에러 정정 동작을 포함할 수 있다. 예를 들어, 칩킬 복호는 복잡도 혹은 연산 수준에 따라 단계적으로 진행될 수 있다. 먼저, 컨트롤러(130)가 해당 페이지(target page)에서 출력된 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 다른 다이 혹은 다른 플레인으로부터 읽을 수 있다면, 컨트롤러(130)는 해당 페이지에서 출력된 데이터 세그먼트에 포함된 에러를 정정하기 위한 칩킬 복호를 위해 낮은 복잡도(Low complexity)의 일부 동작을 먼저 수행할 수 있다. 컨트롤러(130)는 칩킬 복호를 위한 일부 동작을 수행한 후, 해당 결과를 메모리(144, 도 1 내지 3 참조)에 저장할 수 있다.
실시예에 따라, 컨트롤러(130)는 해당 페이지(target page)에 대한 경판정 단계 및 연판정 단계를 포함하는 제1 에러 정정 동작이 끝날 때까지 대기한 후, 제1 에러 정정 동작이 실패하면, 칩킬 복호를 수행할 수 있다. 이때, 컨트롤러(130)는 칩킬 복호를 위한 일부 동작에 대한 저장된 결과를 활용할 수 있다. 제1 에러 정정 동작이 수행하는 중, 칩킬 복호를 위한 일부 동작이 미리 수행되었으므로, 컨트롤러(130)는 제1 에러 정정 동작 후에 수행되는 칩킬 복호에 소요되는 자원을 줄일 수 있다.
실시예에 따라, 컨트롤러(130)는 제1 에러 정정 동작이 수행되는 중에 워크 로드를 감지하고 칩킬 복호를 수행할 수 있는 지를 확인할 수 있다.
또한 실시예에 따라, 컨트롤러(130)가 칩킬 복호를 수행할 수 있다고 판단되면, 컨트롤러(130)는 연판정 단계를 수행하기 전(예를 들어, 경판정 복호가 적어도 1회 실패한 후 경판정 복호가 수행되는 중) 혹은 연판정 단계를 수행하는 중에도 칩킬 복호를 병렬로 수행할 수 있다. 칩킬 복호를 통해 보다 빨리 데이터 세그먼트에 포함된 에러가 정정될 수 있다면, 컨트롤러(130)는 연판정 단계에서 수행되는 복수번의 연판정 복호(soft decision decoding)에 의한 메모리 시스템의 입출력 성능 저하를 줄일 수 있다.
한편, 칩킬 복호(low complexity chipkill)를 포함하는 제2 동작이 수행되는 중에, 컨트롤러(130)는 칩킬 복호로부터 얻어진 중간 정보(intermediate info.)를 메모리(144)에 저장할 수 있다. 다른 데이터 세그먼트를 이용한 칩킬 복호(low complexity chipkill)을 수행하는 중에도 칩킬 복호를 통해 복원되지 않는 수준의 에러가 포함되는 경우 여러 연관 세그먼트들에 대한 경판정 복호가 실패할 수 있다. 이 경우에 칩킬 복호를 통해 복구된 세그먼트들에 대해서만 중간 정보(intermediate info.)를 메모리(144)에 저장해 두면, 컨트롤러(130)는 복호에 실패한 연관 세그먼트들을 미리 파악할 수 있다. 실시예에 따라, 컨트롤러(130)는 중간 정보를 저장하지 않을 수도 있다.
전술한 바와 같이, 경판정 단계에서 수행되는 복수번의 경판정 복호(hard decision decoding)와 연판정 단계에서 수행되는 복수번의 연판정 복호(soft decision decoding)를 수행하는 과정에서, 컨트롤러(130)는 칩킬 복호를 위한 적어도 일부의 동작을 미리 수행할 수 있다. 예를 들어, 컨트롤러(130)는 해당 페이지(target page)와 연관된 다른 위치로부터 데이터 세그먼트를 감지하고, 감지된 데이터 세그먼트에 에러가 포함되어 있는 지를 확인할 필요가 있다. 또한, 다른 위치로부터 출력된 데이터 세그먼트에 에러가 포함되어 있다면, 컨트롤러(130)는 해당 데이터 세그먼트에 포함된 에러를 정정하기 위한 경판정 복호를 수행할 수 있다. 이러한 동작들이 칩킬 복호를 위해 컨트롤러(130)가 미리 수행할 수 있다면, 해당 페이지(target page)에 대한 복수번의 연판정 복호(soft decision decoding)가 실패한 후 복수의 데이터 세그먼트를 바탕으로 칩킬 복호를 위한 연산을 수행하는 과정에서 컨트롤러(130)가 사용하는 자원을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다. 실시예에 따라, 메모리 시스템의 동작 방법의 제1예는 메모리 장치(150, 도 1 내지 3 참조)에서 출력된 데이터 세그먼트에 에러가 있는 지를 확인하고 에러를 정정하기 위한 것으로, 컨트롤러(130, 도 1 내지 4 참조)에 의해 수행될 수 있다.
도 7을 참조하면, 메모리 시스템의 동작 방법은 메모리 장치(150)에서 출력된 데이터 세그먼트에 에러가 포함된 경우, 동작 환경에 대응하여 에러를 정정할 수 있는 동작을 병렬로 수행할 수 있다. 구체적으로, 메모리 시스템의 동작 방법은 제1 데이터 세그먼트에 에러가 있는 지를 결정하는 단계(342)를 포함할 수 있다. 여기서, 제1 데이터 세그먼트는 외부 장치(예, 호스트(102) 등)가 메모리 시스템에 요청한 데이터일 수 있다. 컨트롤러(130)는 제1 데이터 세그먼트가 저장된 위치(예, 특정 페이지)를 센싱(읽기)하여, 제1 데이터 세그먼트를 메모리(144)에 저장할 수 있다. 컨트롤러(130)는 제1 데이터 세그먼트에 에러가 있는 지를 확인한다. 도시되지 않았지만, 만약 에러가 없다면, 컨트롤러(130)는 제1 데이터 세그먼트를 외부 장치에 전송할 수 있다.
도시되지 않았지만, 도 4를 참조하면, 제1 데이터 세그먼트는 다른 데이터 세그먼트들과 연관될 수 있다. 여기서, 제1 데이터 세그먼트와 다른 데이터 세그먼트들의 연관성은 메모리 시스템(110)의 프로그램 동작에 의해 발생한 것으로, 외부 장치(예, 호스트(102) 등)는 연관성을 알 수 없다. 즉, 호스트(102)가 복수의 데이터 세그먼트와 복수의 논리 주소를 메모리 시스템(110)에 전송할 수 있으나, 제1 데이터 세그먼트와 다른 데이터 세그먼트들의 연관성은 복수의 논리 주소와 관련이 없다.
컨트롤러(130)가 메모리 장치(150)에 데이터를 프로그램할 때, 각각의 데이터 세그먼트를 독립적으로 프로그램하기 보다는 메모리 장치(150) 내 복수의 영역(예, 도 4에서 설명한 플레인)에서 프로그램 동작이 병렬적으로 수행될 수 있도록 함으로써, 데이터 입출력 동작의 성능을 향상시킬 수 있다. 예를 들면, 컨트롤러(130)는 ECC 인코더(ECC encoder)를 사용하여, 외부 장치에서 전달된 복수의 유저 데이터 각각에 에러 정정 비트를 추가하여 복수의 코드 워드를 생성할 수 있다. 컨트롤러(130)는 복수의 코드 워드를 생성한 후, 각 코드 워드를 메모리 장치(150) 내 복수의 위치에 저장할 수 있다(도 4 참조). 전술한 제1 데이터 세그먼트와 다른 데이터 세그먼트들의 연관성은 이러한 과정에서 발생할 수 있다.
메모리 시스템의 동작 방법은, 제1 데이터 세그먼트를 읽은 후 제1 데이터 세그먼트에 에러가 발견되면, 에러를 정정하기 위한 경판정 복호(hard decision decoding)를 수행하는 단계(344)를 포함할 수 있다. 실시예에 따라, 도 5 내지 도 6을 참조하면, 에러가 발견된 제1 데이터 세그먼트에 대해 컨트롤러(130)는 경판정 복호가 여러 번 수행될 수 있다. 제1 데이터 세그먼트에 대한 경판정 복호가 성공하면, 메모리 시스템은 에러 정정 동작을 중지할 수 있다(348). 도시되지 않았지만, 경판정 복호를 통해 에러가 복구되면, 메모리 시스템(110)은 에러가 복구된 제1 데이터 세그먼트를 외부 장치로 전송할 수 있다.
메모리 시스템의 동작 방법은, 경판정 복호가 실패하면, 제1 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 읽을 수 있는 지를 판단하는 단계(346)를 포함할 수 있다. 컨트롤러(130)는 적어도 한번의 경판정 복호가 실패하면, 메모리 시스템(110) 내 워크 로드를 감지할 수 있다. 예를 들어, 컨트롤러(130)는 메모리 장치(150) 내 각 다이 혹은 각 플레인의 동작 상태를 확인할 수 있다. 컨트롤러(130)가 각 다이 혹은 각 플레인에 요청한 데이터 입출력 동작을 모니터링하여, 각 다이 혹은 각 플레인이 데이터 입출력 동작이 아닌 제1 데이터 세그먼트의 에러 정정 동작을 위해 데이터 세그먼트를 출력할 수 있는 지를 판단할 수 있다.
제1 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 읽을 수 있는 지와 상관없이, 메모리 시스템의 동작 방법은, 경판정 복호가 실패하면, 제1 데이터 세그먼트에 대한 연판정 복호(soft decision decoding)을 수행하는 단계(350)를 포함할 수 있다. 여기서, 연판정 복호는 제1 데이터 세그먼트에 대한 복수의 경판정 복호가 최종적으로 실패한 후에 시도될 수 있다.
도 5 내지 도 6을 참조하면, 에러가 발견된 제1 데이터 세그먼트에 대해 컨트롤러(130)는 연판정 복호가 여러 번 수행될 수 있다. 제1 데이터 세그먼트에 대한 연판 복호가 성공하면, 메모리 시스템은 에러 정정 동작을 중지할 수 있다(348). 실시예에 따라, 제1 데이터 세그먼트에 대한 연판정 복호가 실패하면, 메모리 시스템은 복수의 데이터 세그먼트를 바탕으로 칩킬 복호(chipkill decoding)을 수행할 수 있다.
한편, 제1 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 읽을 수 있는 경우, 메모리 시스템의 동작 방법은 복수의 데이터 세그먼트를 바탕으로 칩킬 복호(chipkill decoding)을 수행하는 단계(352)를 포함할 수 있다. 컨트롤러(130)는 칩킬 복호의 전체 혹은 일부 동작을 다른 에러 정정 동작과 병렬로 수행할 수 있다. 예를 들면, 컨트롤러(130)는 칩킬 복호의 일부 동작을 미리 명렬로 수행하고, 제1 데이터 세그먼트에 대한 연판정 복호가 실패할 때까지 대기할 수도 있다. 만약, 컨트롤러(130)가 칩킬 복호의 전체 동작을 수행하는 경우, 제1 데이터 세그먼트에 대한 연판정 복호와 병렬로 수행되거나, 연판정 복호가 스킵(skip)될 수도 있다.
한편, 실시예에 따라, 칩킬 복호(chipkill decoding)을 위한 일부 동작은 복수 번의 경판정 복호 중 적어도 한 번의 경판정 복호가 실패하고 제1 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 센싱(읽기)할 수 있는 경우 수행될 수도 있다. 예를 들어, 칩킬 복호를 위한 동작들은 제1 데이터 세그먼트에 대한 복수번의 경판정 복호와 복수번의 연판정 복호를 수행하는 중에 병렬로 수행될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다. 실시예에 따라, 메모리 시스템의 동작 방법의 제1예는 메모리 장치(150, 도 1 내지 3 참조)에서 출력된 데이터 세그먼트에 에러가 있는 지를 확인하고 에러를 정정하기 위한 것으로, 컨트롤러(130, 도 1 내지 4 참조)에 의해 수행될 수 있다.
도 8을 참조하면, 메모리 시스템의 동작 방법은 비휘발성 메모리 장치에 저장된 제1 데이터 세그먼트를 읽는 단계(372), 제1 데이터 세그먼트에 포함된 에러를 확인하는 단계(374), 에러에 대응하여 경판정 복호(hard decision decoding)을 수행하는 중에 제1 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 읽는 단계(376), 및 경판정 복호가 실패하면, 다른 데이터 세그먼트를 사용하여 제1 데이터 세그먼트에 포함된 에러를 정정하는 단계(378)를 포함할 수 있다.
도시되지 않았지만, 제1 데이터 세그먼트에 에러가 없는 경우, 에러 정정을 위한 동작은 수행되지 않을 수 있다. 또한, 제1 데이터 세그먼트와 다른 데이터 세그먼트 간의 연관성은 복수의 데이터 세그먼트를 메모리 장치(150)에 프로그램하는 과정에서 발생한 것으로 이해할 수 있다.
도시되지 않았지만, 실시예에 따라, 제1 데이터 세그먼트에 에러가 발생한 경우, 경판정 복호 및 연판정 복호가 순차적으로 수행될 수 있다. 또한, 제1 데이터 세그먼트에 포함된 에러가 경판정 복호를 통해 정정되지 않을 경우, 컨트롤러(130)는 제1 데이터 세그먼트와 연관된 다른 복수의 데이터 세그먼트를 센싱하여 제1 데이터 세그먼트에 포함된 에러를 정정할 수 있다(예, 칩킬 복호). 이를 통해, 컨트롤러(130)는 제1 데이터 세그먼트에 포함된 에러를 정정하기 위한 동작을 병렬로 수행할 수 있다.
실시예에 따라, 제1 데이터 세그먼트에 에러를 정정하기 위한 동작으로 경판정 복호가 실패하면, 연판정 복호를 수행할 수 있다. 이 경우, 컨트롤러(130)가 제1 데이터 세그먼트와 연관된 다른 복수의 데이터 세그먼트를 센싱하더라도, 다른 복수의 데이터 세그먼트를 활용하지 않고 대기할 수 있다. 이때, 컨트롤러(130)는 다른 복수의 데이터 세그먼트에도 에러가 포함되어 있는지를 확인할 수 있고, 에러가 포함되어 있다면 경판정 복호를 통해 에러를 정정할 수 있다. 한편, 실시예에 따라, 다른 복수의 데이터 세그먼트에서 에러를 발견한 경우, 복수의 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 최대 횟수는 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 횟수보다 작을 수 있다. 이는 컨트롤러(130)가 복수의 데이터 세그먼트가 아닌 제1 데이터 세그먼트에 포함된 에러를 정정하기 위해 자원을 집중하여 사용하기 위한 설정일 수 있다.
도시되지 않았지만, 컨트롤러(130)는 제1 데이터 세그먼트에 포함된 에러를 정정하기 위해, 경판정 복호, 연판정 복호 및 칩킬 복호를 순차적 혹은 병렬적으로 수행할 수 있으며, 경판정 복호, 연판정 복호 및 칩킬 복호 중 하나라도 성공하여 제1 데이터 세그먼트에 포함된 에러가 정정되면 제1 데이터 세그먼트에 대한 다른 에러 정정 동작은 종료될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 코드 워드를 포함하는 복수의 데이터 세그먼트를 각각 저장하는 복수의 비휘발성 메모리 그룹을 포함하는 메모리 장치; 및
    상기 복수의 데이터 세그먼트 중 제1 데이터 세그먼트에 에러가 포함되면 상기 에러를 정정하기 위한 경판정 복호(hard decision decoding)를 수행하고, 상기 경판정 복호가 실패하면 상기 복수의 데이터 세그먼트 중 상기 제1 데이터 세그먼트 외 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하여, 상기 나머지 데이터 세그먼트를 읽을 수 있는 경우 상기 복수의 데이터 세그먼트를 바탕으로 칩킬 복호(chipkill decoding)를 수행하는 컨트롤러
    를 포함하는, 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는
    상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)와 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 병렬로 수행하는,
    메모리 시스템.
  3. 제1항에 있어서,
    상기 컨트롤러는
    상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)를 수행하기 전 상기 제1 데이터 세그먼트에 대한 연판정 복호(soft decision decoding)를 스킵(skip)하는,
    메모리 시스템.
  4. 제1항에 있어서,
    상기 컨트롤러는
    상기 나머지 데이터 세그먼트에서 에러를 발견한 경우, 상기 나머지 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 최대 횟수는 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 횟수보다 작은,
    메모리 시스템.
  5. 제1항에 있어서,
    상기 컨트롤러는
    상기 제1 데이터 세그먼트에 대한 상기 경판정 복호(hard decision decoding)는 기 설정된 횟수만큼 수행될 수 있고, 상기 실패는 상기 기 설정된 횟수의 경판정 복호를 통해 상기 에러가 정정되지 못한 것을 가리키는,
    메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는
    상기 제1 데이터 세그먼트에 대한 첫번째 경판정 복호(hard decision decoding)가 실패하면, 두번째 경판정 복호를 수행하기 시작할 때 상기 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하는,
    메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는
    상기 제1 데이터 세그먼트에 대한 경판정 복호와 상기 나머지 데이터 세그먼트를 읽는 동작을 인터리빙 방식으로 병렬 수행하는,
    메모리 시스템.
  8. 제1항에 있어서,
    상기 컨트롤러는
    상기 경판정 복호가 성공하면 상기 칩킬 복호를 위한 동작을 중지하는,
    메모리 시스템.
  9. 제1항에 있어서,
    상기 컨트롤러는
    상기 경판정 복호의 결과를 저장한 후 다른 데이터에 발견된 에러를 정정하는 중 상기 결과를 바탕으로 리드 전압을 조정하는,
    메모리 시스템.
  10. 코드 워드를 포함하는 복수의 데이터 세그먼트를 각각 저장하는 복수의 비휘발성 메모리 그룹을 포함하는 메모리 장치와 상기 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 장치에 있어서,
    상기 복수의 데이터 세그먼트 중 제1 데이터 세그먼트에 에러가 있는 지를 결정하는 단계;
    상기 에러가 발견되면, 상기 에러를 정정하기 위한 경판정 복호(hard decision decoding)를 수행하는 단계;
    상기 경판정 복호가 실패하면, 상기 복수의 데이터 세그먼트 중 상기 제1 데이터 세그먼트 외 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하는 단계; 및
    상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 복수의 데이터 세그먼트를 바탕으로 칩킬 복호(chipkill decoding)를 수행하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)와 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 병렬로 수행하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  12. 제10항에 있어서,
    상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)를 수행하기 전 상기 제1 데이터 세그먼트에 대한 연판정 복호(soft decision decoding)를 스킵(skip)하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  13. 제10항에 있어서,
    상기 나머지 데이터 세그먼트에서 에러를 발견한 경우, 상기 나머지 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 최대 횟수는 상기 제1 데이터 세그먼트에 대한 경판정 복호(hard decision decoding)의 횟수보다 작은,
    메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 제1 데이터 세그먼트에 대한 상기 경판정 복호(hard decision decoding)는 기 설정된 횟수만큼 수행될 수 있고, 상기 실패는 상기 기 설정된 횟수의 경판정 복호를 통해 상기 에러가 정정되지 못한 것을 가리키는,
    메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하는 단계는
    상기 제1 데이터 세그먼트에 대한 첫번째 경판정 복호(hard decision decoding)가 실패하면, 두번째 경판정 복호를 수행하기 시작할 때 상기 나머지 데이터 세그먼트를 읽을 수 있는 지를 판단하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 제1 데이터 세그먼트에 대한 경판정 복호와 상기 나머지 데이터 세그먼트를 읽는 동작을 인터리빙 방식으로 병렬 수행하는,
    를 더 포함하는, 메모리 시스템의 동작 방법.
  17. 제10항에 있어서,
    상기 경판정 복호가 성공하면 상기 칩킬 복호를 위한 동작을 중지하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 경판정 복호의 결과를 저장하는 단계; 및
    다른 데이터에 발견된 에러를 정정하는 동작 중 상기 결과를 바탕으로 리드 전압을 조정하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  19. 비휘발성 메모리 장치 및 명령어들을 저장하는 메모리를 사용하는 프로세서를 포함하는 컨트롤러를 포함하는 메모리 시스템에 있어서, 상기 명령어들은 상기 프로세서에 의해 실행될 때 동작들이 수행되도록 하고, 상기 동작들은:
    상기 비휘발성 메모리 장치에 저장된 제1 데이터 세그먼트를 읽는 단계;
    상기 제1 데이터 세그먼트에 포함된 에러를 확인하는 단계;
    상기 에러에 대응하여 경판정 복호(hard decision)을 수행하는 중에 상기 제1 데이터 세그먼트와 연관된 다른 데이터 세그먼트를 읽는 단계; 및
    상기 경판정 복호가 실패하면, 상기 다른 데이터 세그먼트를 사용하여 상기 제1 데이터 세그먼트에 포함된 상기 에러를 정정하는 단계
    를 포함하는, 메모리 시스템.
  20. 제19항에 있어서,
    상기 동작들에서,
    상기 나머지 데이터 세그먼트를 읽을 수 있는 경우, 상기 칩킬 복호(chipkill decoding)와 상기 제1 데이터 세그먼트에 대한 연판정 복호(soft decision decoding)를 병렬로 수행되는,
    메모리 시스템.
KR1020200038757A 2020-03-31 2020-03-31 메모리 시스템의 데이터 에러를 복구하는 장치 및 방법 KR20210121654A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200038757A KR20210121654A (ko) 2020-03-31 2020-03-31 메모리 시스템의 데이터 에러를 복구하는 장치 및 방법
US17/062,958 US11245420B2 (en) 2020-03-31 2020-10-05 Apparatus and method for recovering a data error in a memory system
CN202011145628.2A CN113467986A (zh) 2020-03-31 2020-10-23 用于修复存储器系统中数据错误的设备和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200038757A KR20210121654A (ko) 2020-03-31 2020-03-31 메모리 시스템의 데이터 에러를 복구하는 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20210121654A true KR20210121654A (ko) 2021-10-08

Family

ID=77857265

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200038757A KR20210121654A (ko) 2020-03-31 2020-03-31 메모리 시스템의 데이터 에러를 복구하는 장치 및 방법

Country Status (3)

Country Link
US (1) US11245420B2 (ko)
KR (1) KR20210121654A (ko)
CN (1) CN113467986A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022146585A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 メモリシステム
KR102345067B1 (ko) * 2021-08-25 2021-12-29 삼성전자주식회사 스토리지 장치 및 스토리지 컨트롤러의 구동 방법
US11949428B2 (en) * 2022-01-19 2024-04-02 Micron Technology, Inc. Iterative error correction in memory systems
US20240290403A1 (en) * 2023-02-27 2024-08-29 SK Hynix Inc. Storage device and read recovery method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5822251A (en) * 1997-08-25 1998-10-13 Bit Microsystems, Inc. Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers
US8185801B2 (en) * 2008-01-31 2012-05-22 International Business Machines Corporation System to improve error code decoding using historical information and associated methods
US8176391B2 (en) * 2008-01-31 2012-05-08 International Business Machines Corporation System to improve miscorrection rates in error control code through buffering and associated methods
US20130318393A1 (en) 2011-11-15 2013-11-28 Ocz Technology Group Inc. Solid-state mass storage device and methods of operation
US9021332B2 (en) * 2012-12-11 2015-04-28 Seagate Technology Llc Flash memory read error recovery with soft-decision decode
KR102081588B1 (ko) * 2013-08-08 2020-02-26 삼성전자 주식회사 Ecc 디코더의 동작 방법 및 그것을 포함하는 메모리 컨트롤러
US9209835B2 (en) * 2013-11-27 2015-12-08 Seagate Technology Llc Read retry for non-volatile memories
US9354816B2 (en) * 2014-04-08 2016-05-31 Seagate Technology Llc Read policy for system data of solid state drives
US9979417B2 (en) 2015-06-16 2018-05-22 SK Hynix Inc. Enhanced chip-kill schemes by using ECC syndrome pattern
US11182243B2 (en) 2018-02-15 2021-11-23 SK Hynix Inc. Memory system with adaptive information propagation and method of operating such memory

Also Published As

Publication number Publication date
US11245420B2 (en) 2022-02-08
US20210306003A1 (en) 2021-09-30
CN113467986A (zh) 2021-10-01

Similar Documents

Publication Publication Date Title
KR20220001222A (ko) 베드 블록을 처리하는 메모리 시스템 및 동작 방법
US9768808B2 (en) Method for modifying device-specific variable error correction settings
KR20210111527A (ko) 메모리 시스템에서 가비지 컬렉션을 수행하는 장치 및 방법
US10013179B2 (en) Reading logical groups of data from physical locations in memory using headers
KR20210121654A (ko) 메모리 시스템의 데이터 에러를 복구하는 장치 및 방법
KR20220021186A (ko) 데이터 처리 시스템 내 데이터를 공유하는 장치 및 방법
US20160299812A1 (en) Device-Specific Variable Error Correction
US20160299844A1 (en) Mapping Logical Groups of Data to Physical Locations In Memory
US11756643B2 (en) Apparatus and method for correcting an error in data transmission of a data processing system
KR20220043432A (ko) 메모리 시스템에서 읽기 전압을 제어하는 장치 및 방법
US11340986B1 (en) Host-assisted storage device error correction
KR20210112548A (ko) 메모리 시스템 내 맵 정보를 제어하는 장치 및 방법
KR20220048569A (ko) 메모리 시스템에서 저장 공간을 제어하는 장치 및 방법
KR20210092957A (ko) 메모리 시스템 내 데이터 오류를 처리하는 장치 및 방법
KR20210124705A (ko) 메모리 시스템 내 맵 정보를 제어하는 장치 및 방법
US20220197509A1 (en) Apparatus and method for transmitting metadata generated by a non-volatile memory system
KR20220120859A (ko) 메모리 시스템 내 에러 정정 코드를 사용하는 장치 및 방법
KR20230035811A (ko) 데이터 처리 시스템 내 공유된 메모리 공간을 제어하기 위한 장치 및 방법
KR20220077041A (ko) 메모리 시스템 내 저장된 데이터를 유지하는 장치 및 방법
KR20220072398A (ko) 메모리 장치 및 메모리 시스템
KR20210131058A (ko) 메모리 시스템 내 데이터를 보호하는 장치 및 방법
US10866855B2 (en) Memory system varying operation of memory controller according to internal status of memory device
KR20230160620A (ko) 메모리 시스템에서 데이터를 복구하는 장치 및 방법
KR20230056901A (ko) 메모리 장치에 데이터를 프로그램하는 장치 및 방법
KR20230064279A (ko) 메모리 시스템에서 데이터를 복구하는 장치 및 방법