KR20210124705A

KR20210124705A - 메모리 시스템 내 맵 정보를 제어하는 장치 및 방법

Info

Publication number: KR20210124705A
Application number: KR1020200042078A
Authority: KR
Inventors: 강혜미
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-04-07
Filing date: 2020-04-07
Publication date: 2021-10-15
Also published as: CN113495852A; US20210311879A1

Abstract

본 기술은 적어도 하나의 오픈 메모리 블록을 포함하는 메모리 장치, 및 외부에서 입력되는 쓰기 요청의 종류에 대응하여 맵 데이터의 저장 모드를 결정하며 맵 데이터를 기초로 맵 업데이트를 수행하는 컨트롤러를 포함하고, 맵 업데이트의 시점은 저장 모드 및 쓰기 요청의 종류에 대응하여 결정되는 메모리 시스템을 제공한다.

Description

메모리 시스템 내 맵 정보를 제어하는 장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING MAP DATA IN A MEMORY SYSTEM}

본 발명의 실시예들은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템 내 맵 정보의 저장 모드를 제어하는 장치 및 방법에 관한 것이다.

시스템 반도체 장치는 데이터 연산, 제어 등의 정보를 처리하는 역할을 수행하고, 메모리 반도체 장치는 데이터를 저장하는 역할을 수행한다. 메모리 반도체 장치는 데이터를 임시 저장하기 위해 사용되는 휘발성(volatile) 메모리 장치와 데이터를 영구 저장하기 위해 사용되는 비휘발성(non-volatile) 메모리 장치를 포함할 수 있다.

자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.

본 발명의 일 실시 예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.

본 발명의 일 실시 예는 메모리 시스템의 데이터 입출력 성능을 향상시키기 위해 사용되는 맵 데이터의 저장 모드(storage mode)를 데이터 입출력 요청에 대응하여 변경할 수 있다. 맵 데이터의 저장 모드를 변경함으로써, 메모리 시스템 내 데이터 입출력 동작에 소모되는 자원(resources)를 줄이고 동작 효율성이 개선될 수 있다.

본 발명의 일 실시 예는 메모리 시스템에 입력되는 쓰기 요청의 종류에 따라, 쓰기 요청과 함께 전달된 데이터를 프로그램하는 오픈 메모리 블록의 수를 다르게 설정할 수 있다. 실시예에 따라, 랜덤(random) 쓰기 요청과 함께 전달되는 데이터는 복수의 오픈 메모리 블록에 저장될 수 있고, 연속(sequential) 쓰기 요청과 함께 전달되는 데이터는 동일한 오픈 메모리 블록에 저장될 수 있다. 메모리 시스템은 프로드램 동작이 수행되는 오픈 메모리 블록의 수에 대응하여, 맵 데이터의 저장 모드를 다르게 설정할 수 있다. 이를 통해, 메모리 시스템 내에서 맵 데이터를 바탕으로 수행되는 맵 업데이트 혹은 맵 플러시의 동작 시점이 달라질 수 있다.

본 발명의 일 실시 예는 메모리 시스템이 주소 변환(address translation), 맵 정보 관리 등의 내부 동작을 위해 할당하고 사용하는 캐시 메모리, 동작 마진 등의 자원(resources)의 소모를 줄일 수 있고, 메모리 시스템이 자원(resources)을 외부 장치에서 전달된 명령 혹은 데이터를 처리하기 위한 용도로 재분배하여 데이터 입출력 성능을 향상시킬 수 있다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템은 적어도 하나의 오픈 메모리 블록을 포함하는 메모리 장치; 및 외부에서 입력되는 쓰기 요청의 종류에 대응하여 맵 데이터의 저장 모드를 결정하며, 상기 맵 데이터를 기초로 맵 업데이트를 수행하는 컨트롤러를 포함하고, 상기 맵 업데이트의 시점은 상기 저장 모드 및 상기 쓰기 요청의 종류에 대응하여 결정될 수 있다.

또한, 상기 쓰기 요청의 종류에 따라 함께 전달된 데이터가 프로그램되는 상기 메모리 장치 내 오픈 메모리 블록의 수가 결정될 수 있다.

또한, 상기 쓰기 요청은 랜덤(random) 쓰기 요청 및 연속(sequential) 쓰기 요청 중 하나이며, 상기 연속 쓰기 요청과 전달된 데이터는 하나의 오픈 메모리 블록에 프로그램될 수 있다.

또한, 상기 메모리 장치는 페이지 크기의 데이터를 임시 저장할 수 있는 플레인을 복수 개 포함할 수 있고, 상기 하나의 오픈 메모리 블록은 각 플레인에 위치할 수 있다.

또한, 상기 맵 데이터는 물리 주소를 논리 주소에 연관시키는 제2 맵 정보(Physical to Logical, P2L)를 포함할 수 있다.

또한, 상기 저장 모드는 상기 제2 맵 정보의 상기 논리 주소와 상기 물리 주소를 모두 기록하는 제1 저장 모드; 및 상기 제2 맵 정보의 상기 논리 주소를 기록하고 오프셋으로 식별되는 제2 저장 모드 중 적어도 하나로 결정될 수 있다.

또한, 상기 컨트롤러는 상기 맵 데이터가 상기 제2 저장 모드로 운영하는 경우 상기 쓰기 요청의 종류에 대응하여 상기 맵 데이터의 저장 모드를 변경하지 않을 수 있다.

또한, 상기 컨트롤러는 상기 맵 데이터를 상기 제2 저장 모드로 운영하는 경우저장 모드, 상기 쓰기 요청의 종류 및 상기 맵 데이터에 저장 가능한 공간에 대응하여, 상기 쓰기 요청에 대응하는 상기 제2 맵 정보를 상기 맵 데이터에 추가하거나 상기 맵 업데이트를 수행할 수 있다. 또한, 상기 컨트롤러는 상기 제2 맵 정보를 상기 맵 데이터에 추가하는 경우 상기 저장 가능한 공간에 대응하여 상기 제2 맵 정보를 추가하거나 상기 제2 맵 정보 중 논리 주소로 상기 맵 데이터에 저장된 물리 주소에 덮어쓸 수 있다.

또한, 상기 메모리 장치는 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical table, L2P table)를 저장하고, 상기 맵 업데이트는 상기 제2 맵 정보를 기초로 상기 제1 맵 데이터(L2P table)를 갱신하는 동작을 포함하고, 상기 맵 데이터에 상기 제2 맵 정보를 추가할 수 없을 때 수행될 수 있다.

본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법은 외부에서 입력되는 쓰기 요청의 종류에 대응하여 데이터를 적어도 하나의 오픈 메모리 블록을 포함하는 메모리 장치에 저장하는 단계; 상기 쓰기 요청의 종류에 대응하여 맵 데이터의 저장 모드를 결정하는 단계; 및 상기 맵 데이터를 기초로 맵 업데이트를 수행하는 단계를 포함하고, 상기 맵 업데이트의 시점은 상기 저장 모드 및 상기 쓰기 요청의 종류에 대응하여 결정될 수 있다.

또한, 메모리 시스템의 동작 방법은 상기 맵 데이터가 상기 제1 저장 모드인 경우저장 모드 상기 쓰기 요청의 종류에 대응하여 상기 맵 데이터의 저장 모드를 고정하는 단계를 더 포함할 수 있다.

또한, 메모리 시스템의 동작 방법은 상기 맵 데이터가 상기 제2 저장 모드인 경우, 상기 쓰기 요청의 종류 및 상기 맵 데이터에 저장 가능한 공간에 대응하여 상기 쓰기 요청에 대응하는 상기 제2 맵 정보를 상기 맵 데이터에 추가하거나 상기 맵 업데이트를 수행하는 단계; 및 상기 제2 맵 정보를 상기 맵 데이터에 추가하는 경우 상기 저장 가능한 공간에 대응하여 상기 제2 맵 정보를 추가하거나 상기 제2 맵 정보 중 논리 주소로 상기 맵 데이터에 저장된 물리 주소에 덮어쓰는 단계를 더 포함할 수 있다.

또한, 상기 메모리 장치에 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical table, L2P table)가 저장되고, 상기 맵 업데이트는 상기 제2 맵 정보를 기초로 상기 제1 맵 데이터(L2P table)를 갱신하는 동작을 포함하고, 상기 맵 데이터에 상기 제2 맵 정보를 추가할 수 없을 때 수행될 수 있다.

본 발명의 다른 실시 예에 따른 제어 장치는 서로 다른 주소 체계를 가지는 복수의 장치를 연동시키기 위해, 상기 서로 다른 주소 체계를 연관시키기 위한 제1맵 정보 및 제2 맵 정보를 생성할 수 있다. 제어 장치는 외부에서 입력되는 쓰기 요청의 종류에 대응하여 데이터를 적어도 하나의 오픈 메모리 블록을 포함하는 메모리 장치에 저장하는 단계; 상기 쓰기 요청의 종류에 대응하여 맵 데이터의 저장 모드를 결정하는 단계; 및 상기 맵 데이터를 기초로 상기 저장 모드, 상기 맵 데이터의 저장 가능한 공간 및 상기 쓰기 요청의 종류 중 적어도 하나에 대응하여 맵 업데이트를 수행하는 단계를 수행할 수 있다.

또한, 상기 쓰기 요청이 연속 쓰기 요청인 경우 함께 전달된 데이터는 하나의 오픈 메모리 블록에 프로그램되고, 상기 맵 데이터에 포함되는 물리 주소를 논리 주소에 연관시키는 제2 맵 정보(Physical to Logical, P2L)는 상기 논리 주소를 기록하고 오프셋으로 식별되는 저장 모드를 가질 수 있다.

상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.

본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.

본 발명의 일 실시 예에 따른 메모리 시스템은 캐시 메모리 혹은 휘발성 메모리에 임시 저장되는 맵 데이터의 저장 모드를 변경할 수 있도록 하여, 캐시 메모리 혹은 휘발성 메모리를 보다 효율적으로 제어할 수 있다.

또한, 본 발명의 다른 실시 예에 따른 메모리 시스템은 캐시 메모리 혹은 휘발성 메모리 내 맵 데이터가 보다 많은 맵 정보를 포함하도록 하여, 메모리 시스템의 맵 업데이트 시점을 늦출 수 있고 데이터 입출력 성능을 보다 향상시킬 수 있다.

또한, 본 발명의 다른 실시 예에 따른 메모리 시스템은 캐시 메모리 혹은 휘발성 메모리 내 맵 데이터의 저장 모드를 변경하여, 특정 종류의 쓰기 요청에 대응하는 데이터 입출력 속도를 향상시켜, 메모리 시스템의 동작 성능을 개선할 수 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 본 발명의 일 실시예에 따른 맵 데이터의 저장 모드를 설명한다.
도 5는 복수의 저장 모드를 가지는 제2 맵 데이터(P2L table)에 대해 설명한다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치 내 쓰기 동작을 설명한다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 8은 본 발명의 일 실시예에 따른 맵 데이터의 저장 모드를 선택하는 방법을 설명한다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템 내 서로 다른 종류의 쓰기 요청에 대응하는 맵 정보를 포함하는 맵 데이터를 설명한다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제3예를 설명한다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.

이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.

도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.

실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.

메모리 장치(150)는 복수의 메모리 블록(60)을 포함할 수 있다. 메모리 블록(60)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(60)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(60)에는 복수의 페이지가 포함될 수 있다.

도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(60)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.

또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.

실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(60), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 도 1에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 1에서 설명한 내부 구성에 한정되지 않을 수 있다.

도 1을 참조하면, 메모리 장치(150)는 메모리 블록(60)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(70)를 포함할 수 있다. 전압 공급 회로(70)는 리드 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 리드 전압(Vrd)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(70)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(70)는 메모리 블록(60)에 삭제 전압(Vers)을 공급할 수 있다.

비휘발성 메모리셀을 포함하는 저장 공간에 외부 장치(예, 호스트(102), 도 2~3 참조)가 요구한 데이터를 저장하기 위해서, 메모리 시스템(110)은 호스트(102)가 사용하는 파일 시스템과 비휘발성 메모리셀을 포함하는 저장 공간을 연결시키는 주소 변환(Address translation)을 수행할 수 있다. 예를 들면, 호스트(102)가 사용하는 파일 시스템에 따른 데이터의 주소를 논리 주소 혹은 논리 블록 주소라고 부를 수 있고, 비휘발성 메모리셀을 포함하는 저장 공간에서 데이터의 주소를 물리 주소 혹은 물리 블록 주소라고 부를 수 있다. 호스트(102)가 읽기 명령과 함께 논리 주소를 메모리 시스템(110)에 전달하는 경우, 메모리 시스템(110)은 논리 주소에 대응하는 물리 주소를 탐색한 후 탐색된 물리 주소에 저장된 데이터를 호스트(102)에 출력할 수 있다. 이러한 과정 중 메모리 시스템(110)이 호스트(102)가 전달한 논리 주소에 대응하는 물리 주소를 탐색하는 과정에서 주소 변환(Address translation)이 수행될 수 있다.

외부 장치에서 전달된 요청에 대응하여 컨트롤러(130)는 데이터 입출력 동작을 수행할 수 있다. 예를 들어, 컨트롤러(130)가 외부 장치에서 전달된 읽기 요청에 대응하여 리드 동작을 수행하면 메모리 장치(150)에 포함된 복수의 비휘발성 메모리 셀에 저장된 데이터가 컨트롤러(130)로 전달된다. 리드 동작을 위해, 입출력 제어기(192)는 외부 장치에서 전달된 논리 주소를 주소 변환한 후, 송수신기(198)를 통해 물리 주소에 대응하는 메모리 장치(150)에 리드 명령을 전달할 수 있다. 송수신기(198)는 리드 명령을 메모리 장치(150)에 전달하고, 메모리 장치(150)에서 출력되는 데이터를 수신할 수 있다. 송수신기(198)는 메모리 장치(150)에서 전달된 데이터를 메모리(144)에 저장할 수 있다. 입출력 제어기(192)는 읽기 요청에 대한 응답으로 메모리(144)에 저장된 데이터를 외부 장치에 출력할 수 있다.

또한, 입출력 제어기(192)는 외부 장치에서 전달된 쓰기 요청과 함께 전달된 데이터를 송수신기(198)를 통해 메모리 장치(150)에 전달할 수 있다. 메모리 장치(150) 내 데이터를 저장한 후, 입출력 제어기(192)는 쓰기 요청에 대한 응답을 외부 장치에 전달할 수 있다. 입출력 제어기(192)는 메모리 장치(150) 내 데이터가 저장된 위치인 물리 주소와 쓰기 요청과 함께 전달된 논리 주소를 연관시키는 맵 데이터를 갱신할 수 있다.

입출력 제어기(192)가 데이터 입출력 동작을 수행할 때, 맵 모드 제어부(196)는 외부 장치에서 전달된 쓰기 요청에 대응하여 메모리(144)에 저장되는 맵 데이터의 저장 모드를 결정할 수 있다. 예를 들면, 맵 모드 제어부(196)는 외부 장치가 전송한 읽기 요청들이 연속적인 데이터(sequential data)에 관한 것인지 랜덤 데이터(random data)에 관한 것인지를 인지할 수 있다. 외부 장치로부터 전달된 쓰기 요청이 랜덤 쓰기 요청(random write request)인지 연속 쓰기 요청(sequential write request)인지에 따라, 맵 모드 제어부(196)는 맵 데이터의 저장 모드를 변경할 수 있다.

본 발명의 일 실시예에 따라, 랜덤 쓰기 요청(random write request)과 함께 입력되는 데이터는 메모리 장치(150) 내 복수의 오픈 메모리 블록에 저장될 수 있다. 반면, 연속 쓰기 요청(sequential write request)과 함께 입력되는 데이터는 메모리 장치(150) 내 하나의 오픈 메모리 블록에 저장될 수 있다.

한편, 메모리 시스템(110) 내 메모리 장치(150)는 인터리빙 동작을 지원할 수 있다. 예를 들어, 인터리빙 동작은 복수의 읽기 혹은 쓰기 요청에 대응하여, 읽기 혹은 쓰기 요청에 대응하는 읽기 동작 혹은 쓰기 동작을 독립적으로 수행할 수 있는 비휘발성 메모리 셀의 그룹에 대응하여 수행될 수 있다. 비휘발성 메모리 셀의 그룹은 데이터 입출력을 독립적으로 수행할 수 있으므로, 복수의 메모리 단위는 복수의 데이터 입출력 동작을 병렬로 수행할 수 있다. 예를 들어, 페이지 크기에 대응하는 버퍼를 포함하는 플레인(plane)을 기준으로 인터리빙 동작이 가능한 메모리 장치(150)를 제어하는 컨트롤러(130)는 서로 다른 플레인에 저장된 데이터에 대한 복수의 쓰기 요청을 인터리빙 방식으로 수행할 수 있다. 만약 메모리 장치(150)가 다이(die), 채널 혹은 웨이를 기준으로 인터리빙 동작이 가능하다면, 컨트롤러(130)는 인터리빙 동작이 지원되는 서로 다른 다이, 서로 다른 채널 혹은 서로 다른 웨이와 관련된 복수의 쓰기 요청을 인터리빙 방식으로 수행할 수 있다. 본 발명의 실시예에 따라, 랜덤 쓰기 요청(random write request)과 함께 입력되는 데이터는 메모리 장치(150) 내 인터리빙 방식으로 수행 가능한 비휘발성 메모리 셀의 그룹 내 복수의 오픈 메모리 블록에 저장될 수 있다. 또한, 연속 쓰기 요청(sequential write request)과 함께 입력되는 데이터는 인터리빙 방식으로 수행 가능한 비휘발성 메모리 셀의 그룹 내 하나의 오픈 메모리 블록에 저장될 수 있다.

여기서, 맵 데이터는 복수의 맵 정보를 포함할 수 있고, 맵 정보는 컨트롤러(130)가 수행하는 데이터 입출력 동작을 위해 필요한 정보로서 논리 주소와 물리 주소를 연관시킬 수 있다. 예를 들어, 입출력 제어기(192)가 주소 변환을 위해 맵 정보를 사용할 수 있고, 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 프로그램한 후에는 맵 정보가 갱신될 수 있다. 실시예에 따라, 맵 데이터는 논리 주소를 물리 주소에 연관시키기 위한 제1 맵 데이터(Logical to Physical table, L2P table)와 물리 주소를 논리 주소에 연관시키기 위한 제2 맵 데이터(Physical to Logical table, P2L table)로 구분될 수 있다. 맵 모드 제어부(196)는 메모리(144)에 로딩되거나 저장되는 제1 맵 데이터 및 제2 맵 데이터의 저장 모드를 결정하거나 변경할 수 있다.

실시예에 따라, 메모리 장치(150)에 저장된 제1 맵 데이터 혹은 제2 맵 데이터에 포함된 맵 정보는 하나의 논리 주소와 하나의 물리 주소를 연관시킬 수 있도록 저장될 수 있다. 컨트롤러(130)가 메모리 장치(150)로부터 제1 맵 데이터와 제2 맵 데이터의 적어도 일부를 메모리(144)에 불러와 저장한 후, 데이터 입출력 동작을 위해 사용할 수 있다. 메모리(144) 내 제1 맵 데이터와 제2 맵 데이터를 임시 저장하기 위해 할당할 수 있는 공간이 충분한 경우, 제1 맵 데이터와 제2 맵 데이터의 저장 모드(storage mode) 혹은 형태를 변경하는 것이 불필요한 오버헤드(overheads)를 야기시킬 수 있다. 하지만, 메모리 시스템(110) 내 메모리(144)의 저장 용량은 한정적일 수 있고, 보다 많은 맵 정보가 제1 맵 데이터 혹은 제2 맵 데이터에 포함될 수 있다면, 제1 맵 데이터 혹은 제2 맵 데이터를 관리, 제어하기 위한 동작(예, 로딩(loading), 갱신(update), 맵 플러시(map flush) 등)을 줄일 수 있다. 제1 맵 데이터 혹은 제2 맵 데이터를 관리, 제어하기 위한 동작이 간소화되면, 메모리 시스템(110)의 동작 성능에 큰 영향을 미치는 데이터 입출력 동작의 측면에서 오버헤드(overheads)가 줄어들 수 있다.

실시예에 따라, 메모리 장치(150)에는 논리 주소를 물리 주소에 연관시키기 위한 제1 맵 정보(Logical to Physical, L2P)를 포함하는 제1 맵 데이터(L2P table)가 저장될 수 있고, 컨트롤러(130)는 물리 주소를 논리 주소에 연관시키기 위한 데이터 입출력 동작 중 발생하는 제2 맵 정보(Physical to Logical, P2L)를 저장하거나 갱신하기 위해 제2 맵 데이터(P2L table)를 생성할 수 있다. 예를 들어, 컨트롤러(130)가 새로운 데이터를 메모리 장치(150)에 프로그램한 후, 컨트롤러(130)는 새로운 데이터가 프로그램된 위치인 물리 주소를 해당 데이터에 대한 논리 주소와 연결시키는 제2 맵 정보(P2L)을 생성할 수 있다. 이러한 제2 맵 정보(P2L)는 메모리 장치(150)에 저장된 데이터의 최근 위치를 가리킬 수 있다. 메모리(144)에 로딩된 제1 맵 데이터(L2P table)에 특정 논리 주소(예, '0A0')와 제1 물리 주소(예, '123')가 연관되어 있음을 가리키는 제1 맵 정보(L2P)가 포함되어 있다고 가정한다. 컨트롤러(130)가 프로그램 동작을 수행한 후, 메모리(144) 내 제2 맵 정보(P2L)에 동일한 논리 주소(예, '0A0')가 포함되고 제2 물리 주소(예, '876')와 연관될 수 있다. 이 경우, 제1 맵 데이터(L2P table)에 저장된 제1 맵 정보(L2P)는 오래된 정보이고, 제2 맵 정보(P2L)는 최신 정보라고 판단할 수 있다. 컨트롤러(130)는 제2 맵 정보(P2L)를 바탕으로, 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신할 수 있다. 전술한 바와 같이, 컨트롤러(130)는 주기적, 간헐적 혹은 필요에 따라 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신하는 과정을 맵 업데이트(map update) 혹은 맵 플러시(map flush)라고 부를 수 있다. 맵 업데이트(map update) 혹은 맵 플러시(map flush)가 수행되면, 메모리(144) 내 제2 맵 정보(P2L)들이 포함된 제2 맵 데이터(P2L table)는 삭제되거나 파괴될 수 있다. 맵 플러시(map flush)이후 데이터를 메모리 장치(150)에 프로그램하는 동작이 수행되면, 컨트롤러(130)는 새로운 제2 맵 데이터(P2L table)를 다시 생성할 수 있다.

맵 업데이트(map update) 혹은 맵 플러시(map flush)가 수행되는 시점은 실시예에 따라 다르게 결정될 수 있다. 예를 들어, 컨트롤러(130)가 프로그램 동작을 10번 수행하면, 맵 플러시가 수행되도록 결정할 수 있다. 또한, 컨트롤러(130)가 할당한 제2 맵 데이터(P2L table)를 위한 공간이 다 차면, 새로운 제2 맵 정보(P2L)을 저장할 수 없어 맵 플러시가 수행되도록 결정할 수도 있다. 또한, 실시예에 따라, 컨트롤러(130)는 기 설정된 주기(예, 1시간, 10분, 1분 등)마다 맵 플러시가 수행되도록 결정할 수도 있다.

맵 업데이트(map update) 혹은 맵 플러시(map flush)는 메모리 시스템(110)이 외부 장치와 동일하지 않은 주소 체계(예, 논리 주소와 다른 물리 주소)를 가지기 때문에 발생하는 동작 중 하나로, 외부 장치는 맵 업데이트 혹은 맵 플러시를 지시할 필요가 없으며, 메모리 시스템(110)이 독립적으로 맵 업데이트 혹은 맵 플러시를 수행하는 동안 데이터 입출력 동작은 지연될 수 있다. 따라서, 메모리 시스템(110) 내 맵 업데이트 혹은 맵 플러시는 외부 장치의 관점에서는 오버헤드(overheads)로 인식될 수 있다. 또한, 맵 업데이트 혹은 맵 플러시가 너무 자주 일어나는 경우, 데이터 입출력 성능이 저하될 수 있다.

한편, 맵 업데이트 혹은 맵 플러시를 오래 동안 수행되지 않을 경우, 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)에 부정확한 혹은 더 이상 유효하지 않은 맵 정보가 많아질 수 있다. 이 경우, 메모리 시스템(110)의 동작 안전성이 저하될 수 있고, 읽기 요청을 수행하기 위해 주소 변환을 수행하는 컨트롤러(130)가 참조해야 하는 맵 정보의 양이 많아질 수 있다. 제1 맵 데이터(L2P table)가 최근 맵 정보를 포함하지 않으면, 컨트롤러(130)는 주소 변환을 위해 메모리(144)에 저장된 제2 맵 데이터(P2L table)를 참조해야 한다. 또한, 맵 업데이트 혹은 맵 플러시를 오래 동안 수행하지 않을 경우, 메모리(144)에 저장된 제2 맵 데이터(P2L table)의 크기가 증가할 수 있고, 메모리(144)의 사용 효율이 악화될 수 있다. 본 발명의 일 실시예에 따른 메모리 시스템(110)은 메모리(144)에 제2 맵 데이터(P2L table)를 위해 할당하는 공간을 고정시켜, 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)가 계속 축적되는 것을 방지할 수 있다.

도 1을 참조하면, 외부 장치로부터 전달된 쓰기 요청에 대응하여, 맵 모드 제어부(196)는 메모리(144)에 저장되는 제2 맵 데이터(P2L table)의 저장 모드를 결정할 수 있다. 컨트롤러(130)가 기 설정된 크기의 영역을 제2 맵 데이터(P2L table)을 저장하기 위해 할당할 수 있다. 맵 모드 제어부(196)가 선택한 제2 맵 데이터(P2L table)의 저장 모드에 대응하여, 제2 맵 데이터(P2L table)을 위해 할당된 공간이 맵 정보로 가득차는 시점이 달라질 수 있다. 제2 맵 데이터(P2L table)을 위한 공간이 가득차면 맵 업데이트 혹은 맵 플러시가 수행되도록 설정된 경우, 맵 업데이트 혹은 맵 플러시가 수행되는 시점은 제2 맵 데이터(P2L table)의 저장 모드에 대응하여 변경될 수 있다.

예를 들어, 외부 장치로부터 전달된 복수의 요청이 순차적인 데이터(sequential data)에 관한 것일 경우, 복수의 요청이 랜덤 데이터(random data)에 관한 것일 때에 비하여, 맵 모드 제어부(196)는 제2 맵 데이터(P2L table)의 저장 모드를 변경하여 보다 많은 맵 정보가 포함될 수 있도록 한다. 이 경우, 복수의 요청이 순차적인 데이터(sequential data)에 관한 것일 경우, 랜덤 데이터(random data)에 관한 것일 때에 비하여, 맵 플러시의 시점이 늦추어 질 수 있고, 컨트롤러(130)는 순차적인 데이터(sequential data)에 대한 복수의 요청을 처리하는 데 소요되는 시간을 줄일 수 있다. 이를 통해, 메모리 시스템(110)의 데이터 입출력 성능이 향상될 수 있다.

도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.

도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.

호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.

또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.

메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 리드 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.

실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.

호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.

컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.

데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.

SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.

SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.

SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.

NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.

실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.

도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.

실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.

PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.

메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.

실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.

메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 리드 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저정할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 리드 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 리드 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다. 여기서, 맵 버퍼/캐시는 도 1에서 설명한 맵 정보인 제1 맵 데이터(L2P table)와 제2 맵 데이터(P2L table)을 저장하기 위한 장치 혹은 영역일 수 있다.

실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.

프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.

또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.

컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.

한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.

메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.

컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.

메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다. 복수의 메모리 블록(152, 154, 156)은 도 1에서 설명한 메모리 블록(60)에 대응할 수 있다.

메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.

실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.

또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.

실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.

도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.

호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.

호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.

실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.

또한, 실시예에 따라, 플래시 변환 계층(FTL, 240)은 도 1에서 설명한 입출력 제어기(192)의 역할을 수행할 수 있고, 메모리 인터페이스 유닛(142)은 도 1에서 설명한 송수신기(198)의 역할을 수행할 수 있다.

호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리 주소에 해당하는 물리 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.

여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.

한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.

맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.

한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.

도 4는 본 발명의 일 실시예에 따른 맵 데이터의 저장 모드를 설명한다. 구체적으로, 도 4는 제2 맵 데이터(P2L table)의 저장 모드를 설명한다.

도 4를 참조하면, 제2 맵 데이터(P2L table)는 두 가지의 서로 다른 저장 모드(1^st Type P2L table, 2^nd Type P2L table)를 가질 수 있다. 제2 맵 데이터(P2L table)를 위해 할당된 메모리(144) 내 크기가 동일할 경우, 저장 모드에 따라 제2 맵 데이터(P2L table)에 포함될 수 있는 제2 맵 정보(P2L)의 양이 달라질 수 있다. 실시예에 따라, 메모리 시스템(110)은 쓰기 요청에 대응하여 제2 맵 데이터(P2L table)의 저장 모드를 두 가지의 서로 다른 저장 모드(1^st Type P2L table, 2^nd Type P2L table) 중 하나로 결정할 수 있다. 실시예에 따라, 컨트롤러(130)는 제2 맵 데이터(P2L table)의 저장 모드를 가리키는 식별자(indicator)를 통해 제2 맵 데이터(P2L table)의 저장 모드를 확인하고, 제어할 수 있다.

도시되지 않았지만, 실시예에 따라, 제2 맵 정보(P2L)에는 논리 주소, 물리 주소 외에도 메모리 시스템(110)이 제2 맵 데이터(P2L table)를 용이하게 제어하기 위한 파라미터, 변수 등이 더 포함될 수 있다. 이러한 파라미터, 변수 등은 제2 맵 데이터(P2L table)의 저장 모드에 따라 포함 여부가 달라지지 않으므로, 도 4에서 구체적인 설명은 생략한다.

먼저, 제1 저장 모드를 가지는 제2 맵 데이터(1^st Type P2L table)는 쓰기 요청에 대응하는 데이터가 복수의 오픈 메모리 블록에 저장되는 경우에 적합할 수 있다. 예를 들어, 랜덤 쓰기 요청(random write request)에 대응하는 데이터는 복수의 오픈 메모리 블록 중 하나에 저장될 수 있다. 랜덤 쓰기 요청(random write request)에 대응하는 데이터가 저장되는 오픈 메모리 블록(open memory block)은 메모리 장치(150) 내 각 다이 혹은 각 플레인에서 수행되는 작업(task)의 워크 로드(workload)에 따라 결정될 수 있다. 특정 플레인 내 3개의 오픈 메모리 블록이 있다고 가정한다. 랜덤 쓰기 요청과 데이터를 해당 플레인에 전달할 때, 컨트롤러(130)는 3개의 오픈 메모리 블록 중 워크 로드가 가장 작은 것(예, 아무 동작을 수행하지 않거나 수행해야 할 데이터 입출력 동작이 가장 적게 남은 오픈 메모리 블록)에 데이터를 저장하도록 결정할 수 있다. 복수의 랜덤 쓰기 요청에 대응하는 복수의 데이터는 복수의 오픈 메모리 블록에 저장될 수 있다. 이 경우, 복수의 데이터에 대응하는 제2 맵 정보(P2L)을 포함하는 제2 맵 데이터(1^st Type P2L table)는 복수의 오픈 메모리 블록에 저장되는 데이터와 연관된 논리 주소(예, LogAddr1, LogAddr2)와 복수의 오픈 메모리 블록 중 데이터가 저장된 위치를 가리키는 물리 주소(예, PhyAddr1, PhyAddr2)를 포함할 수 있다. 제2 맵 데이터(1^st Type P2L table)는 인덱스(0 ~ M-1)를 따라 순차적으로 기록되는 M 개의 제2 맵 정보(P2L)를 포함할 수 있다. 여기서, M은 2 이상의 정수일 수 있다.

한편, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)는 쓰기 요청에 대응하는 데이터가 하나의 오픈 메모리 블록에 저장되는 경우에 적합할 수 있다. 예를 들어, 연속 쓰기 요청(sequential write request)에 대응하는 데이터는 하나의 오픈 메모리 블록에 저장될 수 있다. 연속 쓰기 요청(sequential write request)에 대응하는 데이터가 저장되는 오픈 메모리 블록(open memory block)은 메모리 장치(150) 내 각 다이 혹은 각 플레인에서 수행되는 작업(task)의 워크 로드(workload)에 따라 결정되지 않고 이전 연속 쓰기 요청에 대응하는 데이터가 저장된 동일한 오픈 메모리 블록에 계속 저장될 수 있다. 특정 플레인 내 3개의 오픈 메모리 블록이 있다고 가정한다. 연속 쓰기 요청과 데이터를 해당 플레인에 전달할 때, 컨트롤러(130)는 3개의 오픈 메모리 블록 중 이전 연속 쓰기 요청에 대응하는 데이터가 저장된 오픈 메모리 블록(예, 3개의 오픈 메모리 블록 중 두 번째 오픈 메모리 블록)을 확인하고, 동일한 오픈 메모리 블록에 데이터를 저장하도록 결정할 수 있다. 복수의 연속 쓰기 요청에 대응하는 복수의 데이터는 동일한 오픈 메모리 블록에 저장될 수 있다. 이 경우, 제2 저장 모드로 운영되는 제2 맵 데이터(2^nd Type P2L table)는 동일한 오픈 메모리 블록에 저장되는 데이터와 연관된 논리 주소(예, LogAddr1, LogAddr2, LogAddr3)를 포함할 수 있다. 동일한 오픈 메모리 블록에 복수의 데이터는 순차적으로 프로그램되기 때문에, 제2 저장 모드로 운영되는 제2 맵 데이터(2^nd Type P2L table)는 인덱스를 복수의 데이터 각각이 저장되는 물리 주소(예, PhyAddr1, PhyAddr2)에 대응시킬 수 있다.. 이를 통해, 제2 맵 데이터(2^nd Type P2L table)는 인덱스(0 ~ M-1)를 따라 순차적으로 기록되는 2M 개의 제2 맵 정보(P2L)를 포함할 수 있다.

실시예에 따라, 제2 저장 모드로 운영되는 제2 맵 데이터(2^nd Type P2L table)에도 0부터 M-1까지 M개의 맵 정보를 저장하는 동안 제1 저장 모드와 동일한 형식으로 맵 정보를 저장할 수 있다. 예를 들어, M개의 맵 정보에 포함된 논리 주소(LogAddr1, LogAddr2, LogAddr3, …LogAddr(M-1))와 물리 주소(PhyAddr1, PhyAddr2, PhyAddr3, …PhyAddr(M-1))가 제2 저장 모드로 운영되는 제2 맵 데이터(2^nd Type P2L table)에 저장된다. 이후, 컨트롤러(130)는 (M+1)번째 맵 정보에 포함된 논리 주소(LogAddr(M+1))를 첫번째 맵 정보의 물리 주소(PhyAddr1)가 저장된 위치에 저장할 수 있다. 즉, (M+1)번째 맵 정보에 포함된 논리 주소(LogAddr(M+1))로 첫번째 맵 정보의 물리 주소(PhyAddr1)를 덮어쓸 수 있다(overwrite). (M+1)번째 맵 정보부터 2M번째 맵 정보까지는 이전에 작성된 물리 주소의 위치에 새로운 논리 주소를 덮어쓰는(overwrite) 방법으로 저장될 수 있다.

한편, (M+1)번째 맵 정보가 제2 저장 모드로 운영되는 제2 맵 데이터(2^nd Type P2L table)에 적합하지 않을 수 있다. 이 경우, 컨트롤러(130)는 제2 맵 데이터(2^nd Type P2L table)에 저장된 M개의 맵 정보를 바탕으로 맵 업데이트를 수행할 수 있다. 맵 업데이트 수행 후, 컨트롤러(130)는 제2 맵 데이터(P2L table)의 제2 저장 모드를 종료하고, 제2 맵 데이터(P2L table)를 제1 저장 모드로 운영될 수 있다. 제2 저장 모드로 운영되는 제2 맵 데이터(2^nd Type P2L table)에 (M+1)번째 맵 정보를 추가하지 못하더라도, 맵 업데이트는 제1 저장 모드로 운영되는 제2 맵 데이터(1^st Type P2L table)에 비하여 빨라지지 않는다. 예를 들어, 처음 M개의 맵 정보를 제2 맵 데이터(P2L table)에 추가하는 과정은 동작 모드에 따라 큰 차이가 없기 때문에, 서로 다른 동작 모드를 운용하는 메모리 시스템(110)의 동작 성능이 저하되는 것을 피할 수 있다. 한편, 본 발명의 일 실시예에 따른 메모리 시스템(110)이 제2 저장 모드로 제2 맵 데이터(2^nd Type P2L table)를 운용하는 경우 제1 동작 모드로 운용하는 경우에 비하여 맵 업데이트 시점은 동일하거나 늦어질 수 있어 메모리 시스템(110)의 입출력 성능을 향상시킬 수 있다.

연속 쓰기 요청(sequential write request)에 대응하는 데이터를 저장하는 경우, 메모리(144) 내 기 설정된 크기의 제2 맵 데이터(2^nd Type P2L table)가 제2 저장 모드를 가지면 제1 저장 모드보다 2배의 제2 맵 정보(P2L)를 포함할 수 있다. 제2 저장 모드의 제2 맵 데이터(2^nd Type P2L table)에 2배의 제2 맵 정보(P2L)가 포함될 수 있으면, 맵 업데이트 혹은 맵 플러시의 시점이 지연될 수 있다. 복수의 연속 쓰기 요청에 대응하는 데이터를 저장할 때 제2 맵 데이터(1^st Type P2L table)가 제1 저장 모드를 가지면, M개의 데이터를 저장한 후 맵 업데이트 혹은 맵 플러시를 수행해야 한다. 반면, 복수의 연속 쓰기 요청에 대응하는 데이터를 저장할 때 제2 맵 데이터(2^nd Type P2L table)가 제2 저장 모드를 가지면, 2M개의 데이터를 저장한 후 맵 업데이트 혹은 맵 플러시를 수행할 수 있다. 맵 업데이트 혹은 맵 플러시의 시점을 늦추거나 빈도를 낮추면, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.

도 5는 복수의 저장 모드를 가지는 제2 맵 데이터(P2L table)에 대해 설명한다.

도 5를 참조하면, 제2 맵 데이터(P2L table)는 복수의 저장 모드를 가질 수 있다. 복수의 저장 모드는 식별자(Indicator)를 통해 식별될 수 있다. 예를 들어, 제2 맵 데이터(P2L table)가 두 개의 저장 모드를 가지고, 1비트의 식별자를 통해 구별된다고 가정한다. 식별자가 '0'인 경우, 제2 맵 데이터(P2L table)는 제1 저장 모드(1^st Type)로 맵 정보를 저장할 수 있다. 반면, '1'의 식별자는 제2 맵 데이터(P2L table)가 제2 저장 모드(2^nd Type)으로 맵 정보를 저장할 수 있음을 가리킬 수 있다.

맵 업데이트가 수행된 후, 새로운 제2 맵 데이터(P2L table)가 준비될 수 있다. 새로운 제2 맵 데이터(P2L table)가 식별자 '0'으로 제공될 수 있다. 예를 들어, 컨트롤러(130)는 랜덤 쓰기 동작을 통해 논리 주소 및 물리 주소 모두를 기입할 필요가 있는 경우, 식별자가 '0'인 제2 맵 데이터(P2L table)를 준비할 수 있다. 먼저, 식별자가 '0'인 제2 맵 데이터(P2L table)는 맵 정보를 더 이상 추가할 수 없을 때까지 식별자가 '1'로 변경될 수 없다. 즉, 식별자가 '0'인 제2 맵 데이터(P2L table)는 항상 논리 주소와 물리 주소를 포함하는 맵 정보를 저장한다.

도 4 및 도 5를 참조하면, 식별자가 '0'인 제2 맵 데이터(P2L table)에 M개의 맵 정보를 저장한 후 (M+1)번째 맵 정보가 발생하면, 컨트롤러(130)는 맵 업데이트를 수행할 수 있다. 예를 들어, 제2 맵 데이터(P2L table)에 랜덤 쓰기 요청에 대응하는 M/2개의 맵 정보를 저장한 후, 컨트롤러(130)가 연속 쓰기 요청에 대응하는 (M/2+1)번째 맵 정보가 생성되었다고 가정할 수 있다. 연속 쓰기 요청에 대응하는 (M/2+1)번째 맵 정보이더라도, 현재 제2 맵 데이터(P2L table)가 식별자 '0'으로 제1 저장 모드(1^st Type)이면, 컨트롤러(130)는 논리 주소뿐만 아니라 물리 주소를 포함하는 맵 정보를 제2 맵 데이터(P2L table)에 추가할 수 있다. 다만, (M+1)번째 맵 정보가 연속 쓰기 요청에 대응하는 경우, 컨트롤러(130)는 식별자 '1'인 제2 맵 데이터(P2L table)를 준비할 수 있다.

컨트롤러(130)는 식별자 '1'인 제2 맵 데이터(P2L table)를 제공하면, 쓰기 요청의 종류 혹은 쓰기 동작에 대응하여 제2 맵 데이터(P2L table)의 저장 모드를 변경할 수 있다. 먼저, 제2 맵 데이터(P2L table)에 연속 쓰기 요청에 대응하는 M개의 맵 정보를 저장한 후, 계속해서 연속 쓰기 요청에 대응하는 (M+1)번째의 맵 정보가 발생했다고 가정할 수 있다. 컨트롤러(130)는 제2 맵 데이터(P2L table)의 식별자를 변경할 필요 없이, (M+1)번째의 맵 정보부터 2M번째의 맵 정보까지 맵 업데이트를 지연시키면서 제2 맵 데이터(P2L table)에 저장할 수 있다. 도시되지 않았지만, 제2 맵 데이터(P2L table)에 연속 쓰기 요청에 대응하는 M개의 맵 정보를 저장한 후, 랜덤 쓰기 요청에 대응하는 (M+1)번째의 맵 정보가 발생했다고 가정할 수 있다. 이 경우, 컨트롤러(130)는 제2 맵 데이터(P2L table)에 저장된 M개의 맵 정보를 이용하여 맵 업데이트 동작을 수행한 후, 새로운 제2 맵 데이터(P2L table)의 식별자(indicator)를 '0'으로 결정할 수 있다.

한편, 식별자가 '1'인 제2 맵 데이터(P2L table)에 연속 쓰기 요청에 대응하는 M/2개의 맵 정보를 저장한 후, 랜덤 쓰기 요청에 대응하는 (M/2+1)번째 맵 정보가 생성되었다고 가정할 수 있다. 도 4 및 도 5를 참조하면, 제2 맵 데이터(P2L table)에 아직 M개의 맵 정보가 저장되지 않았으므로, 컨트롤러(130)는 (M/2+1)번째 맵 정보를 저장할 수 있는 저장 가능 공간이 있음을 알 수 있다. 컨트롤러(130)는 (M/2+1)번째 맵 정보를 제2 맵 데이터(P2L table)에 저장한 후, 식별자를 '1'에서 '0'으로 변경할 수 있다. (M/2+1)번째 맵 정보 이전에 저장된 M/2개의 맵 정보는 연속 쓰기 요청에 대응하지만 도 4에서 설명한 바와 같이 논리 주소와 물리 주소 모두가 저장될 수 있다. 따라서, 컨트롤러(130)가 식별자를 '1'에서 '0'으로 변경하더라도 맵 업데이트 시 사용되는 맵 정보에는 문제가 발생하지 않을 수 있다.

도 4 및 도 5를 참조하면, 제1 저장 모드로만 운용하는 메모리 시스템에 비하여, 제2 맵 데이터(P2L table)를 제1 저장 모드 혹은 제2 저장 모드로 운용하는 메모리 시스템(110)의 경우, 맵 업데이트 시점은 동일하거나 지연될 수 있다. 또한, 제1 저장 모드로만 운용하는 메모리 시스템에 비하여, 메모리 시스템(110)이 제2 맵 데이터를 어떠한 동작 모드로 운용하더라도 맵 업데이트 시점이 앞당겨지지는 않을 수 있다. 이를 통해, 입출력 성능을 향상시킬 수 있으나, 메모리 시스템(110)의 입출력 성능이 저하될 가능성을 줄일 수 있다.

도 6은 본 발명의 일 실시예에 따른 메모리 장치 내 쓰기 동작을 설명한다.

도 6을 참조하면, 메모리 장치(150)는 메모리 다이(Die1)를 포함할 수 있다. 메모리 다이(Die1)는 복수의 플레인(Plane_1, …Plane_k)을 포함할 수 있다. 여기서, k는 2이상의 정수이다. 복수의 플레인(Plane_1, …Plane_k) 각각에는 적어도 하나의 오픈 메모리 블록(OB#1, …, OB#k)을 포함할 수 있다. 실시예에 따라, 플레인(Plane_1, …Plane_k) 각각에는 적어도 하나의 오픈 메모리 블록이 포함될 수 있다.

도시되지 않았지만, 메모리 다이(Die1)는 하나의 채널(CH_0)을 통해 컨트롤러(130)와 연결될 수 있다. 메모리 장치(150)에는 복수의 채널을 통해 컨트롤러(130)와 연결되는 복수의 메모리 다이가 포함될 수 있다.

메모리 다이(Die1)는 하나의 채널(CH_0)과 연결되고, 하나의 채널(CH_0)은 해당 메모리 다이(Die1)에 포함된 복수의 플레인(Plane_1, …Plane_k) 각각과 연결되는 복수의 웨이(W_1, …W_k)와 연결될 수 있다.

실시예에 따라, 메모리 다이(Die1)와 연결되는 컨트롤러(130)는 쓰기 요청의 종류에 대응하여 적어도 하나의 플레인(Plane_1) 내 복수의 오픈 메모리 블록(OB#1, …, OB#k) 중 적어도 일부를 선택하여, 쓰기 요청에 대응하는 데이터를 저장할 수 있다. 컨트롤러(130)가 5개의 랜덤 쓰기 요청에 대응하는 5개의 데이터를 하나의 플레인(Plane_1)내 3개의 오픈 메모리 블록에 저장할 수도 있고, 다섯개의 플레인 각각에 포함된 다섯개의 오픈 메모리 블록에 저장할 수도 있다.. 예를 들어, 컨트롤러(130)는 복수의 플레인(Plane_1, …Plane_k) 내 3개의 오픈 메모리 블록(OB#1, OB#2, OB#3)에 나누어 저장할 수 있다. 예를 들어, 제1 오픈 메모리 블록(OB#1)에 하나의 데이터, 제2 오픈 메모리 블록(OB#2)에 두 개의 데이터, 제3 오픈 메모리 블록(OB#3)에 하나의 데이터가 나누어 저장될 수 있다. 또 다른 예에서는, 제1 오픈 메모리 블록(OB#1)에 두 개의 데이터, 제3 오픈 메모리 블록(OB#3)에 세 개의 데이터가 나누어 저장될 수 있다.

한편, 컨트롤러(130)가 5개의 연속 쓰기 요청에 대응하는 5개의 데이터를 플레인(Plane_1)에 저장하는 경우를 가정한다. 컨트롤러(130)는 5개의 데이터 중 첫번째 데이터가 저장된 플레인(Plane_1) 내 제1 오픈 메모리 블록(OB#1)에 저장하면, 나머지 4개의 데이터도 모두 동일한 제1 오픈 메모리 블록(OB#1)에 저장할 수 있다. 컨트롤러(130)는 연속 쓰기 요청에 대응하는 데이터들을 모두 동일한 오픈 메모리 블록에 저장할 수 있다. 다만, 오픈 메모리 블록에 더 이상 데이터를 프로그램할 수 없는 경우, 컨트롤러(130)는 새로운 오픈 메모리 블록에 프로그램되지 않은 데이터를 순차적으로 저장할 수 있다. 예를 들어, 5개의 연속 쓰기 요청에 대응하는 5개의 데이터 중 두 번째 데이터를 제1 오픈 메모리 블록(OB#1)에 저장한 후, 제1 오픈 메모리 블록(OB#1)에 빈(blank) 페이지가 없으면, 컨트롤러(130)는 제1 오픈 메모리 블록(OB#1)을 닫고(closed), 새로운 오픈 메모리 블록을 선택한다. 5개의 데이터 중 세 번째 데이터부터 다섯 번째 데이터는 새로운 오픈 메모리 블록에 순차적으로 저장될 수 있다.

예를 들어, 연속 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 저장하는 경우, 컨트롤러(130)는 데이터가 저장되는 물리 주소(예, 블록 번호 및 페이지 번호)를 기록하지 않아도 첫번째 데이터가 저장된 위치로부터 순차적으로 나머지 데이터가 저장되어 있음을 알 수 있다. 컨트롤러(130)가 첫번째 데이터가 저장된 위치를 기준으로 제2 맵 데이터(P2L table)를 생성하면, 도 4에서 설명된 바와 같이 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)가 복수의 데이터에 대응하는 제2 맵 정보(P2L)를 저장할 수 있다.

도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.

도 7을 참조하면, 메모리 시스템의 동작 방법은 외부에서 입력되는 프로그램 요청의 종류에 대응하여 데이터를 메모리 장치에 저장하는 단계(342), 프로그램 동작이 수행된 오픈 블록의 수에 대응하여 맵 데이터의 저장 모드를 결정하는 단계(344) 및 결정된 저장 모드를 가지는 맵 데이터 내에 프로그램 요청에 대응하는 맵 정보를 저장할 수 있는 지 확인하는 단계(346)를 포함할 수 있다.

도 1 내지 7을 참조하면, 메모리 시스템(110)은 호스트(102)로부터 전달되는 쓰기 요청을 수신한 후, 프로그램 요청의 종류에 대응하여 데이터를 메모리 장치(150)에 저장할 수 있다(342). 호스트(102)가 메모리 시스템(110)에 전달하는 쓰기 요청은 랜덤 쓰기 요청(random write request)과 연속 쓰기 요청(sequential write request)로 구분될 수 있다. 메모리 시스템(110)은 쓰기 요청의 종류에 대응하여 쓰기 요청과 함께 전달되는 데이터를 메모리 장치(150)에 저장하는 방법을 결정할 수 있다. 실시예에 따라, 메모리 시스템(110)은 복수의 랜덤 쓰기 요청에 대응하는 복수의 데이터를 복수의 오픈 메모리 블록에 분산하여 저장할 수 있고, 복수의 연속 쓰기 요청에 대응하는 복수의 데이터를 하나의 오픈 메모리 블록에 순차적으로 저장할 수 있다.

메모리 시스템(110)은 프로그램 동작이 수행된 오픈 블록의 수에 대응하여 맵 데이터의 저장 모드를 결정할 수 있다(344). 여기서, 메모리(144)에 저장되는 맵 데이터는 물리 주소를 논리 주소에 연관시킬 수 있는 제2 맵 정보(P2L)를 포함하는 제2 맵 데이터(P2L table)를 포함할 수 있다. 도 1 내지 7을 참조하면, 메모리 시스템(110)은 제2 맵 데이터(P2L table)의 저장 모드를 결정할 수 있다. 예를 들면, 프로그램 동작이 하나의 오픈 메모리 블록에서 수행되는 경우, 메모리 시스템(110)은 제2 맵 데이터(P2L table)가 물리 주소를 포함하지 않는 제2 저장 모드를 가지도록 결정할 수 있다. 프로그램 동작이 복수의 오픈 메모리 블록에서 수행되는 경우, 메모리 시스템(110)은 제2 맵 데이터(P2L table)가 물리 주소를 포함하는 제1 저장 모드를 가지도록 결정할 수 있다.

또한, 메모리 시스템(110)은 메모리(144) 내 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)를 저장할 수 있는 지 확인할 수 있다(346). 메모리(144) 내 제2 맵 데이터(P2L)에 새로운 제2 맵 정보(P2L)를 저장할 수 없다면(346 단계의 NO), 메모리 시스템(110)은 맵 업데이트 혹은 맵 플러시를 수행할 수 있다(348). 반면 메모리(144) 내 제2 맵 데이터(P2L)에 새로운 제2 맵 정보(P2L)를 저장할 수 있다면(346 단계의 YES), 메모리 시스템은 프로그램 요청의 종류에 대응하여 데이터를 메모리 장치(150)에 저장할 수 있다(342).

예를 들어, 메모리(144) 내 제2 맵 데이터(P2L table)의 저장 모드 및 쓰기 요청의 종류에 대응하여 생성된 맵 정보(P2L)를 제2 맵 데이터(P2L table)에 추가할 수 있는 지가 달라질 수 있다. 만약 메모리(144) 내 제2 맵 데이터(P2L table)가 제2 저장 모드(2^nd Type)를 가지고 있는데, 랜덤 쓰기 요청에 대응하는 데이터가 이전 쓰기 동작에서 데이터가 프로그램된 오픈 메모리 블록이 아닌 다른 오픈 메모리 블록에 저장되었다고 가정한다. 실시예에 따라, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)가 랜덤 쓰기 요청에 대응하는 쓰기 동작 후 생성한 제2 맵 정보(P2L)를 저장할 수 있다면, 메모리 시스템(110)은 논리 주소 및 물리 주소를 포함하는 제2 맵 정보(P2L)를 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장할 수 있다.

메모리 시스템(110)이 복수의 쓰기 요청을 수신한 후, 복수의 쓰기 요청에 대응하는 복수의 데이터를 메모리 장치(150)에 저장할 수 있다. 복수의 쓰기 요청이 동일한 종류인 경우, 메모리 시스템(110)은 제2 맵 데이터(P2L table)의 저장 모드를 변경할 필요가 없다. 하지만, 복수의 쓰기 요청에 랜덤 쓰기 요청(random write request)과 연속 쓰기 요청(sequential write request)이 모두 포함된 경우, 메모리 시스템(110)은 제2 맵 데이터(P2L table)의 저장 모드를 변경할 수 있다.

예를 들어, 메모리 시스템(110)이 3개의 랜덤 쓰기 요청에 대응하는 데이터를 수신한 후, 20개의 연속 쓰기 요청과 데이터를 수신하는 경우를 가정할 수 있다. 또한, 메모리(144) 내 제2 맵 데이터(P2L table)는 10개의 제2 맵 정보(P2L)를 포함할 수 있는 제1 저장 모드를 가지고 있다고 가정한다. 3개의 랜덤 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 저장한 메모리 시스템(110)은 제1 저장 모드의 제2 맵 데이터(P2L table)에 3개의 제2 맵 정보(P2L)를 저장할 수 있다. 실시예에 따라, 메모리 시스템(110)은 20개의 연속 쓰기 요청에 대응하는 동작을 수행하면서 발생하는 제2 맵 정보(P2L)를 제1 저장 모드의 제2 맵 데이터(P2L table)에 순차적으로 저장할 수 있다. 다만, 연속 쓰기 요청을 수행한 후 발생한 제2 맵 정보(P2L)일지라도, 제1 저장 모드의 제2 맵 데이터(P2L table)에는 논리 주소 및 물리 주소가 모두 저장될 수 있다. 7개의 연속 쓰기 요청에 대응하는 7개의 제2 맵 정보(P2L)를 제2 맵 데이터(P2L table)에 저장하면, 제2 맵 데이터(P2L table)에 새로운 제2 맵 정보(P2L)를 추가 저장할 수 없다. 이때, 메모리 시스템(110)은 맵 플러시 혹은 맵 업데이트를 수행할 수 있다(348).

메모리 시스템(110)은 맵 플러시 혹은 맵 업데이트에 사용된 제2 맵 데이터(P2L table)에 랜덤 쓰기 요청에 대응하는 제2 맵 정보(P2L)가 3개, 연속 쓰기 요청에 대응하는 제2 맵 정보(P2L)가 7개 포함되어 있음을 알 수 있다. 실시예에 따라, 메모리 시스템(110)은 쓰기 요청의 이력(history)을 기초하여, 맵 플러시 혹은 맵 업데이트 이후 제2 맵 데이터(P2L table)의 저장 모드를 결정할 수 있다. 전술한 경우, 메모리 시스템(110)은 맵 업데이트 전 제2 맵 데이터(P2L table)가 제1 저장 모드(1^st Type)로 운용되었다면 맵 업데이트 후 제2 맵 데이터(P2L table)를 제2 저장 모드(2^nd Type)로 운용할 수 있다. 예를 들어, 도 1에서 설명한 맵 모드 제어부(194)가 제2 맵 데이터(P2L table)의 저장 모드를 변경할 수 있다.

한편, 제1 저장 모드의 제2 맵 데이터(P2L table)가 10개의 제2 맵 정보(P2L)를 저장할 수 있으므로, 제2 저장 모드의 제2 맵 데이터(2^nd Type P2L table)는 20개의 제2 맵 정보(P2L)를 저장할 수 있다. 제2 저장 모드의 제2 맵 데이터(2^nd Type P2L table)를 생성한 후, 메모리 시스템(110)은 20개의 연속 쓰기 요청 중 나머지 13개의 연속 쓰기 요청에 대한 동작을 수행할 수 있고 13개의 연속 쓰기 요청에 대한 동작 후 발생한 13개의 제2 맵 정보(P2L)을 모두 제2 저장 모드의 제2 맵 데이터(2^nd Type P2L table)에 저장할 수 있다. 이를 통해, 맵 플러시 혹은 맵 업데이트를 지연시킬 수 있고, 메모리 시스템(110)은 20개의 연속 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 보다 빨리 프로그램할 수 있다.

도 8은 본 발명의 일 실시예에 따른 맵 데이터의 저장 모드를 선택하는 방법을 설명한다. 구체적으로, 도 8은 메모리 시스템(110)이 메모리(144)에 저장된 제2 맵 데이터(P2L table)의 저장 모드를 결정하는 방법을 설명한다. 메모리 장치(150)에는 5개의 오픈 메모리 블록(Open#1, Open#2, Open#3, Open#4, Open#5)이 포함될 수 있다. 실시예에 따라, 5개의 오픈 메모리 블록(Open#1, Open#2, Open#3, Open#4, Open#5)은 적어도 하나의 플레인 혹은 적어도 하나의 다이에 포함될 수 있다.

도 8을 참조하면, 메모리 시스템(110)은 이미 수행된 워크로드(Previous Workload)를 분석하거나 모니터링할 수 있다. 실시예에 따라, 이미 수행된 워크로드는 기 설정된 시간 동안 수행된 쓰기 동작을 포함할 수 있다. 예를 들어, 10분 동안 메모리 시스템(110) 내에서 수행된 쓰기 동작을 이미 수행된 워크로드로 간주할 수 있다. 10분 동안 수행된 쓰기 동작의 수는 사용자의 이용 패턴에 따라 상이할 수 있다. 만약 10분 동안 100개의 쓰기 요청과 각 쓰기 요청에 대응하는 데이터(즉, 100개의 데이터)가 메모리 장치(150)에 저장되었다면, 이미 수행된 워크로드는 100개의 쓰기 요청에 대응하는 쓰기 동작으로 이해할 수 있다. 여기서, 쓰기 동작이 페이지 단위로 수행되는 것을 가정하여, 100개의 데이터는 100개의 페이지에 저장되는 데이터를 포함할 수 있다. 만약 100개의 데이터 만약 100개의 쓰기 요청에 대응하는 데이터가 모두 동일한 제3 오픈 메모리 블록(Open#3)에 저장된 경우, 메모리 시스템(110)은 메모리(144)에 저장된 제2 맵 데이터(P2L table)이 제2 저장 모드(2^nd Type)를 가지도록 결정할 수 있다.

한편, 100개의 쓰기 요청에 대응하는 100개의 데이터가 복수의 오픈 메모리 블록에 분산 저장될 수 있다. 도 7을 참조하면, 제2 오픈 메모리 블록(Open#2)에 35개의 데이터가 저장되고, 제3 오픈 메모리 블록(Open#3)에 25개의 데이터가 저장되며, 제4 오픈 메모리 블록(Open#4)에 40개의 데이터가 저장될 수 있다. 이 경우, 메모리 시스템(110)은 메모리(144)에 저장된 제2 맵 데이터(P2L table)가 제1 저장 모드(1^st Type)로 운용되도록 결정할 수 있다.

또 다른 실시예에 따라, 이미 수행된 워크로드는 시간과 관련없이 기 설정된 개수의 쓰기 동작을 포함할 수 있다. 예를 들어, 이미 수행된 워크로드는 200개의 쓰기 요청에 대응하는 쓰기 동작을 포함할 수 있다. 메모리 시스템(110)은 200개의 쓰기 요청에 대응하는 쓰기 동작을 통해, 복수의 데이터가 하나의 오픈 메모리 블록 혹은 복수의 오픈 메모리 블록에 저장되었는 지를 확인할 수 있다. 전술한 바와 같이, 메모리 시스템(110)은 200개의 쓰기 요청에 대응하는 쓰기 동작이 수행된 오픈 메모리 블록의 수에 대응하여 메모리(144)에 저장된 제2 맵 데이터(P2L table)의 저장 모드를 결정할 수 있다.

또 다른 실시예에 따라, 이미 수행된 워크로드는 맵 플러시 혹은 맵 업데이트에서 사용된 제2 맵 데이터(P2L table)를 기초로 결정될 수 있다. 맵 플러시 혹은 맵 업데이트 시점에 제2 맵 데이터(P2L table)에 포함된 제2 맵 정보(P2L)에 대응하는 쓰기 동작을 이미 수행된 워크로드로 간주할 수 있다. 제2 맵 데이터(P2L table)에 포함된 제2 맵 정보(P2L)가 100개라면, 이미 수행된 워크로드는 100개의 쓰기 요청에 대응하는 쓰기 동작이 수행된 오픈 메모리 블록의 수에 대응하여 메모리(144)에 저장된 제2 맵 데이터(P2L table)의 저장 모드를 결정할 수 있다.

도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다. 구체적으로, 도 8에서 메모리(144) 내 제2 맵 데이터(P2L table)의 저장 모드를 선택하거나 결정하는 방법을 설명하였다면, 도 9는 메모리 시스템(110)이 메모리(144) 내 제2 맵 데이터(P2L table)가 제2 저장 모드로 운용되도록 제공될 때 맵 정보(P2L)를 추가, 제어, 관리하는 방법을 설명한다.

도 9를 참조하면, 메모리 시스템의 동작 방법은 쓰기 요청에 따라 데이터를 메모리 장치(150)에 프로그램한 후, 제2 맵 정보(P2L)를 제2 맵 데이터(P2L table)에 추가하는 동작을 시작할 수 있다(360). 이때, 제2 맵 데이터(P2L table)은 제2 저장 모드(2^nd Type)로 운용될 수 있다. 여기서, 쓰기 요청은 호스트(102)에서 입력되는 랜덤 쓰기 요청(random write request) 혹은 연속 쓰기 요청(sequential write request)일 수 있다. 메모리 시스템(110)은 쓰기 요청과 함께 전달된 데이터를 메모리 장치(150)에 프로그램한 후, 메모리 장치(150) 내 데이터가 저장된 위치인 물리 주소와 프로그램된 데이터에 대응하는 논리 주소를 연관시키는 제2 맵 정보(P2L)를 생성할 수 있다. 메모리 시스템(110)은 제2 맵 정보(P2L)를 메모리(144) 내 제2 맵 데이터(P2L table)에 포함시키기 위한 동작을 수행할 수 있다.

제2 맵 정보(P2L)를 메모리(144) 내 제2 맵 데이터(P2L table)에 포함시키기 위해, 메모리 시스템(110)은 제2 맵 데이터(P2L table)에 추가되는 제2 맵 정보(P2L)가 제2 저장 모드(2^nd Type)에 적합한 지 확인할 수 있다(362). 예를 들어, 메모리 시스템(110)은 제2 맵 데이터(P2L table)에 추가되는 제2 맵 정보(P2L)가 연속 쓰기 요청에 따른 쓰기 동작 후 생성된 것인지 랜덤 쓰기 요청에 따른 쓰기 동작 후 생성된 것인지를 확인할 수 있다. 실시예에 따라, 메모리 시스템(110)은 프로그램된 데이터가 이전 프로그램된 데이터와 동일한 오픈 메모리 블록에 저장되는 지를 확인할 수 있다.

제2 맵 데이터(P2L table)이 제2 저장 모드(2^nd Type)에 적합하다면(362단계의 YES), 메모리 시스템(110)은 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 제2 맵 정보(P2L)을 저장하는 방법을 결정할 수 있다. 메모리 시스템(110)은 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장된 제2 맵 정보(P2L)가 저장 가능한 개수의 1/2이하인지를 판단할 수 있다(364). 예를 들어, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 20개(예, 도 4의 2*M개)의 맵 정보를 저장할 수 있다고 가정한다. 현재 8개의 맵 정보가 저장되어 있다면(364단계의 YES), 새로 추가되는 9번째 맵 정보(P2L)은 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 추가될 수 있다(366). 만약 현재 10개의 맵 정보가 저장되어 있다면(364단계의 YES), 새로 추가되는 11번째 맵 정보(P2L)는 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장된 일부 데이터를 덮어쓰는 방법으로 추가될 수 있다(368). 도 4 및 도 5를 참조하면, 11번째 맵 정보(P2L)의 논리 주소로 첫번째 저장된 맵 정보(P2L)의 물리 주소를 덮어쓸 수 있다. 도시되지 않았지만, 제2 맵 정보(P2L)가 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 추가된 후, 메모리 시스템(110)은 다음 쓰기 요청에 대응하는 제2 맵 정보를 추가하기 위한 시작 단계로 다시 진입할 수 있다(360).

제2 맵 데이터(P2L table)에 추가되는 제2 맵 정보(P2L)가 제2 저장 모드(2^nd Type)에 적합하지 않다면(362단계의 NO), 메모리 시스템(110)은 메모리(144) 내 현 상태의 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)를 추가할 수 있는 지를 확인할 수 있다(370). 예를 들어, 제2 맵 데이터(P2L table)가 제2 저장 모드(2^nd Type)를 가지는 데, 랜덤 쓰기 요청에 대응하는 쓰기 동작을 수행한 후 제2 맵 정보(P2L)가 생성될 수 있다. 제2 맵 데이터(P2L table)가 제2 저장 모드(2^nd Type)를 가질 지라도, 메모리 시스템(110)은 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 논리 주소 및 물리 주소를 모두 포함하는 제2 맵 정보(P2L)를 저장할 수 있는 지를 확인할 수 있다.

실시예에 따라, 도 4 및 도 5를 참조하면, 메모리 시스템(110)은 메모리(144) 내 현 상태의 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)를 추가할 수 있는 지를 확인하는 과정(370단계)은 제2 맵 데이터(2^nd Type P2L table)에 저장된 제2 맵 정보(P2L)가 저장 가능한 개수의 1/2이하인지를 판단하는 과정(364 단계)과 실질적으로 동일할 수 있다. 예를 들어, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 20개(예, 도 4의 2*M개)의 맵 정보를 저장할 수 있다고 가정한다. 10개의 맵 정보가 저장되지 않은 경우, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 적합한 지와 상관없이 추가되는 제2 맵 정보(P2L)의 논리 주소 및 물리 주소가 모두 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장될 수 있다. 반면, 11번째 맵 정보부터는 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 적합한 지에 따라 맵 업데이트의 수행 여부가 결정될 수 있다. 예를 들어, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 적합하지 않은 9번째 맵 정보(370단계의 YES)는 제2 맵 데이터(2^nd Type P2L table)에 추가될 수 있다(376). 한편, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 적합하지 않은 11번째 맵 정보(370단계의 NO)의 경우, 메모리 시스템(110)은 맵 업데이트를 수행할 수 있다(372).

제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 논리 주소 및 물리 주소를 모두 포함하는 제2 맵 정보(P2L)를 저장할 수 있는 공간이 있다면(370단계의 YES), 메모리 시스템(110)은 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 논리 주소 및 물리 주소를 모두 포함하는 제2 맵 정보(P2L)를 저장할 수 있다(376). 이를 통해, 메모리 시스템(110)은 제2 맵 데이터(P2L table)의 저장 모드를 변경하는 빈도를 줄일 수 있고, 맵 업데이트 혹은 맵 플러시의 시점이 빨라지는 것을 피할 수 있다. 결과적으로, 메모리 시스템(110)은 데이터 입출력 동작에서 발생하는 오버헤드(overheads)를 줄일 수 있다.

한편, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 논리 주소 및 물리 주소를 모두 포함하는 제2 맵 정보(P2L)를 저장할 수 있는 공간이 없다면(370단계의 NO), 메모리 시스템(110)은 제2 맵 데이터를 기초로 맵 플러시 혹은 맵 업데이트를 수행할 수 있다(372). 제2 맵 데이터를 기초로 맵 플러시 혹은 맵 업데이트가 수행되면, 메모리 시스템(110)은 제2 맵 데이터를 유지할 필요가 없다. 메모리 시스템(110)은 맵 플러시 혹은 맵 업데이트에 사용된 제2 맵 데이터의 내용을 삭제할 수 있거나 제2 맵 데이터를 파괴 혹은 해제할 수 있다.

메모리 시스템(110)은 제2 저장 모드를 가지는 제2 맵 데이터(2nd Type P2L table)에 적합하지 않은 맵 정보를 추가(376)하거나 맵 플러시 혹은 맵 업데이트가 수행(372)한 후, 제2 맵 데이터(P2L Table)의 제2 저장 모드(2^nd Type)를 중지하고 제1 저장 모드(1^st Type)로 변경할 수 있다(374). 도시되지 않았지만, 도 5를 참조하면, 메모리 시스템(110)은 제2 맵 데이터(P2L Table)의 저장 모드를 제2 저장 모드(2^nd Type)에서 제1 저장 모드(1^st Type)로 변경한 후에는 맵 업데이트 혹은 맵 플러시가 수행되기 전에 제2 맵 데이터(P2L Table)의 저장 모드는 더 이상 변경되지 않을 수 있다.

전술한 바와 같이, 메모리(144) 내 제2 맵 데이터(P2L table)가 제2 저장 모드를 가지는 경우, 메모리 시스템(110)은 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)를 추가하거나 맵 업데이트를 수행할 수 있다. 실시예에 따라, 맵 업데이트는 제2 맵 데이터(P2L table)의 저장 모드와 제2 맵 정보(P2L)를 발생시킨 쓰기 요청의 종류에 따라 결정될 수 있다. 쓰기 요청의 종류에 따라, 발생된 제2 맵 정보(P2L)가 제2 저장 모드를 가지는 제2 맵 데이터(2nd Type P2L table)에 추가되기에 적합한지가 결정될 수 있다. 제2 맵 데이터(P2L table)의 저장 모드에 대응하여, 제2 맵 데이터(P2L table)에 저장될 수 있는 제2 맵 정보(P2L)의 수가 달라질 수 있다. 또한, 제2 맵 정보(P2L)를 발생시킨 쓰기 요청의 종류에 따라, 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)를 추가 여부가 달라질 수 있다.

제2 맵 데이터(P2L table)가 복수의 저장 모드 중 하나의 저장 모드를 가질 수 있는 경우, 제2 맵 데이터(P2L table)의 저장 모드가 빈번하게 변경되면 메모리 시스템(110)이 수행하는 데이터 입출력 동작 중 오버헤드(overheads)를 줄이는 데 도움이 되지 않을 수 있다. 도 8에서 설명한 메모리 시스템의 동작 방법을 통해, 본 발명의 일 실시예에서는 제2 맵 데이터(P2L table)의 저장 모드의 변경을 줄이고, 제2 맵 데이터(P2L table)에 기초한 맵 플러시 혹은 맵 업데이트의 시점을 유지하거나 늦출 수 있다.

도 10은 본 발명의 일 실시예에 따른 메모리 시스템 내 서로 다른 종류의 쓰기 요청에 대응하는 맵 정보를 포함하는 맵 데이터를 설명한다. 도 4 내지 도 9를 참조하면, 메모리(144) 내 제2 맵 데이터(P2L table)은 서로 다른 종류의 쓰기 요청에 대응하여 발생된 맵 정보를 포함할 수 있다.

도 4를 참조하면, 제2 맵 데이터(P2L table)의 저장 모드의 변경을 통해 서로 다른 종류의 쓰기 요청에 대응하는 맵 정보(P2L)를 저장할 수 있다. 예를 들면, 랜덤 쓰기 요청을 수행한 후 발생한 제2 맵 정보(P2L)는 논리 주소(LogAddr1)와 물리 주소(PhyAddr1)을 포함할 필요가 있다. 반면, 연속 쓰기 요청을 수행한 후 발생한 제2 맵 정보(P2L)는 논리 주소(LogAddr1)를 포함하지만 논리 주소(LogAddr1)에 대응하는 물리 주소를 포함하지 않을 수 있다.

도 9를 참조하면, 메모리(144) 내 제2 맵 데이터(P2L table)이 제2 저장 모드(2^nd Type)로 운용되고 있을 때, 랜덤 쓰기 요청에 대응하는 쓰기 동작이 수행된 후 제2 맵 정보(P2L)가 생성될 수 있다(362단계의 NO). 이 경우, 메모리 시스템(110)은 메모리(144) 내 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)이 추가될 수 있다고 판단되면(370단계의 YES), 논리 주소(LogAddr1)와 물리 주소(PhyAddr1)을 포함하는 제2 맵 정보(P2L)가 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 추가될 수 있다.

도 10은 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 복수의 연속 쓰기 요청에 대응하는 쓰기 동작 후 생성된 제2 맵 정보(P2L)가 순차적으로 추가된 후, 두 개의 랜덤 쓰기 요청에 대응하는 쓰기 동작 후 생성된 두 개의 제2 맵 정보(P2L)가 더 포함된 경우를 설명한다. 도 10을 참조하면, 복수의 연속 쓰기 요청에 대응하는 쓰기 동작 후 생성된 제2 맵 정보(P2L)가 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 순차적으로 추가된 후, 랜덤 쓰기 요청에 대응하는 쓰기 동작이 수행되었다고 가정한다. 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장 가능한 공간이 1/2보다 많은 경우(즉, M개보다 적은 수의 제2 맵 정보가 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장된 경우), 복수의 연속 쓰기 요청에 대응하는 제2 맵 정보(P2L)의 논리 주소와 물리 주소 모두 저장될 수 있다. 이 경우, 덮어 쓰기(overwrite)가 수행되지 않는다. 두 개의 랜덤 쓰기 요청 중 첫번째 랜덤 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 프로그램한 후, 메모리 시스템(110)은 논리 주소(LogAddr_p)와 물리 주소(PhyAddr_x)를 포함하는 하나의 제2 맵 정보(P2L)를 생성할 수 있다. 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장 가능한 공간(비어 있는 공간)이 있다면, 메모리 시스템(110)은 논리 주소(LogAddr_p)와 물리 주소(PhyAddr_x)를 포함하는 제2 맵 정보(P2L)를 복수의 연속 쓰기 요청에 대응하는 쓰기 동작 후 생성된 제2 맵 정보(P2L) 이후에 (M-1)번째로 추가할 수 있다.

도 9를 참조하면, 논리 주소(LogAddr_p)와 물리 주소(PhyAddr_x)를 포함하는 제2 맵 정보(P2L)를 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 저장한 후, 메모리 시스템(110)은 제2 맵 데이터(P2L table)의 저장 모드를 제1 저장 모드로 변경할 수 있다. 두 개의 랜덤 쓰기 요청 중 두번째 랜덤 쓰기 요청에 대응하는 제2 맵 정보(P2L)는 논리 주소(LogAddr_s)와 물리 주소(PhyAddr_b)를 포함한다. 논리 주소(LogAddr_s)와 물리 주소(PhyAddr_b)를 포함하는 제2 맵 정보(P2L)는 제1 저장 모드로 변경된 제2 맵 데이터(P2L table)에 M번째로 추가될 수 있다.

도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제3예를 설명한다. 도 11은 메모리(144) 내 제2 맵 데이터(P2L table)에 기초한 읽기 동작을 수행하는 방법 또는 맵 업데이트 시 제2 맵 데이터(P2L table)를 사용하는 방법을 설명한다.

도 4 및 도 11을 참조하면, 메모리(144) 내 제2 맵 데이터(P2L table)는 서로 다른 저장 모드를 가질 수 있다. 실시예에 따라, 제1 저장 모드의 제2 맵 데이터(1^st Type P2L table)에 포함된 제2 맵 정보(P2L)는 논리 주소(LogAddr)와 물리 주소(PhyAddr)를 포함할 수 있다. 예를 들어, 맵 플러시 혹은 맵 업데이트가 수행되기 전, 제2 맵 데이터에 포함된 맵 정보(P2L)와 연관된 데이터에 대한 읽기 요청을 수신하면, 메모리 시스템(110)은 제1 맵 데이터(L2P table) 보다 최신 정보를 가지는 제2 맵 데이터를 바탕으로 읽기 요청에 대응하는 읽기 동작을 수행할 수 있다. 읽기 요청과 함께 전달된 논리 주소가 제2 맵 데이터에 포함되었는지를 확인하고, 일치하는(HIT) 논리 주소를 포함하는 제2 맵 정보의 물리 주소를 확보할 수 있다(Get PhyAddr).

또한, 1 저장 모드의 제2 맵 데이터(1^st Type P2L table)에 포함된 제2 맵 정보(P2L)는 논리 주소(LogAddr)와 물리 주소(PhyAddr)를 포함하고 있으므로, 맵 업데이트 혹은 맵 플러시를 수행하는 메모리 시스템(110)은 논리 주소를 기초로 메모리 장치(150) 내 제1 맵 데이터(L2P table)의 어느 부분에 갱신이 필요한 지를 구별할 수 있다.

한편, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 포함되는 제2 맵 정보(P2L)는 물리 주소(PhyAddr) 없이 논리 주소(LogAddr)를 포함할 수 있다. 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에는 물리 주소(PhyAddr)가 포함되지 않지만, 제2 맵 정보(P2L)는 순차적으로 포함되므로 오프셋(Offset)을 구별이 가능하다. 또한, 제2 맵 정보(P2L)에는 메모리 장치(150) 내 데이터가 저장된 메모리 블록에 대한 정보가 없지만, 메모리 시스템(110)은 연속 쓰기 요청(sequential write request)에 대응하는 쓰기 동작이 수행되는 특정 오픈 메모리 블록에 대한 정보(Updated NOP of WB open Blk)를 가지고 있다. 따라서, 제2 저장 모드를 가지는 제2 맵 데이터(2^nd Type P2L table)에 논리 주소(LogAddr)가 몇 번째에 포함되어 있는가를 가리키는 오프셋(Offset)과 특정 오픈 메모리 블록에 대한 정보를 결합하면, 메모리 시스템(110)은 각 데이터가 실제 저장된 위치를 가리키는 물리 주소를 알아낼 수 있다. 이러한 방법으로, 메모리 시스템(110)은 제2 맵 데이터(P2L table)을 기초로 제1 맵 데이터(L2P table)를 갱신하기 위한 맵 업데이트 동작을 수행하거나, 읽기 요청에 대응하여 제2 맵 데이터(P2L table)에 포함된 논리 주소에 대응하는 최신 데이터를 출력할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

적어도 하나의 오픈 메모리 블록을 포함하는 메모리 장치; 및
외부에서 입력되는 쓰기 요청의 종류에 대응하여 맵 데이터의 저장 모드를 결정하며, 상기 맵 데이터를 기초로 맵 업데이트를 수행하는 컨트롤러를 포함하고,
상기 맵 업데이트의 시점은 상기 저장 모드 및 상기 쓰기 요청의 종류에 대응하여 결정되는,
메모리 시스템.
제1항에 있어서,
상기 쓰기 요청의 종류에 따라 함께 전달된 데이터가 프로그램되는 상기 메모리 장치 내 오픈 메모리 블록의 수가 결정되는,
메모리 시스템.
제1항에 있어서,
상기 쓰기 요청은 랜덤(random) 쓰기 요청 및 연속(sequential) 쓰기 요청 중 하나이며, 상기 연속 쓰기 요청과 전달된 데이터는 하나의 오픈 메모리 블록에 프로그램되는,
메모리 시스템.
제3항에 있어서,
상기 메모리 장치는 페이지 크기의 데이터를 임시 저장할 수 있는 플레인을 복수 개 포함하고,
상기 하나의 오픈 메모리 블록은 각 플레인에 위치하는,
메모리 시스템.
제1항에 있어서,
상기 맵 데이터는 물리 주소를 논리 주소에 연관시키는 제2 맵 정보(Physical to Logical, P2L)를 포함하는,
메모리 시스템.
제5항에 있어서,
상기 저장 모드는저장 모드
상기 제2 맵 정보의 상기 논리 주소와 상기 물리 주소를 모두 기록하는 제1 저장 모드; 및
상기 제2 맵 정보의 상기 논리 주소를 기록하고 오프셋으로 식별되는 제2 저장 모드저장 모드
중 적어도 하나로 결정되는,
메모리 시스템.
제6항에 있어서,
상기 컨트롤러는
상기 맵 데이터를 상기 제1 저장 모드로 운영하는 경우 상기 쓰기 요청의 종류에 대응하여 상기 맵 데이터의 저장 모드를 변경하지 않는,
메모리 시스템.
제6항에 있어서,
상기 컨트롤러는
상기 맵 데이터를 상기 제2 저장 모드로 운영하는 경우저장 모드, 상기 쓰기 요청의 종류 및 상기 맵 데이터에 저장 가능한 공간에 대응하여, 상기 쓰기 요청에 대응하는 상기 제2 맵 정보를 상기 맵 데이터에 추가하거나 상기 맵 업데이트를 수행하고,
상기 제2 맵 정보를 상기 맵 데이터에 추가하는 경우 상기 저장 가능한 공간에 대응하여 상기 제2 맵 정보를 추가하거나 상기 제2 맵 정보 중 논리 주소로 상기 맵 데이터에 저장된 물리 주소에 덮어쓰는,
메모리 시스템.
제5항에 있어서,
상기 메모리 장치는 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical table, L2P table)를 저장하고,
상기 맵 업데이트는 상기 제2 맵 정보를 기초로 상기 제1 맵 데이터(L2P table)를 갱신하는 동작을 포함하고, 상기 맵 데이터에 상기 제2 맵 정보를 추가할 수 없을 때 수행되는,
메모리 시스템.
외부에서 입력되는 쓰기 요청의 종류에 대응하여 데이터를 적어도 하나의 오픈 메모리 블록을 포함하는 메모리 장치에 저장하는 단계;
상기 쓰기 요청의 종류에 대응하여 맵 데이터의 저장 모드를 결정하는 단계; 및
상기 맵 데이터를 기초로 맵 업데이트를 수행하는 단계를 포함하고,
상기 맵 업데이트의 시점은 상기 저장 모드 및 상기 쓰기 요청의 종류에 대응하여 결정되는,
메모리 시스템의 동작 방법.
제10항에 있어서,
상기 쓰기 요청의 종류에 따라 함께 전달된 데이터가 프로그램되는 상기 메모리 장치 내 오픈 메모리 블록의 수가 결정되는,
메모리 시스템의 동작 방법.
제10항에 있어서,
상기 쓰기 요청은 랜덤(random) 쓰기 요청 및 연속(sequential) 쓰기 요청 중 하나이며, 상기 연속 쓰기 요청과 전달된 데이터는 하나의 오픈 메모리 블록에 프로그램되는,
메모리 시스템의 동작 방법.
제12항에 있어서,
상기 메모리 장치는 페이지 크기의 데이터를 임시 저장할 수 있는 플레인을 복수 개 포함하고,
상기 하나의 오픈 메모리 블록은 각 플레인에 위치하는,
메모리 시스템의 동작 방법.
제10항에 있어서,
상기 맵 데이터는 물리 주소를 논리 주소에 연관시키는 제2 맵 정보(Physical to Logical, P2L)를 포함하는,
메모리 시스템의 동작 방법.
제14항에 있어서,
상기 저장 모드는
상기 제2 맵 정보의 상기 논리 주소와 상기 물리 주소를 모두 기록하는 제1 저장 모드; 및
상기 제2 맵 정보의 상기 논리 주소를 기록하고 오프셋으로 식별되는 제2 저장 모드
중 적어도 하나로 결정되는,
를 더 포함하는, 메모리 시스템의 동작 방법.
제15항에 있어서,
상기 맵 데이터가 상기 제1 저장 모드인 경우저장 모드 상기 쓰기 요청의 종류에 대응하여 상기 맵 데이터의 저장 모드를 고정하는 단계
를 더 포함하는, 메모리 시스템의 동작 방법.
제15항에 있어서,
상기 맵 데이터가 상기 제2 저장 모드인 경우, 상기 쓰기 요청의 종류 및 상기 맵 데이터에 저장 가능한 공간에 대응하여 상기 쓰기 요청에 대응하는 상기 제2 맵 정보를 상기 맵 데이터에 추가하거나 상기 맵 업데이트를 수행하는 단계; 및
상기 제2 맵 정보를 상기 맵 데이터에 추가하는 경우 상기 저장 가능한 공간에 대응하여 상기 제2 맵 정보를 추가하거나 상기 제2 맵 정보 중 논리 주소로 상기 맵 데이터에 저장된 물리 주소에 덮어쓰는 단계
를 더 포함하는, 메모리 시스템의 동작 방법.
제14항에 있어서,
상기 메모리 장치에 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical table, L2P table)가 저장되고,
상기 맵 업데이트는 상기 제2 맵 정보를 기초로 상기 제1 맵 데이터(L2P table)를 갱신하는 동작을 포함하고, 상기 맵 데이터에 상기 제2 맵 정보를 추가할 수 없을 때 수행되는,
메모리 시스템의 동작 방법.
서로 다른 주소 체계를 가지는 복수의 장치를 연동시키기 위해, 상기 서로 다른 주소 체계를 연관시키기 위한 제1맵 정보 및 제2 맵 정보를 생성하는 제어 장치에 있어서,
외부에서 입력되는 쓰기 요청의 종류에 대응하여 데이터를 적어도 하나의 오픈 메모리 블록을 포함하는 메모리 장치에 저장하는 단계;
상기 쓰기 요청의 종류에 대응하여 맵 데이터의 저장 모드를 결정하는 단계; 및
상기 맵 데이터를 기초로 상기 저장 모드, 상기 맵 데이터의 저장 가능한 공간 및 상기 쓰기 요청의 종류 중 적어도 하나에 대응하여 맵 업데이트를 수행하는 단계
를 수행하는, 제어 장치.
제19항에 있어서,
상기 쓰기 요청이 연속 쓰기 요청인 경우 함께 전달된 데이터는 하나의 오픈 메모리 블록에 프로그램되고,
상기 맵 데이터에 포함되는 물리 주소를 논리 주소에 연관시키는 제2 맵 정보(Physical to Logical, P2L)는 상기 논리 주소를 기록하고 오프셋으로 식별되는 저장 모드를 가지는,
제어 장치.