KR20210079611A - 메모리 시스템의 입출력 성능을 향상시키는 장치 및 방법 - Google Patents

메모리 시스템의 입출력 성능을 향상시키는 장치 및 방법 Download PDF

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Abstract

본 기술은 데이터를 저장할 수 있는 복수의 메모리 다이; 및 상기 복수의 메모리 다이와 복수의 채널을 통해 연결되며, 외부 장치에서 전달된 복수의 리드 요청에 대응하는 데이터를 상기 복수의 메모리 다이가 상기 복수의 채널을 통해 인터리빙(interleaving)하여 출력하도록 상기 복수의 리드 요청 중 적어도 일부에 대해 페어링 동작을 수행하는 컨트롤러를 포함하고, 상기 컨트롤러는, 버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터 각각에 대응하는 제어정보를 확인하며, 상기 제어정보를 기반으로 상기 유효 클러스터와 연관된 상기 외부장치로 출력되는 데이터 처리 시간을 산출하여 상기 페어링 동작을 수행할 수 있는 동작 마진을 결정하고, 상기 동작마진동안 상기 페어링 동작을 수행하는 메모리 시스템을 제공할 수 있다.

Description

메모리 시스템의 입출력 성능을 향상시키는 장치 및 방법{APPARATUS AND METHOD FOR IMPROVING INPUT/OUTPUT THROUGHPUT OF MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템 내 포함된 복수의 메모리 다이에 대한 인터리빙(Interleaving) 동작을 통해 입출력 성능을 향상시키는 방법 및 장치에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법을 제공한다.
또한, 본 발명은 메모리 시스템 내 복수의 메모리 다이에 대해 인터리빙(interleaving) 동작을 통해 데이터를 입출력하여 메모리 시스템의 입출력 성능(I/O throughput)을 향상시킬 수 있는 방법 및 장치를 제공할 수 있다.
또한, 본 발명은 메모리 시스템 내 복수의 메모리 다이에 데이터를 저장하는 과정에서 인터리빙(interleaving) 동작을 위해 데이터가 저장될 물리적인 위치를 제한하지 않더라도, 복수의 메모리 다이를 보다 효율적으로 활용하여 동작의 안정성과 메모리 시스템의 수명을 향상할 수 있는 방법 및 장치를 제공할 수 있다.
또한, 본 발명은 메모리 시스템 내에서 수행되는 데이터의 리드, 쓰기 등의 동작의 수행을 메모리 시스템의 구성, 메모리 시스템의 내부 동작에 대한 마진, 및 페어링 동작의 특성에 대응하여 페어링 동작의 수행, 중단 여부를 동적으로 결정할 수 있어 불필요한 오버헤드(overhead)를 줄일 수 있는 방법 및 장치를 제공할 수 있다.
또한, 본 발명은 페어링 동작에 사용되는 자원을 줄이면서도 메모리 시스템 내 복수의 메모리 다이에 대해 인터리빙(interleaving) 동작을 통해 데이터가 출력될 수 있는 어드레스 할당 구조를 통해 메모리 시스템의 동작 효율성을 높일 수 있는 방법 및 장치를 제공할 수 있다.
또한, 본 발명은 버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터 각각에 대응하는 제어정보를 확인하며, 제어정보를 기반으로 유효 클러스터와 연관된 외부장치로 출력되는 데이터 처리 시간을 보다 정확하게 산출함으로써, 메모리 시스템의 동작 효율성을 높일 수 있는 방법 및 장치를 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명은 메모리 시스템, 데이터 처리 시스템, 및 그것의 동작 방법 및 동작을 확인하는 방법을 제공한다.
본 발명의 실시 예들에 따른 메모리 시스템은 데이터를 저장할 수 있는 복수의 메모리 다이; 및 상기 복수의 메모리 다이와 복수의 채널을 통해 연결되며, 외부 장치에서 전달된 복수의 리드 요청에 대응하는 데이터를 상기 복수의 메모리 다이가 상기 복수의 채널을 통해 인터리빙(interleaving)하여 출력하도록 상기 복수의 리드 요청 중 적어도 일부에 대해 페어링 동작을 수행하는 컨트롤러를 포함하고, 상기 컨트롤러는, 버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터 각각에 대응하는 제어정보를 확인하며, 상기 제어정보를 기반으로 상기 유효 클러스터와 연관된 상기 외부장치로 출력되는 데이터 처리 시간을 산출하여 상기 페어링 동작을 수행할 수 있는 동작 마진을 결정하고, 상기 동작마진동안 상기 페어링 동작을 수행하는 메모리 시스템을 포함할 수 있다.
또한 본 발명의 실시 예들에 따른 메모리 시스템 동작 방법은, 데이터를 저장할 수 있는 복수의 메모리 다이 및 복수의 리드 요청 중 적어도 일부에 대해 페어링 동작을 수행하는 컨트롤러를 포함하는 메모리 시스템 동작 방법에 있어서,
외부 장치로부터 복수의 리드 요청을 수신하는 단계; 버퍼 내 각 유효 클러스터의 제어 정보를 기반으로 데이터 처리 시간을 산출하는 단계; 상기 데이터 처리 시간을 통해 페어링 동작을 수행하기 위한 동작마진을 결정하는 단계; 상기 결정된 동작마진 동안 복수의 리드 요청과 함께 전달된 논리 주소에 대응하여 상기 페어링 동작을 수행하는 단계; 상기 페어링된 리드 요청에 대해 주소 변환을 수행하여 복수의 채널을 통해 상기 복수의 메모리 다이에 전달하는 단계; 상기 복수의 채널을 통해 인터리빙(interleaving) 방식으로 상기 페어링된 리드 요청에 대한 데이터를 수신하는 단계; 및 상기 수신된 데이터를 상기 외부 장치로 출력하는 단계를 포함할 수 있다.
본 발명의 실시 예들에 따른 메모리 시스템은 데이터를 저장할 수 있는 복수의 메모리 다이; 및 상기 복수의 메모리 다이와 복수의 채널을 통해 연결되며, 외부 장치에서 전달된 복수의 리드 요청에 대응하는 데이터를 상기 복수의 메모리 다이가 상기 복수의 채널을 통해 인터리빙(interleaving)하여 출력하도록 상기 복수의 리드 요청 중 적어도 일부에 대해 페어링 동작을 수행하는 컨트롤러를 포함하고, 상기 컨트롤러는, 버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터의 태스크 정보를 기반으로 상기 외부장치로 출력될 데이터와 연관된 유효 클러스터의 개수를 확인하여, 상기 외부 장치로 출력될 데이터 처리 시간을 산출하여 상기 페어링 동작을 수행할 수 있는 동작 마진을 결정하고, 상기 동작마진동안 상기 페어링 동작을 수행하는 메모리 시스템을 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들에 따른, 메모리 시스템, 데이터 처리 시스템, 그것의 동작 방법 및 동작을 확인하는 방법은 인터리빙(interleaving) 동작을 위해 메모리 시스템 내 물리적 위치에 대한 어드레스 제한(address limitation)을 제거하거나 줄이면서 인터리빙 동작을 위한 메모리 시스템 내 오버 헤드(overhead)를 줄일 수 있는 장점이 있다.
또한, 본 발명의 인터리빙 동작을 통해 메모리 시스템의 입출력 성능을 향상시키면서 인터리빙 동작을 위한 메모리 시스템 내 물리적 위치에 대한 어드레스 제한(address limitation)을 줄여, 메모리 장치의 효율성, 수명 등을 개선할 수 있는 장점이 있다.
또한, 본 발명의 일 실시예는 메모리 시스템 내 컨트롤러가 페어링 동작을 수행하기 위한 동작 마진을 예측할 수 있고, 예측된 동작 마진 내에서 페어링 동작을 수행함으로써, 메모리 시스템 내 오버 헤드를 피하고 인터리빙 동작을 통한 데이터 입출력을 가능하게 하여 메모리 시스템의 성능을 향상시킬 수 있는 장점이 있다.
또한, 본 발명은 버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터 각각에 대응하는 제어정보를 확인하며, 제어정보를 기반으로 유효 클러스터와 연관된 외부장치로 출력되는 데이터 처리 시간을 보다 정확하게 산출함으로써, 메모리 시스템의 동작의 성능을 향상시킬 수 있는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시 예에 따른 메모리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 4는 메모리 장치의 내구 구성을 설명한다.
도 5는 컨트롤러에 의해 수행되는 페 어링 동작의 성격을 설명한다.
도 6은 본 발명의 일시시예에 따른 컨트롤러의 내부 구성을 설명한다.
도 7은 본 발명의 일실시예에 따른 버퍼 내 복수의 클러스터에 대한 속성 정보를 나타내는 표이다.
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 9는 도 8에서 데이터 처리 시간을 산출하는 방법의 제1실시예를 설명한다.
도 10은 도 8에서 데이터 처리 시간을 산출하는 방법의 제2실시예를 설명한다.
도 11은 도 8에서 데이터 처리 시간을 산출하는 방법의 제3실시예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다. 예를 들어, 메모리 시스템(110)은 컴퓨팅 장치 또는 모바일 장치 등에 탑재된 후 호스트(102, 도 2참조)와 연동하여 데이터를 송수신할 수 있다.
도 1을 참조하면, 메모리 시스템(110)은 컨트롤러(130)와 메모리 장치(150)를 포함한다. 컨트롤러(130)는 호스트(102)로부터 요구받은 데이터를 메모리 장치(150)에서 출력하거나, 호스트(102)로부터 전달된 데이터를 메모리 장치(150)에 저장한다. 메모리 장치(150)는 데이터를 저장할 수 있는 복수의 셀을 포함하는 블록을 복수개 포함할 수 있다. 여기서, 메모리 장치(150)의 내부 구성은 메모리 장치(150)의 특성, 메모리 시스템(110)이 사용되는 목적, 혹은 호스트(102)에서 요구하는 메모리 시스템(110)의 사양 등에 따라 설계 변경될 수 있다.
컨트롤러(130)와 메모리 장치(150)는 복수의 데이터 경로를 통해 연결될 수 있다. 예를 들면, 메모리 장치(150)는 복수의 메모리 다이(240A, 240B, 240C, 240D)를 포함할 수 있다. 메모리 장치(150) 내 포함된 복수의 메모리 다이(240A, 240B, 240C, 240D)는 서로 다른 데이터 경로를 통해 컨트롤러(130)와 연결될 수 있다. 도 1을 참조하면, 제1 메모리 다이(240A)와 컨트롤러(130)는 제1 채널 및 제1 웨이(CH1W1)을 통해 연결되어 있고, 제2 메모리 다이(240B)와 컨트롤러(130)는 제1 채널 및 제2 웨이(CH1W2)을 통해 연결되어 있다. 또한, 제1 메모리 다이(240C)와 컨트롤러(130)는 제2 채널 및 제1 웨이(CH2W1)을 통해 연결되어 있고, 제2 메모리 다이(240D)와 컨트롤러(130)는 제2 채널 및 제2 웨이(CH2W2)을 통해 연결되어 있다. 컨트롤러(130)와 메모리 장치(150) 간 데이터 경로를 구성하는 채널(channel)과 웨이(way)의 수는 메모리 장치(150)에 포함된 메모리 다이의 수에 따라 달라질 수 있다. 한편, 각각의 메모리 다이(240A, 240B, 240C, 240D)와 컨트롤러(130)를 연결하는 채널과 웨이의 수는 메모리 시스템(110)이 사용되는 목적, 혹은 호스트(102)에서 요구하는 메모리 시스템(110)의 사양 등에 따라 설계 변경될 수 있다.
메모리 장치(150) 내 복수의 메모리 다이(240A, 240B, 240C, 240D)는 서로 다른 모듈로 이해할 수 있으며, 컨트롤러(130)와 서로 다른 데이터 경로로 연결될 수 있다. 복수의 메모리 다이(240A, 240B, 240C, 240D)와 컨트롤러(130)가 하나의 데이터 경로를 통해 데이터를 교환하지 않는 경우, 복수의 메모리 다이(240A, 240B, 240C, 240D)와 컨트롤러(130) 사이 인터리빙(interleaving)을 통해 데이터를 교환하여 데이터 전달 속도를 높일 수 있다.
메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130) 사이 데이터 전달 속도를 높이기 위해 인터리빙이 가능하려면, 데이터가 메모리 장치(150) 내 하나의 모듈에 저장되어 있지 않고 여러 모듈에 분산 저장될 필요가 있다. 이를 위해, 종래의 메모리 시스템에서는 새로운 데이터를 저장할 때 메모리 장치(150) 내 복수의 모듈에 분산하여 저장하는 구조(scheme)를 채택하였다. 예를 들어, 4개의 데이터를 프로그램 할 때, 4개의 데이터를 4개의 메모리 다이에 하나씩 저장할 수 있다.
분산 저장뿐만 아니라 프로그램과 리드 동작의 효율성을 높이기 위해, 종래의 메모리 시스템에서는 어드레스 제한(address limitation)을 채택하였다. 어드레스 제한(address limitation)은 4개의 데이터를 4개의 메모리 다이에 하나씩 저장할 때, 각각의 메모리 다이의 동일한 위치에 저장하는 것을 말한다. 예를 들면, 4개의 데이터를 4개의 메모리 다이에 하나씩 저장할 때, 각 메모리 다이의 5번째 물리적 위치(physical location)에 저장한다. 이후, 8개의 데이터를 프로그램하면, 각 메모리 다이의 6번째, 7번째 물리적 위치에 저장한다. 여기서, 물리적 위치(physical location)은 메모리 다이(die) 내 블록, 페이지의 물리 주소(physical address)로 설명될 수 있다.
전술한 어드레스 제한 구조를 채택한 메모리 시스템에 5개의 데이터를 프로그램하는 경우를 생각할 수 있다. 5개의 데이터를 4개의 메모리 다이에 저장할 때, 하나의 메모리 다이에는 두 개의 데이터가 할당되지만 나머지 세 개의 메모리 다이에는 하나의 데이터만 할당될 수 있다. 어드레스 제한 구조에서는 나머지 세 개의 메모리 다이에 다음에 프로그램되는 데이터를 이어 쓰는 것이 불가능하기 때문에 나머지 세 개의 메모리 다이에는 더미 데이터(dummy data)를 기록한다.
종래의 메모리 시스템은 인터리빙 동작을 위해 어드레스 제한 구조를 채택하였고, 어드레스 제한 구조로 인하여 효율성이 낮아지는 문제가 발생할 수 있다. 또한, 각각의 메모리 다이가 항상 동일한 동작 상태(healthy, wear 등)를 가지고 있는 것이 아니기 때문에, 이를 보완하기 위해 메모리 시스템은 부가적인 동작(overhead)을 내부적으로 수행할 필요가 있다.
본 발명의 일 실시예에 따른 메모리 시스템(110)에서는 어드레스 제한 구조를 채택하지 않으면서 인터리빙 동작을 지원할 수 있는 풀 싱크 인터리빙(Full Sync Interleaving) 구조를 채택한다. 풀 싱크 인터리빙(Full Sync Interleaving) 구조는 메모리 장치(150) 내 복수의 메모리 다이(240A, 240B, 240C, 240D)에 데이터를 저장할 때 각 메모리 다이마다 동일한 위치에 저장하기 위한 어드레스 제한이 없다. 각각의 메모리 다이의 내부 동작 상황, 동작 상태 등에 따라, 컨트롤러(130)는 프로그램할 데이터를 분산시킬 수 있다. 예를 들어, 4개의 메모리 다이(240A, 240B, 240C, 240D) 중 하나의 메모리 다이(예, 240A)에서 내부 동작으로 인해 데이터를 당장 프로그램할 수 없다면, 컨트롤러(130)는 나머지 3개의 메모리 다이(240B, 240C, 240D)에 데이터를 전달하여 프로그램할 수 있다. 컨트롤러(130)는 프로그램 속도를 높이기 위해 데이터 전달 효율을 높일 수 있도록 데이터를 분산하여 복수의 메모리 다이에 전달하지만, 어드레스 제한 구조와 같은 엄격한 룰이 적용되지 않는다. 또한, 본 발명의 일 실시예에 따른 메모리 시스템(110)에서는 어드레스 제한 구조와 같이 불필요한 더미 데이터를 프로그램할 필요도 없다.
컨트롤러(130)는 메모리 장치(150) 내 데이터를 프로그램한 후, 데이터에 대응하는 논리 주소와 물리적 위치(즉, 물리 주소)를 연결하는 맵 정보를 생성하거나, 갱신할 수 있다. 또한, 컨트롤러(130)는 메모리 장치(150) 내 생성하거나 갱신한 맵 정보를 저장할 수 있다.
전술한 바와 같이, 메모리 시스템(110)에서는 어드레스 제한 구조를 채택하지 않았기 때문에, 호스트 혹은 외부 장치가 요구하는 데이터를 읽어, 출력하는 과정에서 컨트롤러(130)와 메모리 장치(150) 간 인터리빙 동작이 수행될 지를 예상할 수 없다. 따라서, 컨트롤러(130)는 호스트 혹은 외부 장치가 요구하는 데이터를 메모리 장치(150)에서 읽어오는 과정에서 인터리빙 동작이 수행되도록 각 동작을 페어링(pairing)시키는 페어링수행부(194)를 포함할 수 있다.
도 1을 참조하면, 컨트롤러(130)는 입출력버퍼(186) 관리부(Buffer Manager)(198), 페어링수행부(194), 동작 수행부(196)를 포함할 수 있다.
입출력버퍼 관리부(198)는 호스트 혹은 외부 장치가 요구하는 명령 혹은 데이터를 임시 저장한 입력버퍼(184) 및/혹은 호스트 혹은 외부 장치의 명령에 대응하는 데이터를 임시 저장하는 출력버퍼(186) 등을 제어할 수 있다. 예를 들어, 호스트 혹은 외부 장치가 20개의 논리 주소에 대응하는 데이터에 대한 읽기 요청(read request or read command)을 메모리 시스템(110)에 전달하면, 컨트롤러(130)는 해당 논리 주소에 대한 데이터를 메모리 장치(150)로부터 전달받아 출력버퍼(186)에 임시 저장한 후 호스트 혹은 외부 장치로 출력할 수 있다. 입출력버퍼 관리부(198)는 출력버퍼(186)에 호스트 혹은 외부 장치로 출력될 데이터가 얼마나 있는지를 인지할 수 있다.
컨트롤러(130) 내 동작 수행부(196)는 메모리 장치(150) 내 해당 논리 주소에 대한 물리적인 위치를 확인하고, 데이터를 읽을 수 있다. 입력버퍼(184)에서 전달되는 읽기 요청(read request or read command)과 논리 주소에 대응하여, 동작 수행부(196)는 맵 정보를 바탕으로 논리 주소를 물리 주소로 변환(translate)하고, 해당 물리 주소의 데이터를 메모리 장치(150)에 요청한다. 이때, 물리 주소는 메모리 장치(150) 내 복수의 메모리 다이(240A, 240B, 240C, 240D) 내 특정 위치를 가리킬 수 있다. 입출력버퍼 관리부(198)가 전달하는 순서에 다라 동작 수행부(196)가 읽기 요청을 수행하는 경우, 물리 주소가 복수의 메모리 다이(240A, 240B, C, 240D) 중 하나를 랜덤하게 가리킬 수 있다. 이 경우, 인터리빙 동작이 수행될 수도 있고, 인터리빙 동작이 수행되지 않을 수도 있다.
입출력버퍼 관리부(198)가 출력버퍼(186)에 호스트 혹은 외부 장치로 출력될 데이터가 있다고 판단하면, 호스트 혹은 외부 장치에서 입력된 읽기 요청(read request or read command)과 논리 주소를 페어링수행부(194)로 전달할 수 있다.
페어링수행부(194)는 입출력버퍼 관리부(198)로부터 전달된 복수의 리드 요청에 대응하는 복수의 논리 주소에 대한 맵 정보를 확인하여, 동작 수행부(196)가 메모리 장치(150) 내 복수의 메모리 다이(240A, 240B, 240C, 240D)에 요청하는 데이터가 인터리빙 동작을 통해 메모리 장치(150)로부터 컨트롤러(130)에 전달될 수 있도록 복수의 리드 요청에 대한 페어링 동작을 수행할 수 있다. 여기서, 페어링(pairing) 동작은 복수의 읽기 요청들이 복수의 채널을 통해 병렬로 복수의 메모리 다이에 전달되어, 각 채널과 연결된 메모리 다이로부터 데이터가 복수의 채널을 통해 병렬로 출력되도록 복수의 읽기 요청들을 매칭하는 동작을 포함할 수 있다. 예를 들면, 페어링(pairing) 동작은 복수의 읽기 요청들 중에서, 인터리빙 동작이 가능한 물리적 위치와 관련된 읽기 요청들끼리 매칭하는 동작을 포함할 수 있다. 여기서, 인터리빙 동작이 가능한 물리적 위치는 서로 다른 채널을 통해 데이터가 송수신될 수 있는 물리적 위치를 포함할 수 있다.
호스트 혹은 외부 장치가 메모리 시스템(110)에 저장된 20개의 데이터를 요청한다고 가정한다. 컨트롤러(130)는 호스트 혹은 외부 장치로부터 20개의 데이터에 대한 리드 요청을 수신할 수 있다. 또한, 입출력버퍼 관리부(198)는 20개의 데이터에 대한 리드 요청을 페어링수행부(194)로 전달할 수 있다. 페어링수행부(194)는 20개의 데이터에 대한 리드 요청에 대한 페어링(pairing)을 수행한다. 예를 들면, 페어링수행부(194)가 20개의 데이터에 대한 리드 요청 중 첫번째 데이터에 대한 물리 주소를 확인하면, 첫번째 데이터가 제1 메모리 다이(240A)에 저장되어 있음을 알 수 있다. 페어링수행부(194)는 두번째 데이터의 물리 주소를 확인할 수 있다. 두번째 데이터가 제3 메모리 다이(240C) 혹은 제4 메모리 다이(240D)에 저장되어 있다면, 첫번째 데이터와 전달되는 채널이 다르기 때문에 인터리빙 동작을 기대할 수 있으므로 페어링수행부(194)는 첫번째 데이터와 두번째 데이터에 대한 리드 요청을 페어링하여 동작 수행부(196)에 전달할 수 있다.
하지만 두번째 데이터가 제1 메모리 다이(240A) 혹은 제2 메모리 다이(240B)에 저장되어 있다면, 첫번째 데이터와 전달되는 채널이 동일하기 때문에 인터리빙 동작을 기대할 수 없으므로 페어링수행부(194)는 첫번째 데이터와 두번째 데이터에 대한 리드 요청을 페어링하지 않는다. 페어링수행부(194)는 세번째 데이터에 대한 물리 주소를 확인할 수 있다. 만약 세번째 데이터가 제3 메모리 다이(240C) 혹은 제4 메모리 다이(240D)에 저장되어 있다면, 첫번째 데이터와 전달되는 채널이 다르기 때문에 인터리빙 동작을 기대할 수 있으므로 페어링수행부(194)는 첫번째 데이터와 세번째 데이터에 대한 리드 요청을 페어링하여 동작 수행부(196)에 전달할 수 있다. 하지만, 세번째 데이터가 제1 메모리 다이(240A) 혹은 제2 메모리 다이(240B)에 저장되어 있다면, 첫번째 혹은 두번째 데이터와 전달되는 채널이 동일하기 때문에 인터리빙 동작을 기대할 수 없으므로 페어링수행부(194)는 첫번째 혹은 두번째 데이터와 세번째 데이터에 대한 리드 요청을 페어링하지 않는다. 이때, 페어링수행부(194)는 네번째 데이터에 대한 물리 주소를 확인할 수 있다.
전술한 바와 같이, 페어링수행부(194)는 리드 요청에 대응하는 데이터의 물리적 위치를 확인하고, 인터리빙 동작을 기대할 수 있는 경우 리드 요청을 페어링하여 동작 수행부(196)에 전달한다. 이를 위해, 페어링수행부(194)는 컨트롤러(130)에 포함되어 있거나 연동하는 메모리 혹은 버퍼에 로딩된 맵 정보를 참조할 수 있다.
한편, 복수의 리드 요청에 대하여 페어링수행부(194)가 페어링을 수행하는 것은 메모리 시스템(110)의 데이터 입출력 성능(I/O throughput)에는 나쁜 영향을 미칠 수 있다. 따라서, 페어링수행부(194)는 호스트 혹은 외부 장치로부터 전달된 모든 리드 요청에 대해 페어링을 수행하지 않을 수 있다. 예를 들어, 입출력버퍼 관리부(198)가 출력버퍼(186)에서 메모리 시스템(110)이 호스트 혹은 외부 장치로 출력할 데이터를 확인하여, 페어링수행부(194)가 페어링 동작을 수행하더라도 메모리 시스템(110)의 데이터 입출력 성능(I/O throughput)에 미치는 영향이 없다고 판단되는 상황에서 페어링수행부(194)가 리드 요청에 대한 페어링을 수행하도록 제어할 수 있다.
또한, 페어링수행부(194)는 입출력버퍼 관리부(198)로부터 전달된 복수의 리드 요청을 모두 페어링하지 않을 수 있다. 복수의 리드 요청에 대응하는 데이터의 물리적인 위치가 인터리빙 동작이 예측되면 페어링수행부(194)가 페어링을 할 수 있지만, 페어링수행부(194)에서 페어링되지 않고 남은 리드 요청은 페어링되지 않은 상태로 동작 수행부(196)에 전달될 수 있다.
컨트롤러(130)는 동작 환경에 대응하여 호스트 혹은 외부 장치에서 전달된 복수의 리드 요청의 적어도 일부를 페어링하여 메모리 장치(150)와 컨트롤러(130) 사이의 데이터의 전달이 인터리빙(interleaving)을 통해 이루어질 수 있도록 할 수 있다. 또한, 메모리 시스템(110) 내 인터리빙을 통한 데이터의 전달을 위해 어드레스 제한 구조를 채택할 필요가 없다. 메모리 장치(150) 내 복수의 메모리 다이(240A, 240B, 240C, 240D)의 동작 환경, 동작 상태에 따라 데이터를 분산하여 저장하고, 복수의 데이터에 대한 리드 요청에 대해 페어링을 시도할 수 있다. 따라서, 메모리 시스템(110)이 어드레스 제한 구조를 채택하지 않아 메모리 장치(150) 내 복수의 메모리 다이(240A, 240B, 240C, 240D)를 보다 효율적으로 운용할 수 있고, 복수의 메모리 다이(240A, 240B, 240C, 240D)의 수명을 개선할 수도 있다. 반면, 복수의 메모리 다이(240A, 240B, 240C, 240D)와 컨트롤러(130) 간의 데이터 전달에 인터리빙이 가능하므로, 메모리 시스템(110)의 데이터 입출력 성능(I/O throughput)이 악화되는 것을 방지할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록들(152, 154, 156)을 포함하며, 각각의 메모리 블록들(152, 154, 156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하는 과정 중 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저정할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 예를 들어, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장할 수 있다. 이러한 데이터 저장을 위해, 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다. 또한, 메모리(144)는 도 1에서 설명한 입출력버퍼 관리부(198)에 의해 모니터링되는 출력버퍼(186) 혹은 입력버퍼(184) 등을 포함할 수 있다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다. 또한, 실시예에 따라, 프로세서(134)는 도 1에서 설명한 동작 수행부(196)의 동작을 수행하는 데 사용될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 컨트롤러(130)는 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152, 154, 156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152, 154, 156) 간 또는 메모리 블록들(152, 154, 156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152, 154, 156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들에 대해, 컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들 또는 웨이(way)들 중 적어도 하나를 선택하여 복수의 커맨드 동작들을 원할히 수행할 수 있다. 컨트롤러(130)는 호스트(102)로부터 전달되는 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 라이트 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 수신할 수 있다. 복수의 동작들을 메모리 장치(150)에서 수행할 경우, 컨트롤러(130)는 복수의 채널(channel)들 또는 웨이(way)들의 상태를 바탕으로, 적합한 채널들(또는 웨이들)을 결정할 수 있다. 결정된 최상의 채널들(또는 웨이들)을 통해, 컨트롤러(130)는 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송할 수 있고, 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신할 수 있다. 이후, 컨트롤러(130)는 커맨드 동작들의 수행 결과들을 호스트(120)로 제공할 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 명령어 (및/또는 데이터)가 전달되는 채널 또는 방법의 컨트롤러 결정은 명령 (및/또는 데이터)이 전달되는 물리적 블록 어드레스와 연관될 수 있다. 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
컨트롤러(130)의 프로세서(134)에는 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있다. 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행할 수 있다. 여기서, 배드 블록 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리(144)를 포함할 수 있다.
도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL) 유닛(40)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다. 또한, 실시예에 따라, 플래시 변환 계층(FTL) 유닛(40) 및 메모리 인터페이스 유닛(142)은 도 1에서 설명한 동작 수행부(196)의 역할을 수행할 수 있다.
호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다. 실시예에 따라, 버퍼관리자(52)는 도 1에서 설명한 입출력버퍼 관리부(198)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 리드 위한 명령어가 복수 개 전달되거나, 리드 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스 유닛(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL) 유닛(40)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(40)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL) 유닛(40)은 이벤트큐(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다.
예를 들면, 호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스 유닛(132)으로부터 수신된 리드 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 리드 요청을 전송하여 리드 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리적-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리적-물리적 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스 유닛(142)에 리드 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
실시예에 따라, 도 3에서 설명하는 플래시 변환 계층(FTL) 유닛(40)은 도 1에서 설명한 컨트롤러(1004)가 수행하는 제1 소거동작 및 제2 소거동작을 수행할 수 있다. 구체적으로, 호스트 요구 관리자(HRM, 46) 및 블록 관리자(48) 등을 통해 제1 소거동작 및 제2 소거동작의 수행 시점을 결정하고, 제1 소거동작 및 제2 소거동작의 수행 대상을 결정할 수 있다.
메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
도 4는 메모리 장치(150)의 내구 구성을 설명한다.
도 4를 참조하면, 메모리 장치(150)는 복수의 메모리 다이(240A, 240B, 240C, 240D)를 포함할 수 있다. 제1 메모리 다이(240A) 및 제2 메모리 다이(240B)는 제1 채널(CH#1)을 통해 컨트롤러(130, 도 1 내지 도 3 참조)와 연결될 수 있다. 제3 메모리 다이(240C) 및 제4 메모리 다이(240D)는 제2 채널(CH#2)을 통해 컨트롤러(130, 도 1 내지 도 3 참조)와 연결될 수 있다.
도 4에서는 4개의 메모리 다이(240A, 240B, 240C, 240D)가 두 개의 채널(CH1, CH#2)을 통해 컨트롤러(130)와 연결되어 있는 구성을 설명하고 있으나, 메모리 장치(150)는 2개 혹은 8개 등의 다양한 수만큼의 메모리 다이를 포함할 수 있으며, 채널의 수도 2, 3, 4, 5 등의 다양한 수만큼 구비될 수 있다. 메모리 장치(150) 내 메모리 다이의 수와 채널의 수는 메모리 시스템(110, 도 1 내지 도 3 참조)의 사용 목적, 요구 성능 등에 따라 설계 변경이 가능할 수 있다.
하나의 채널에 복수의 메모리 다이가 연결된 경우, 각각의 메모리 다이는 웨이(Way)를 통해 채널과 연결될 수 있다. 도 4를 참조하면, 제1 메모리 다이(240A) 및 제2 메모리 다이(240B)는 각각 제1 웨이(W1)와 제2 웨이(W2)를 통해 제1 채널(CH#1)과 연결될 수 있다. 제3 메모리 다이(240C) 및 제4 메모리 다이(240D)는 각각 제1 웨이(W1)와 제2 웨이(W2)를 통해 제2 채널(CH#2)과 연결될 수 있다. 각 채널에 몇 개의 메모리 다이가 연결되었는 지에 따라 웨이의 수가 결정될 수 있다.
도 5는 컨트롤러에 의해 수행되는 페어링 동작의 성격을 설명한다. 구체적으로, 도 5의 (a), (b)는 제한된 특정한 상황에 대한 리드 요청에 관련한 페어링 가능성이 아닌 불특정, 랜덤한 상황을 반복하는 경우 얻을 수 있는 결과를 설명한다.
도 5의 (a)를 참조하면, 도 1에서 설명한 컨트롤러(130) 내 페어링수행부(194)가 페어링 동작을 수행하는 리드 요청의 수가 많을수록 페어링 가능성이 높아질 수 있음을 설명한다. 예를 들어, 5개의 리드 요청에 대한 페어링 동작을 통해 리드 요청이 페어링되는 가능성 보다 20개의 리드 요청에 대한 페어링 동작에서 리드 요청이 페어링되는 가능성이 더 크다.
어드레스 제한(address limitation)이 없는 경우, 한두번의 경우에 복수의 리드 요청과 함께 전달된 논리 주소에 대응하는 메모리 장치(150, 도 1 내지 도 4 참조) 내 물리적 위치가 분산되어 있지 않을 수도 있고, 이러한 경우 페어링수행부(194)를 통해 페어링되는 리드 요청이 적을 수 있다. 하지만, 복수의 리드 요청이 여러 번 메모리 시스템(110, 도 1 내지 도 3 참조)에 전달될수록, 복수의 리드 요청의 수가 많을수록 리드 요청이 페어링될 가능성은 높아질 수 있다. 예를 들면, 복수의 리드 요청의 수가 제1기준값(REF1)인 경우보다 복수의 리드 요청의 수가 제2기준값(REF2)인 경우에 페어링 가능성이 더 높아질 수 있다.
도 5의 (b)를 참조하면, 복수의 리드 요청이 페어링수행부(194)에 순차적으로 전달되는 경우, 입력 시점에 따른 페어링 가능성을 설명한다. 도 4에서 설명한 것과 같이, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 2개의 채널이 있다고 가정한다. 예를 들어, 페어링수행부(194)에 전달된 첫번째 리드 요청의 경우 페어링할 다른 리드 요청이 없기 때문에 페어링이 될 수 없다. 두번째 리드 요청이 페어링수행부(194)에 전달되면 첫번째 리드 요청과 페어링될 수도 있고, 페어링되지 않을 수도 있다. 세번째 리드 요청이 페어링수행부(194)에 전달되면, 첫번째 및 두번째 리드 요청과 페어링을 시도할 수 있다. 따라서, 두번째 리드 요청이 전달된 시점보다 세번째 리드 요청이 전달된 시점에서 페어링 가능성이 높아질 수 있다. 이러한 특징을 바탕으로, 페어링수행부(194)는 제3기준값(REF3) 번째 리드 요청이 전달되는 시점의 이전과 이후를 구분하여 페어링 가능성이 낮을 때 페어링 동작을 시도하지 않고, 페어링 가능성이 높을 때 페어링 동작을 시도할 수 있다.
또한, 20개의 리드 요청이 전달되는 경우를 가정한다. 20개의 리드 요청 중 19번째, 20번째 리드 요청이 입력되는 시점에서는 9~11번째 리드 요청이 입력되는 시점에 비하여 페어링 가능성이 낮을 수 있다. 이는 복수의 리드 요청의 대부분이 입력되었을 때, 페어링되는 리드 요청들은 페어링 후 동작 수행부(196)로 출력될 수 있기 때문이다. 일정 시간이 지나 페어링되어 출력되는 리드 요청이 늘어날 수록, 페어링 가능성은 다시 낮아질 수 있다. 페어링 가능성이 낮아진 후 새로운 리드 요청이 전달되지 않으면, 페어링 가능성은 다시 높아지기 어렵다. 페어링수행부(194)가 페어링 동작으로 인해 자원(예, 시간, 동작마진)을 낭비하는 것을 피하기 위해, 제4기준값(REF4) 번째 리드 요청이 전달되는 시점에서 페어링 동작을 중단할 수 있다.
한편, 실시에에 따라, 페어링수행부(194)는 페어링되지 않은 리드 요청의 수에 대응하여 페어링 동작을 중단할 수도 있다. 전달된 20개의 리드 요청 중 2~3개의 페어링되지 않은 리드 요청이 남은 경우, 페어링수행부(194)는 페어링 동작을 위해 해당하는 리드 요청을 홀딩하지 않고 동작 수행부(196)로 출력할 수 있다. 소수의 리드 요청에 대한 페어링 동작을 수행하기 위해 페어링수행부(194)가 해당 리드 요청을 홀딩하는 것은 메모리 시스템(110)의 데이터 입출력 성능(I/O Throughput)을 악화시킬 수 있다.
도 6은 본 발명의 일실시예를 설명하기 위한 컨트롤러(130)의 내부 구성을 설명한다.
도 6을 참조하면, 컨트롤러(130)는 메모리 인터페이스 유닛(132), FTL(40) 및 메모리 인터페이스 유닛(142)를 포함할 수 있다. FTL(40)는 동작 마진 산출부(192) 및 페어링부(190)을 포함할 수 있다. 여기서 호스트 인터페이스 유닛(132), 메모리 인터페이스 유닛(142) 및 페어링부(190)은 도 1 내지 도 3에서 상세히 설명하였기에 생략하기로 한다. 메모리(144)는 출력버퍼(186), 입력버퍼(184) 및 맵 메모리(182)를 포함할 수 있다. 실시예에 따라, 출력버퍼(186), 입력버퍼(184) 및 맵 메모리(182)는 기능적인 구분일 수 있으며, 도 2 내지 도 3에서 설명한 메모리(144) 내에 구현될 수 있다. 또한, 실시예에 따라, 출력버퍼(186), 입력버퍼(184) 및 맵 메모리(182)는 복수의 비휘발성 메모리 장치 또는 복수의 캐시 메모리로 구현될 수도 있다. 예를 들어, 출력버퍼(186)와 입력버퍼(184)는 큐(queue)와 같은 데이터 구조를 가질 수 있다. 이 경우, 출력버퍼(186), 입력버퍼(184)는 저장된 순서에 따라 데이터를 출력할 수 있다(FIFO). 한편, 맵 메모리(182)는 맵 데이터, 맵 정보의 저장, 관리 정책(policy)에 따라 다양한 구조를 가질 수 있다.
컨트롤러(130)는 외부 장치 혹은 호스트(102, 도 2 내지 도 3 참조)에서 전달된 주소인 논리 주소를 메모리 장치(150, 도 1 내지 도 4 참조) 내 물리적인 위치를 가리키는 물리 주소로 변환(translate)할 수 있다. 주소 변환(address translation)을 위해 컨트롤러(130)는 메모리 장치(150)에 저장된 맵 데이터, 맵 정보를 로딩할 수 있다.
실시예에 따라, 컨트롤러(130)에 포함되거나 컨트롤러(130)와 연동하는 메모리(144, 도 2 내지 도 3 참조)의 저장 공간이 충분할 경우, 주소 변환을 위해 사용되는 모든 맵 데이터, 맵 정보를 한번에 불러올 수 있다. 하지만, 휴대용 단말기 등에 탑재되는 메모리 시스템(110, 도 1 내지 도 3 참조)의 경우, 컨트롤러(130)가 맵 데이터, 맵 정보를 모두 저장할 수 있는 충분한 저장 공간을 가지기 어려울 수 있다. 이 경우, 컨트롤러(130)는 메모리 장치(150)로부터 특정 맵 정보를 불러온 뒤, 사용하거나 갱신한 후 메모리 장치(150)에 저장하고, 메모리 장치(150)에 저장된 다른 맵 정보를 불러오는 방법으로 메모리(144) 내 맵 데이터, 맵 정보를 저장하는 공간을 활용할 수 있다.
메모리(144) 내 영역에 요청된 맵 데이터를 저장할 수 없는 경우, 컨트롤러(130)는 영역에 가장 오래전에 사용된 맵 데이터(Least Recently Used)를 제거할 수 있다. 또한, 다른 예로서, 컨트롤러(130)는, 메모리(144) 내 영역에 요청된 맵 데이터를 저장할 수 없는 경우, 해당 영역에 가장 적게 사용된(least frequently used) 맵 데이터를 제거할 수도 있다. 컨트롤러(130)가 메모리 장치(150)로부터 주소 변환을 위한 맵 데이터, 맵 정보를 요청하는 것은 메모리 시스템(110)의 동작 성능(overall performance) 혹은 입출력 성능(I/O throughput)에 오버 헤드(overhead)일 수 있다. 따라서, 컨트롤러(130)가 불필요한 맵 데이터, 맵 정보의 요청을 하지 않도록 할 필요가 있다. 예를 들어, 페어링을 하기 위한 리드 요청이 20개라고 가정한다. 20개의 리드 요청과 관련된 논리 주소를 바탕으로 맵 메모리(182)를 확인한 결과 11개의 리드 요청에 대한 맵 데이터, 맵 주소는 맵 메모리(182)에 있고, 9개의 리드 요청에 대한 맵 데이터, 맵 주소는 맵 메모리(182)에 없을 수 있다. 이 경우, 컨트롤러(130)는 9개의 리드 요청에 대한 맵 데이터, 맵 주소를 맵 메모리(182)로 로딩할 수 있다. 실시예에 따라, 맵 메모리(182)의 저장 공간이 충분하지 않은 경우, 컨트롤러(130) 내 페어링부(190)는 맵 주소를 확인할 수 있는 리드 요청에 대해 페어링 동작을 우선 수행할 수 있다. 여기서, 컨트롤러는 페어링 동작을 수행하기 위한 충분한 동작 마진이 필요하다. 이를 위해, 동작 마진 산출부(192)는 출력버퍼(186) 내에 포함된 유효 클러스터의 속성 정보를 이용하여 출력 버퍼에 저장된 복수의 데이터들이 호스트 또는 외부 장치로 출력되기까지 데이터 처리 시간을 산출하며, 이를 기반으로 페어링 동작을 수행하기 위한 동작 마진을 결정할 수 있다. 동작 마진 산출부(192)에 대해 구체적으로 설명하기 이전에, 출력 버퍼(186)내 포함된 복수의 클러스터에 대응하는 속성 정보를 도 7을 참조하여 설명하기로 한다. 도 7은 본 발명의 일실시예에 따른 버퍼 내 복수의 클러스터에 대한 속성 정보를 나타낸다. 도 7을 참조하면, 출력버퍼(186)는 복수의 클러스터를 포함할 수 있다. 여기서, 클러스터는 데이터 관리(data management)에 있어서 출력버퍼(186)에 저장될 데이터를 관리하기 위한 단위이다. 또한, 데이터 저장하는 입출력 매체의 종류이며, 데이터 구조 등에 의해 처리 단위가 다를 수 있다. 복수의 클러스터는 프리 클러스터(Free Cluster)와 유효 클러스터(Valid Cluster)를 포함할 수 있다. 프리 클러스터는 출력될 데이터가 저장되어 있지 않으며, 메모리 시스템 동작에 의해 데이터가 저장될 수 있는 빈 영역을 나타낸다. 유효 클러스터는 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 클러스터이며, 출력될 데이터가 저장되어 있거나, 리드 요청에 대응하여 출력될 데이터를 저장하기 위해 할당된 영역일 수 있다. 그리고, 복수의 클러스터에는 각각의 클러스터에 대응하는 속성 정보를 포함할 수 있다. 클러스터에 대한 속성 정보는 복수의 클러스터를 식별하기 위한 인덱스 정보(Index #), 각 인덱스 정보에 대응하여 리드 요청에 대해 출력버퍼(186)에 저장된 데이터 정보(DATA #), 데이터를 처리하여 출력버퍼(186)에 저장한 프로세서에 대한 제어 정보(Control Information), 데이터의 요청 타입을 나타내는 태스크 정보(Task ID), 데이터가 현재 유효 클러스터에 저장되어 호스트 또는 외부 장치로 출력될 준비가 되어 있는지 유효 여부를 판단하기 위한 플래그 정보(Flag)를 포함할 수 있다. 먼저, 복수의 클러스터는 제0 내지 제N-1클러스터를 포함할 수 있다. 제0 내지 제N-1클러스터를 식별하기 위해, 제0 내지 제N-1클러스터는 인덱스 0 내지 인덱스 N-1의 식별정보와 대응될 수 있다. 여기서, 제0 클러스터부터 제4클러스터는 유효 클러스터를 나타내고, 제5클러스터 내지 제N-1클러스터는 프리 클러스터를 나타낼 수 있다. 다음으로, 제어 정보는 리드 요청에 대응하여 데이터를 처리한 컨트롤러 내부에 포함된 제어 유닛에 대한 정보이다. 상기 제어 유닛은 제1제어 유닛, 제2제어유닛 및 제3제어유닛을 포함할 수 있다. 제1제어 유닛은 FTL을 포함하고, 제2제어 유닛은 메모리 인터페이스 유닛을 포함하고, 제3제어 유닛은 호스트 인터페이스 유닛을 포함할 수 있다. 제1제어유닛에 의해 데이터가 처리된 경우, 유효 클러스터의 제어정보에는 제1식별 정보가 저장된다. 제2제어 유닛에 의해 데이터가 처리된 경우, 유효 클러스터의 제어정보에는 제2식별 정보가 저장된다. 제3제어유닛에 의해 데이터가 처리된 경우, 유효 클러스터의 제어 정보에는 제3식별 정보가 저장된다. 여기서, 데이터는 제1 내지 제3제어유닛 순서대로 처리된다. 즉, 데이터는 제1 내지 제3제어유닛 순서대로 처리된 후에 호스트 또는 외부 장치로 출력될 수 있다. 구체적으로, 제어 정보가 제1식별 정보일 경우, 제1제어 유닛에 의해 제어되고 있음을 나타낸다. 즉, FTL에 의해 외부장치로부터 전달받은 리드 요청에 응답하여 출력버퍼(186) 내 프리 클러스터 중에서 리드 요청에 대응하여 데이터를 임시 저장하기 위해 미리 유효 클러스터로 할당해 놓은 상태이다. 여기서, 현재 해당 유효 클러스터에는 리드 요청에 대응하는 데이터가 임시로 저장되어 있지 않은 상태임을 알 수 있다. 제어 정보가 제2 제어정보인 경우, 제2제어 유닛에 의해 제어되고 있음을 나타낸다. 즉, 제2제어유닛에 의해 복수의 메모리 다이 내 해당 논리 주소에 대한 물리적인 위치를 확인하고, 데이터를 리드한 후 출력버퍼(186)에서 제1제어유닛에 의해 할당된 유효 클러스터에 데이터를 저장하고 있는 중이거나 저장되어 있음을 알 수 있다. 제어 정보가 제3식별 정보인 경우, 제3제어유닛에 의해 제어되고 있고 있음을 나타낸다. 즉, 제2제어유닛에 의해 유효 클러스터에 저장된 데이터를 호스트 또는 외부 장치로 출력하고 있는 상태임을 나타낸다. 여기서, 제3제어유닛에 의해, 유효 클러스터에 저장된 데이터가 호스트 또는 외부장치로 출력된 후, 유효 클러스터에 저장된 데이터가 삭제될 때까지 제어 정보는 제3식별 정보를 유지할 수 있다. 다음으로, 데이터의 요청 타입을 나타내는 태스크 정보는 각 유효 클러스터에 저장된 데이터가 호스트로부터 전달받은 리드 요청에 대응하여 호스트 또는 외부 장치로 출력될 데이터인지 또는 백그라운드 동작에 의해 메모리 시스템 내부로 출력될 데이터인지 식별하기 위한 정보이다. 설명의 편의를 위해, 호스트 또는 외부장치로 출력될 데이터인 경우 'A'로 나타내고, 메모리 장치 내부로 출력될 데이터인 경우, 'B'로 나타낼 수 있다. 다음으로, 플래그 정보(Flag)는 데이터가 현재 유효 클러스터에 저장되어 호스트 또는 외부 장치로 출력될 준비가 되어 있는지 유효 여부를 판단하기 위한 정보로써, 유효 클러스터에 데이터가 저장되어 있는 경우는 '1'로 나타내고, 제1제어유닛 또는 제2제어유닛에 의해 리드 요청에 대응하여 리드 동작을 수행하고 있는 경우 유효 클러스터에 데이터가 저장되어 있지 않기 때문에 '0'으로 나타낼 수 있다. 구체적으로, 유효 클러스터에 대해 살펴보면, 제0유효 클러스터에는 제1데이터(DATA 1)가 저장되어 있으며, 제3제어유닛에 의해 제어되고 있고, 제1데이터는 호스트 또는 외부 장치로 출력될 데이터를 나타내는 정보인 A로 설정되어 있으며, 유효 클러스터에 데이터가 저장되어 있음을 나타내는 1이 표시되어 있다. 제1유효 클러스터를 살펴보면, 데이터 2가 저장되어 있으며, 제2제어유닛에의해 제어되고 있고, 제2데이터는 호스트 또는 외부 장치로 출력될 데이터를 나타내는 정보인 A로 설정되어 있으며, 유효 클러스터에 데이터가 저장되어 있음을 나타내는 1이 표시되어 있다. 다음으로, 제2유효 클러스터를 살펴보면, 제3데이터가 저장되어 있으며, 제2제어 유닛을 통해 제어되고 있고, 제3데이터는 백그라운드 동작에 대한 데이터임을 나타내는 정보인 B로 설정되어 있으며, 유효 클러스터에 데이터가 저장되어 있음을 나타내는 1이 표시되어 있다. 제3유효 클러스터를 살펴보면, 데이터는 저장되어 있지 않으며, 제1제어유닛을 통해 제어되고 있고, 추후에 제3유효 클러스터에 저장될 데이터는 호스트 또는 외부장치로 출력될 데이터임을 나타내는 정보인 A로 설정되어 있으며, 제3유효 클러스터에는 데이터가 저장되어 있지 않음을 나타내는 0이 표시되어 있다. 다음으로, 제4유효 클러스터를 살펴보면, 데이터는 저장되어 있지 않으며, 제1제어유닛을 통해 제어되고 있고, 추후에 제4유효 클러스터에 저장될 데이터는 호스트 또는 외부장치로 출력될 데이터임을 나타내는 정보인 A로 설정되어 있으며, 제4유효 클러스터에 데이터가 저장되어 있지 않음을 나타내는 0이 표시되어 있다.
다시 도 6으로 돌아와서, 동작 마진 산출부(192)는 출력버퍼(186) 내 각 유효 클러스터의 속성 정보를 기반으로 데이터 처리 시간을 산출할 수 있다. 이와 같이, 각 유효 클러스터에 대응하는 속성 정보인 제어 정보, 태스크 정보 및 유효정보를 이용하여, 호스트 또는 외부 장치로부터 전달받은 리드 요청에 대응하는 리드 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출할 수 있다. 데이터 처리 시간을 산출하는 방법은 3가지로 설명할 수 있다. 첫번째는 동작 마진 산출부(192)는 출력 버퍼(186)에 포함된 복수의 클러스터에 대응하는 제어 정보를 기반으로 데이터 처리 시간을 산출할 수 있다. 두번째는, 동작 마진 산출부(192)는 출력 버퍼(186)에 포함된 복수의 클러스터에 대응하는 태스크 정보를 기반으로 데이터 처리 시간을 산출할 수 있다. 세번째는, 복수의 클러스터에 대응하는 제어 정보 및 태스크 정보를 기반으로 데이터 처리 시간을 산출할 수 있다.
먼저, 첫번째인 제어 정보를 기반으로 데이터 처리 시간을 산출하는 동작 마진 산출부(192)에 대해 설명하기로 한다. 동작 산출부(192)는 출력버퍼(186)에 내 유효 클러스터의 개수를 카운트할 수 있다. 출력버퍼(186) 내 유효 클러스터는 복수의 클러스터 중 프리 클러스터를 제외한 나머지 클러스터를 나타낸다. 유효 클러스터의 개수를 산출하는 이유는 출력버퍼(186)에서 호스트 또는 외부장치로 출력될 데이터의 개수를 고려하지 않고, 입력버퍼(184)에 복수의 리드 요청 및 이에 대응하는 논리주소에 대해 페어링 동작을 수행하면, 메모리 시스템(110)의 데이터 입출력 성능(I/O throughput)이 저하될 수 있기 때문이다. 그리고 동작 산출부(192)는 버퍼 내 유효 클러스터의 개수와 제1임계값(TH1)을 비교할 수 있다.
비교 결과, 유효 클러스터의 개수가 제1임계값(TH1) 이상으로 존재하는 경우(YES), 각 유효 클러스터를 제어하는 제어 정보를 확인할 수 있다. 동작 산출부(192)는 각 유효 클러스터에 대응하는 제어 정보를 기반으로 각 유효 클러스터와 연관된 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출할 수 있다. 즉, 각 유효 클러스터에 대응하는 제어정보를 통해, 각 유효 클러스터에 연관된 데이터가 상기 외부 장치로 출력되기까지의 내부 동작 시간을 반영하여 데이터 처리 시간을 산출할 수 있다. 여기서 내부 동작 시간은, 데이터가 제1제어유닛에서 제2제어유닛으로 이관되는데 소요되는 제1동작마진, 데이터가 제2제어유닛에서 제3제어유닛으로 이관되는데 소요되는 제2동작마진 및 데이터가 제3제어유닛에서 외부장치로 데이터가 출력되는데 소요되는 제3동작마진을 포함할 수 있다. 예를 들어, 도 7을 참조하면, 각 유효클러스터에 대응하는 제어정보를 살펴보면, 제0유효클러스터에 대응하는 제어정보는 제3식별 정보로써, 제0유효클러스터에 저장된 데이터는 호스트 또는 외부장치로 출력되기까지 제3동작 마진이 소요됨을 산출할 수 있다. 제1유효 클러스터에 대응하는 제어정보는 제2식별 정보로써, 제1유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다. 제2유효 클러스터에 대응하는 제어 정보는 제2식별 정보로써, 제2유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다. 제3유효 클러스터에 대응하는 제어 정보는 제1식별 정보로써, 제3유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제1동작 마진. 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다. 제4유효 클러스터에 대응하는 제어 정보는 제1식별 정보로써, 제4유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제1동작 마진. 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다. 그리고, 각 유효 클러스터에 대응하는 제어정보를 통해 산출된 데이터 처리 시간은 각 유효 클러스터과 연관된 데이터를 제어하는 제1 내지 제3제어유닛이 병렬로 처리되기 때문에 서로 중첩되는 시간이 제외된 시간이다. 따라서, 유효 클러스터에 연관된 데이터 중 상기 외부 장치로 출력되기까지 실행 순서가 가장 늦은 데이터를 기준으로 상기 데이터 처리 시간을 결정할 수 있다. 즉, 동작 마진 산출부(192)는 유효 클러스터의 개수에서 1을 뺀 후 제2동작마진을 곱하고, 여기에 외부 장치로 출력되기까지 실행 순서가 가장 늦은 데이터의 제어정보를 기반으로 산출된 총 동작 마진을 더하면 데이터 처리 시간을 산출할 수 있다. 여기서, 제2동작마진을 곱하는 이유는 제3식별 정보 이전 단계인 제2식별 정보를 갖는 유효 클러스터가 병목 현상과 같이 대기하는 상태이 때문이다. 이와 같이, 유효 클러스터에 대응하는 제어 정보를 반영하여 데이터 처리 시간을 산출함으로써, 복수의 리드 요청 중 적어도 하나의 리드 요청을 수행하는데 페어링 동작으로 인한 레이턴시를 피할 수 있는 최소 동작마진을 산출할 수 있다.
반면에, 유효 클러스터의 개수가 제1임계값(TH1)보다 작은 경우(NO), 동작 마진 산출부(192)는 페어링 동작을 수행하기 위한 동작 마진을 결정하는데 필요한 데이터 처리 시간을 산출하지 않고 페어링 수행부(190)를 통해 현재까지 입력 버퍼(184)에 저장된 리드 요청 및 이에 대응하는 논리주소를 통해 리드 동작을 수행한다. 즉, 페어링 수행부(190)는 출력버퍼(186)에 설정된 제1임계값 이상으로 데이터가 임시로 저장될 수 있을 만큼 페어링 동작을 수행하지 않고 리드 요청에 대응하여 리드 동작을 수행한다.
두번째로, 태스크 정보를 기반으로 데이터 처리 시간을 산출하는 동작 마진 산출부(192)는 출력버퍼(186) 내 유효 클러스터(Valid Cluster)의 태스크 정보를 기반으로 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 확인할 수 있다. 예를 들어, 도 7을 참조하면, 복수의 각 유효 클러스터에 대응하는 태스크 정보에서 'A'가 저장된 유효 클러스터의 개수를 산출한다. 확인 결과, 호스트 또는 외부 장치로 출력될 유효 클러스터(Valid Cluster_OUT)의 개수는 4개임을 확인할 수 있다. 다음으로, 동작 마진 산출부(192)는 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수와 제2임계값(TH2) 이상인지 확인한다. 확인 결과, 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제2임계값(TH2) 이상으로 존재하는 경우(YES), 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 기반으로 데이터 처리 시간을 산출한다. 반면에, 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제2임계값(TH2)보다 작은 경우(NO), 동작 마진 산출부(192)는 페어링 동작을 수행하기 위한 동작 마진을 결정하는데 필요한 데이터 처리 시간을 산출하지 않고 페어링 수행부(190)를 통해 현재까지 입력 버퍼(184)에 저장된 리드 요청 및 이에 대응하는 논리주소를 통해 리드 동작을 수행한다. 즉, 페어링 수행부(190)는 출력버퍼(186)에 설정된 제1임계값 이상으로 데이터가 임시로 저장될 수 있을 만큼 페어링 동작을 수행하지 않고 리드 요청에 대응하여 리드 동작을 수행한다.
세번째로, 복수의 클러스터에 대응하는 제어 정보 및 태스크 정보를 기반으로 데이터 처리 시간을 산출하는 동작 마진 산출부(192)는 출력버퍼(186) 내 유효 클러스터(Valid Cluster)의 태스크 정보를 기반으로 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 확인한다(두번째 방법에서 설명하였기에 생략). 그리고, 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수와 제3임계값(TH3)을 비교한다. 비교 결과, 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제3임계값(TH3) 이상으로 존재하는 경우(YES), 동작 마진 산출부(192)는 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)를 제어하는 제어 정보를 확인하며, 확인된 각 유효 클러스터의 제어 정보를 기반으로 각 유효 클러스터와 연관된 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출할 수 있다(첫번째 방법에서 설명하였기에 설명 생략). 반면에, 비교 결과, 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제3임계값(TH3) 보다 적은 경우(NO), 동작 마진 산출부(192)는 페어링 동작을 수행하기 위한 동작 마진을 결정하는데 필요한 데이터 처리 시간을 산출하지 않고 페어링 수행부(190)를 통해 현재까지 입력 버퍼(184)에 저장된 리드 요청 및 이에 대응하는 논리주소를 통해 리드 동작을 수행한다. 즉, 페어링 수행부(190)는 출력버퍼(186)에 설정된 제1임계값 이상으로 데이터가 임시로 저장될 수 있을 만큼 페어링 동작을 수행하지 않고 리드 요청에 대응하여 리드 동작을 수행한다.
도 8은 본 발명의 일실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 8을 참조하면, 메모리 시스템의 동작 방법은 외부 장치에서 전달된 복수의 리드 요청을 수신하는 단계(S10), 출력버퍼(186) 내 각 유효 클러스터의 속성 정보를 기반으로 데이터 처리 시간을 산출하는 단계 (S11), 데이터 처리 시간을 통해 페어링 동작을 수행하기 위한 동작마진을 결정하는 단계(S12), 결정된 동작마진 동안 복수의 리드 요청과 함께 전달된 논리 주소에 대응하여 페어링 동작을 수행하는 단계(S13), 페어링된 리드 요청에 대해 주소 변환을 수행하여 복수의 채널을 통해 복수의 메모리 다이에 전달하는 단계(S14), 복수의 채널을 통해 인터리빙(interleaving) 방식으로 페어링된 리드 요청에 대한 데이터를 수신하는 단계(S15), 및 수신된 데이터를 외부 장치 혹은 호스트로 출력하는 단계(S16)를 포함할 수 있다.
도시되지 않았지만, 메모리 시스템의 동작 방법은 페어링되지 않은 리드 요청에 대해 순차적으로 주소 변환을 수행한 후 복수의 메모리 다이에 전달하는 단계, 및 복수의 메모리 다이로부터 페어링되지 않은 리드 요청에 대응하는 데이터를 수신하는 단계를 더 포함할 수 있다. 예를 들어, 메모리 시스템은 입력된 순서에 따라 리드 요청을 수행하지 않고, 페어링 여부에 따라 리드 요청의 수행 순서를 결정할 수 있다. 메모리 시스템(110)은 페어링된 리드 요청을 먼저 수행하고, 페어링되지 않은 리드 요청을 수행할 수 있다.
단계 S12에 있어서, 컨트롤러는 출력버퍼(186) 내 각 유효 클러스터의 속성 정보를 기반으로 데이터 처리 시간을 산출할 수 있다. 이와 같이, 각 유효 클러스터에 대응하는 속성 정보인 제어 정보, 태스크 정보 및 유효정보를 이용하여, 호스트 또는 외부 장치로부터 전달받은 리드 요청에 대응하는 리드 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출할 수 있으며, 이와 관련하여 도 9 내지 도 11을 통해 상세히 설명하기로 한다.
단계S12에 있어서, 컨트롤러는 산출된 데이터 처리 시간을 통해 페어링 동작을 수행하기 위한 동작마진을 결정할 수 있다. 즉, 컨트롤러는 호스트 또는 외부 장치와 메모리 시스템 간 제1 데이터 입출력 시간과 컨트롤러와 복수의 메모리 다이 간 제2 데이터 입출력 시간을 계산할 수 있다. 이를 통해 컨트롤러는 데이터 처이 시간에 제1 데이터 입출력 시간 및 제2데이터 입출력 시간을 제외하여 페어링을 시도할 수 있는 동작 마진을 결정할 수 있다.
단계S13에 있어서, 컨트롤러는 결정된 동작마진 동안 복수의 리드 요청과 함께 전달된 논리 주소에 대응하여 페어링 동작을 수행할 수 있다. 즉, 컨트롤러는 상기 결정된 페어링을 시도할 수 있는 동작 마진 동안 복수의 리드 요청이 전달되는 순서에 따라 페어링 동작을 수행할 수 있다. 페어링된 리드 요청을 페어링되지 않은 리드 요청보다 먼저 전달하여, 메모리 시스템(110)의 입출력 성능을 향상시킬 수 있다. 한편, 메모리 시스템의 입출력 성능이 악화되는 것을 피하기 위해, 복수의 리드 요청 중 일부에 대해서는 페어링 동작을 시도하지 않을 수 있다. 예를 들어, 주소 변환을 수행하는 모듈이 아이들 상태에 있다면, 첫번째 혹은 두번째 리드 요청에 대해 페어링 동작을 시도하지 않을 수 있다.
또한, 복수의 리드 요청 각각에 포함된 논리 주소와 연관된 맵 데이터가 캐시 메모리 혹은 휘발성 메모리 내 영역에 없는 경우, 복수의 메모리 다이에 해당 맵 데이터를 요청하는 단계를 포함할 수 있다. 캐시 메모리 혹은 휘발성 메모리에 맵 데이터를 저장할 수 있는 공간이 충분하지 않을 경우, 필요한 맵 데이터를 로딩하고 불필요한 맵 데이터는 메모리 장치에 프로그램할 수 있다. 예를 들면, 영역에 요청된 맵 데이터를 저장할 수 없는 경우, 영역에 가장 오래전에 사용된 맵 데이터(Least Recently Used)가 제거될 수 있다. 실시예에 따라, 영역에 요청된 맵 데이터를 저장할 수 없는 경우, 영역에 가장 적게 사용된(least frequently used) 맵 데이터가 제거될 수 있다.
단계S14에 있어서, 컨트롤러는 페어링된 리드 요청에 대해 주소 변환을 수행하여 복수의 채널을 통해 복수의 메모리 다이에 전달할 수 있다. 즉, 컨트롤러는 페어링 동작에 의해 바뀐 실행 순서에 따라 각각의 리드 요청에 대해 주소 변환을 수행할 수 있다. 페어링된 리드 요청과 함께 전달되는 논리 주소를 맵 메모리(182)에 로딩된 맵 데이터, 맵 정보를 이용하여 데이터가 저장된 물리적인 위치로 변환하여, 해당 리드 요청을 메모리 장치(150, 도 1 내지 4 참조)에 전달할 수 있다.
단계S15에 있어서, 컨트롤러는 복수의 채널을 통해 인터리빙(interleaving) 방식으로 페어링된 리드 요청에 대한 데이터를 수신할 수 있다. 즉, 컨트롤러는 각각의 메모리 다이에 전달된 리드 요청에 대응하여 해당 메모리 다이가 데이터를 출력할 수 있다. 각각의 메모리 다이에 전달된 리드 요청에 대응하여, 각각의 메모리 다이는 데이터를 출력할 수 있다. 이때, 각각의 메모리 다이에 전달된 리드 요청은 채널을 순차적으로 이용할 수 있도록 전달되었고, 메모리 다이에서 출력되는 데이터도 채널을 순차적으로 이용할 수 있다.
단계S16에 있어서, 복수의 채널을 통해 데이터를 수신한 후, 컨트롤러(130)는 수신된 데이터를 외부 장치 혹은 호스트로 출력할 수 있다. 컨트롤러(130)는 수신된 데이터를 출력버퍼(186)에 임시 저장할 수 있고, 출력버퍼(186)는 저장된 순서대로 데이터를 외부 장치 혹은 호스트로 출력할 수 있다.
도 9는 본 발명의 일실시예에 따른 컨트롤러가 데이터 처리 시간을 산출하는 제1실시예에 관한 순서도이다. 도 9은 도 8의 출력버퍼(186) 내 각 유효 클러스터의 속성 정보를 기반으로 데이터 처리 시간을 산출하는 단계(S11)에 대해 상세히 설명하기 위한 도면이다. 제1실시예에 따라, 데이터 처리 시간을 결정하는 방법은 컨트롤러(130), 도 1 및 도 6 참조) 내 동작 마진 산출부(192)에 의해 수행될 수 있다.
도 9를 참조하면, 출력버퍼(186) 내 유효 클러스터(Valid Cluster)의 개수를 확인하는 단계(S20), 유효 클러스터(Valid Cluster)의 개수와 제1임계값(TH1)과 비교하는 단계(S22), 비교 결과, 유효 클러스터(Valid Cluster)의 개수가 제1임계값(TH1) 이상으로 존재하는 경우(YES), 각 유효 클러스터를 제어하는 제어 정보를 확인하는 단계(S24), 각 유효 클러스터의 제어 정보를 기반으로 각 유효 클러스터와 연관된 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출하는 단계(S26), 반면에, 비교 결과, 유효 클러스터(Valid Cluster)의 개수가 제1임계값(TH1) 보다 적은 경우(NO), 페어링 동작없이 리드 요청을 수행하는 단계(S28)를 포함할 수 있다.
구체적으로 도 9에 대해 설명하면, 단계 S20에 있어서, 컨트롤러는 출력버퍼(186)에 내 유효 클러스터의 개수를 카운트할 수 있다. 출력버퍼(186) 내 유효 클러스터는 복수의 클러스터 중 프리 클러스터를 제외한 나머지 클러스터를 나타낸다. 유효 클러스터의 개수를 산출하는 이유는 출력버퍼(186)에서 호스트 또는 외부장치로 출력될 데이터의 개수를 고려하지 않고, 입력버퍼(184)에 복수의 리드 요청 및 이에 대응하는 논리주소에 대해 페어링 동작을 수행하면, 메모리 시스템(110)의 데이터 입출력 성능(I/O throughput)이 저하될 수 있기 때문이다.
단계 S22에 있어서, 컨트롤러는 버퍼 내 유효 클러스터의 개수와 제1임계값(TH1)을 비교할 수 있다. 비교 결과, 유효 클러스터의 개수가 제1임계값(TH1) 이상으로 존재하는 경우(YES), 각 유효 클러스터를 제어하는 제어 정보를 확인할 수 있다(S24).
단계 S26에 있어서, 컨트롤러는 각 유효 클러스터에 대응하는 제어 정보를 기반으로 각 유효 클러스터와 연관된 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출할 수 있다. 즉, 컨트롤러는, 각 유효 클러스터에 대응하는 제어정보를 통해, 각 유효 클러스터에 연관된 데이터가 상기 외부 장치로 출력되기까지의 내부 동작 시간을 반영하여 데이터 처리 시간을 산출할 수 있다. 여기서 내부 동작 시간은, 데이터가 제1제어유닛에서 제2제어유닛으로 이관되는데 소요되는 제1동작마진, 데이터가 제2제어유닛에서 제3제어유닛으로 이관되는데 소요되는 제2동작마진 및 데이터가 제3제어유닛에서 외부장치로 데이터가 출력되는데 소요되는 제3동작마진을 포함할 수 있다. 예를 들어, 도 7을 참조하면, 각 유효클러스터에 대응하는 제어정보를 살펴보면, 제0유효클러스터에 대응하는 제어정보는 제3식별 정보로써, 제0유효클러스터에 저장된 데이터는 호스트 또는 외부장치로 출력되기까지 제3동작 마진이 소요됨을 산출할 수 있다.
제1유효 클러스터에 대응하는 제어정보는 제2식별 정보로써, 제1유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
제2유효 클러스터에 대응하는 제어 정보는 제2식별 정보로써, 제2유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
제3유효 클러스터에 대응하는 제어 정보는 제1식별 정보로써, 제3유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제1동작 마진. 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
제4유효 클러스터에 대응하는 제어 정보는 제1식별 정보로써, 제4유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제1동작 마진. 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
그리고, 각 유효 클러스터에 대응하는 제어정보를 통해 산출된 데이터 처리 시간은 각 유효 클러스터과 연관된 데이터를 제어하는 제1 내지 제3제어유닛이 병렬로 처리되기 때문에 서로 중첩되는 시간이 제외된 시간이다.
즉, 따라서, 유효 클러스터에 연관된 데이터 중 상기 외부 장치로 출력되기까지 실행 순서가 가장 늦은 데이터를 기준으로 상기 데이터 처리 시간을 결정할 수 있다. 즉, 컨트롤러는 유효 클러스터의 개수에서 1을 뺀 후 제2동작마진을 곱하고, 여기에 외부 장치로 출력되기까지 실행 순서가 가장 늦은 데이터의 제어정보를 기반으로 산출된 총 동작 마진을 더하면 데이터 처리 시간을 산출할 수 있다.
여기서, 제2동작마진을 곱하는 이유는 제3식별 정보 이전 단계인 제2식별 정보를 갖는 유효 클러스터가 병목 현상과 같이 대기하는 상태이 때문이다.
이와 같이, 유효 클러스터에 대응하는 제어 정보를 반영하여 데이터 처리 시간을 산출함으로써, 복수의 리드 요청 중 적어도 하나의 리드 요청을 수행하는데 페어링 동작으로 인한 레이턴시를 피할 수 있는 최소 동작마진을 산출할 수 있다.
반면에, 단계 S22에 있어서, 유효 클러스터의 개수가 제1임계값(TH1) 보다 작은 경우(NO), 컨트롤러는 페어링 동작을 수행하지 않고 현재까지 입력 버퍼(184)에 저장된 리드 요청 및 이에 대응하는 논리주소를 통해 리드 동작을 수행한다. 즉, 컨트롤러는 출력버퍼(186)에 설정된 제1임계값 이상으로 데이터가 임시로 저장될 수 있을 만큼 페어링 동작을 수행하지 않고 리드 요청에 대응하여 리드 동작을 수행한다.
도 10은 본 발명의 일실시예에 따른 컨트롤러가 데이터 처리 시간을 산출하는 제2실시예에 관한 순서도이다. 도 10은 도 8의 출력버퍼 내 각 유효 클러스터의 속성 정보를 기반으로 데이터 처리 시간을 산출하는 단계(S11)에 대해 상세히 설명하기 위한 도면이다. 제1실시예에 따라, 데이터 처리 시간을 결정하는 방법은 컨트롤러(130), 도 1 및 도 6 참조) 내 동작 마진 산출부(192)에 의해 수행될 수 있다.
도 10을 참조하면, 출력버퍼(186) 내 유효 클러스터(Valid Cluster)의 태스크 정보를 기반으로 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터의 개수를 확인하는 단계(S30), 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수와 제2임계값(TH2)를 비교하는 단계(S32), 비교 결과, 유효 클러스터(Valid Cluster_OUT)의 개수가 제2임계값(TH2) 이상으로 존재하는 경우(YES), 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 기반으로 데이터 처리 시간을 산출하는 단계(S34), 반면에, 비교 결과, 유효 클러스터(Valid Cluster_OUT)의 개수가 제2임계값(TH2) 보다 적은 경우(NO), 페어링 동작없이 리드 요청을 수행하는 단계(S36)를 포함할 수 있다.
구체적으로, 단계 S30에 있어서, 출력버퍼(186) 내 유효 클러스터(Valid Cluster)의 태스크 정보를 기반으로 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 확인할 수 있다. 예를 들어, 도 7을 참조하면, 복수의 각 유효 클러스터에 대응하는 태스크 정보에서 'A'가 저장된 유효 클러스터의 개수를 산출한다. 확인 결과, 호스트 또는 외부 장치로 출력될 유효 클러스터(Valid Cluster_OUT)의 개수는 4개임을 확인할 수 있다.
다음으로, 단계 S32에 있어서, 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수와 제2임계값(TH2)를 비교한다.
비교 결과, 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제2임계값(TH2) 이상으로 존재하는 경우(YES), 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 기반으로 데이터 처리 시간을 산출할 수 있다(S34). 예를 들어, 메모리 시스템이 외부 장치로 데이터를 전송하는 데 있어서, 하나의 데이터를 전송하는 데 10ms가 걸린다고 가정한다. 출력될 유효 클러스터(Valid Cluster_OUT)의 개수는 4개인 경우, 메모리 시스템은 40ms (=4x10)의 동작 마진을 가질 수 있다. 예를 들어, 메모리 시스템 내 컨트롤러와 메모리 장치 간 읽기 요청을 전달하고 데이터를 전달받는 데 5ms이 걸린다고 가정하면, 컨트롤러는 40ms 동작 마진 중 최대 35ms에 대해 페어링을 시도할 수 있다.
반면에, 비교 결과, 출력될 데이터가 저장된 유효 클러스터(Valid Cluster_OUT)의 개수가 제2임계값(TH2) 보다 적은 경우(NO), 컨트롤러는 페어링 동작을 수행하지 않고 현재까지 입력 버퍼(184)에 저장된 리드 요청 및 이에 대응하는 논리주소를 통해 리드 동작을 수행한다. 즉, 컨트롤러는 출력버퍼(186)에 설정된 제1임계값 이상으로 데이터가 임시로 저장될 수 있을 만큼 페어링 동작을 수행하지 않고 리드 요청에 대응하여 리드 동작을 수행한다.
도 11은 본 발명의 일실시예에 따른 컨트롤러가 데이터 처리 시간을 산출하는 제3실시예에 관한 순서도이다. 도 11은 도 8의 출력버퍼(186) 내 각 유효 클러스터의 속성 정보를 기반으로 데이터 처리 시간을 산출하는 단계(S11)에 대해 상세히 설명하기 위한 도면이다. 제3실시예에 따라, 데이터 처리 시간을 결정하는 방법은 컨트롤러(130), 도 1 및 도 6 참조) 내 동작 마진 산출부(192)에 의해 수행될 수 있다.
도 11을 참조하면, 출력버퍼(186) 내 유효 클러스터(Valid Cluster)의 태스크 정보를 기반으로 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 확인하는 단계(S40), 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수와 제3임계값(TH3)을 비교하는 단계(S42), 비교 결과, 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제3임계값(TH3) 이상으로 존재하는 경우(YES), 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)를 제어하는 제어 정보를 확인하는 단계(S44), 각 유효 클러스터의 제어 정보를 기반으로 각 유효 클러스터와 연관된 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출하는 단계(S46), 반면에, 비교 결과, 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제3임계값(TH3) 보다 적은 경우(NO), 페어링 동작없이 리드 요청을 수행하는 단계(S48)를 포함할 수 있다.
구체적으로 도 11에 대해 설명하면, 단계 S40에 있어서, 컨트롤러는 출력버퍼(186) 내 유효 클러스터(Valid Cluster)의 태스크 정보를 기반으로 호스트 또는 외부장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수를 확인할 수 있다. 예를 들어, 도 7을 참조하면, 복수의 각 유효 클러스터에 대응하는 태스크 정보에서 'A'가 저장된 유효 클러스터의 개수를 산출한다. 확인 결과, 호스트 또는 외부 장치로 출력될 유효 클러스터(Valid Cluster_OUT)의 개수는 4개임을 확인할 수 있다. 이와 같이, 호스트 또는 외부 장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)를 산출하는 이유는 출력버퍼(186)에서 호스트 또는 외부장치로 출력될 데이터의 개수를 고려하지 않고, 입력버퍼(184)에 복수의 리드 요청 및 이에 대응하는 논리주소에 대해 페어링 동작을 수행하면, 메모리 시스템(110)의 데이터 입출력 성능(I/O throughput)이 저하될 수 있기 때문이다.
단계 S42에 있어서, 컨트롤러는 호스트 또는 외부 장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수와 제3임계값(TH3)을 비교할 수 있다. 비교 결과, 호스트 또는 외부 장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수가 제3임계값(TH3) 이상으로 존재하는 경우(YES), 호스트 또는 외부 장치로 출력될 데이터와 연관된 각 유효 클러스터(Valid Cluster_OUT)에 대응하는 제어 정보를 확인할 수 있다(S44).
단계 S46에 있어서, 컨트롤러는 호스트 또는 외부 장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)에 대응하는 제어 정보를 기반으로 데이터가 호스트 또는 외부 장치로 출력되기까지의 데이터 처리 시간을 산출할 수 있다. 즉, 컨트롤러는, 각 유효 클러스터(Valid Cluster_OUT)에 대응하는 제어정보를 통해, 각 유효 클러스터에 연관된 데이터가 상기 외부 장치로 출력되기까지의 내부 동작 시간을 반영하여 데이터 처리 시간을 산출할 수 있다. 여기서 내부 동작 시간은, 데이터가 제1제어유닛에서 제2제어유닛으로 이관되는데 소요되는 제1동작마진, 데이터가 제2제어유닛에서 제3제어유닛으로 이관되는데 소요되는 제2동작마진 및 데이터가 제3제어유닛에서 외부장치로 데이터가 출력되는데 소요되는 제3동작마진을 포함할 수 있다. 예를 들어, 도 7을 참조하면, 각 유효클러스터에 대응하는 제어정보를 살펴보면, 제0유효클러스터에 대응하는 제어정보는 제3식별 정보로써, 제0유효클러스터에 저장된 데이터는 호스트 또는 외부장치로 출력되기까지 제3동작 마진이 소요됨을 산출할 수 있다.
제1유효 클러스터에 대응하는 제어정보는 제2식별 정보로써, 제1유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
제2유효 클러스터에 대응하는 제어 정보는 제2식별 정보로써, 제2유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
제3유효 클러스터에 대응하는 제어 정보는 제1식별 정보로써, 제3유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제1동작 마진. 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
제4유효 클러스터에 대응하는 제어 정보는 제1식별 정보로써, 제4유효클러스터에 저장된 데이터가 호스트 또는 외부 장치로 출력되기까지 제1동작 마진. 제2동작마진 및 제3동작 마진이 소요됨을 산출할 수 있다.
그리고, 각 유효 클러스터에 대응하는 제어정보를 통해 산출된 데이터 처리 시간은 각 유효 클러스터과 연관된 데이터를 제어하는 제1 내지 제3제어유닛이 병렬로 처리되기 때문에 서로 중첩되는 시간이 제외된 시간이다.
즉, 따라서, 유효 클러스터에 연관된 데이터 중 상기 외부 장치로 출력되기까지 실행 순서가 가장 늦은 데이터를 기준으로 상기 데이터 처리 시간을 결정할 수 있다. 즉, 컨트롤러는 호스트 또는 외부 장치로 출력될 데이터와 연관된 유효 클러스터(Valid Cluster_OUT)의 개수에서 1을 뺀 후 제2동작마진을 곱하고, 여기에 외부 장치로 출력되기까지 실행 순서가 가장 늦은 데이터의 제어정보를 기반으로 산출된 총 동작 마진을 더하면 데이터 처리 시간을 산출할 수 있다.
여기서, 제2동작마진을 곱하는 이유는 제3식별 정보 이전 단계인 제2식별 정보를 갖는 유효 클러스터가 병목 현상과 같이 대기하는 상태이 때문이다.
이와 같이, 유효 클러스터에 대응하는 제어 정보를 반영하여 데이터 처리 시간을 산출함으로써, 복수의 리드 요청 중 적어도 하나의 리드 요청을 수행하는데 페어링 동작으로 인한 레이턴시를 피할 수 있는 최소 동작마진을 산출할 수 있다.
반면에, 단계 S42에 있어서, 유효 클러스터(Valid Cluster_OUT)의 개수가 제3임계값(TH3) 보다 작은 경우(NO), 컨트롤러는 페어링 동작을 수행하지 않고 현재까지 입력 버퍼(184)에 저장된 리드 요청 및 이에 대응하는 논리주소를 통해 리드 동작을 수행한다. 즉, 컨트롤러는 출력버퍼(186)에 설정된 제3임계값 이상으로 데이터가 임시로 저장될 수 있을 만큼 페어링 동작을 수행하지 않고 리드 요청에 대응하여 리드 동작을 수행한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (19)

  1. 데이터를 저장할 수 있는 복수의 메모리 다이; 및
    상기 복수의 메모리 다이와 복수의 채널을 통해 연결되는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터 각각에 대응하는 제어정보를 확인하며, 상기 제어정보를 기반으로 상기 유효 클러스터와 연관된 데이터 처리 시간을 산출하여 상기 페어링 동작을 수행할 수 있는 동작 마진을 결정하고, 상기 동작마진동안 상기 페어링 동작을 수행하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 제어 정보는,
    상기 복수의 클러스터를 제어할 수 있는 상기 컨트롤러 내에 포함된 복수의 프로세서에 대응하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 제어정보는,
    상기 외부장치로부터 전달받은 리드 요청에 응답하여 상기 버퍼의 프리 클러스터 중에서 상기 외부 장치 출력될 데이터를 임시 저장하기 위한 유효 클러스터 영역을 할당하며, 상기 외부장치로부터 전달받아 입력 버퍼에 저장된 복수의 리드 요청들을 전달받아 페어링 동작을 수행하는 제1제어유닛에 대한 제1식별 정보;
    상기 메모리 다이 내 해당 논리 주소에 대한 물리적인 위치를 확인하고, 데이터를 리드하여 상기 버퍼에 할당된 유효 클러스터에 데이터를 저장하는 제2제어유닛에 대한 제2식별 정보; 및
    상기 제2제어 유닛에 의해 상기 유효 클러스터에 저장된 데이터를 상기 외부 장치로 출력하는 제3제어유닛에 대한 제3식별 정보
    를 포함하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 데이터 처리 시간은,
    상기 유효 클러스터 각각에 대응하는 제어정보를 통해, 특정 유효 클러스터에 연관된 데이터가 상기 외부 장치로 출력되기까지의 상기 컨트롤러 내에 포함된 복수의 프로세서의 내부 동작 시간을 기반으로 산출될 수 있으며, 상기 복수의 제어 유닛 각각에 의해 제어되는 상기 유효 클러스터 내 데이터의 수에 대응하여 결정되는 메모리 시스템.
  5. 제4항에 있어서,
    상기 내부 동작 시간은,
    상기 제1제어유닛에 의해 제어되는 유효 클러스터가 상기 제2제어유닛으로 이관되는데 소요되는 제1동작마진;
    상기 제2제어유닛에 의해 제어되는 유효 클러스터가 상기 제3제어유닛으로 이관되는데 소요되는 제2동작마진; 및
    상기 제3제어유닛에서 상기 외부장치로 데이터가 출력되는데 소요되는 제3동작마진
    을 포함하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는,
    상기 복수의 클러스터 중에서 유효 클러스터로 할당된 개수와 상기 임계값을 비교하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는,
    상기 복수의 클러스터 중에서 유효 클러스터로 할당된 개수가 상기 임계값보다 작은 경우, 데이터 처리 시간을 산출하지 않고, 상기 페어링 동작없이 리드 요청을 수행하고,
    상기 복수의 클러스터 중에서 유효 클러스터로 할당된 개수가 상기 임계값 이상인 경우, 상기 데이터 처리 시간을 산출하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 데이터 처리 시간은,
    상기 데이터 처리 시간은 상기 복수의 리드 요청 중 적어도 하나의 리드 요청을 수행하는데 상기 페어링 동작으로 인한 레이턴시를 피할 수 있는 동작 마진을 나타내며,
    상기 유효 클러스터에 연관된 데이터 중 실행 순서가 가장 늦은 데이터를 기준으로 결정되는 메모리 시스템.
  9. 제1항에 있어서,
    상기 컨트롤러는
    상기 버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터 각각에 대응하는 제어정보를 확인하기 이전에,
    상기 유효 클러스터의 태스크 정보를 기반으로 상기 외부 장치로 출력될 데이터와 연관된 유효 클러스터의 개수를 확인할 수 있으며, 확인된 상기 외부 장치로 출력될 데이터와 연관된 유효 클러스터의 개수가 임계값 이상인 경우, 상기 외부 장치로 출력될 데이터와 연관된 유효 클러스터에 대응하는 제어정보를 확인하여 데이터 처리 시간을 산출하는
    메모리 시스템.
  10. 제1항에 있어서,
    상기 페어링(pairing) 동작은,
    상기 외부 장치에서 전달된 복수의 리드 요청에 대응하는 데이터를 상기 복수의 메모리 다이가 상기 복수의 채널을 통해 인터리빙(interleaving)하여 출력할 수 있도록, 상기 외부 장치로 출력될 리드데이터를 저장하는 버퍼에 저장된 복수의 리드 요청들 중에서, 인터리빙 동작이 가능한 물리적 위치와 관련된 리드 요청들끼리 매칭하는 동작을 포함하는
    메모리 시스템.
  11. 데이터를 저장할 수 있는 복수의 메모리 다이 및 복수의 리드 요청 중 적어도 일부에 대해 페어링 동작을 수행하는 컨트롤러를 포함하는 메모리 시스템 동작 방법에 있어서,
    외부 장치로부터 복수의 리드 요청을 수신하는 단계;
    버퍼 내 각 유효 클러스터의 제어 정보를 기반으로 데이터 처리 시간을 산출하는 단계;
    상기 데이터 처리 시간을 통해 페어링 동작을 수행하기 위한 동작마진을 결정하는 단계;
    상기 결정된 동작마진 동안 복수의 리드 요청과 함께 전달된 논리 주소에 대응하여 상기 페어링 동작을 수행하는 단계;
    상기 페어링된 리드 요청에 대해 주소 변환을 수행하여 복수의 채널을 통해 상기 복수의 메모리 다이에 전달하는 단계;
    상기 복수의 채널을 통해 인터리빙(interleaving) 방식으로 상기 페어링된 리드 요청에 대한 데이터를 수신하는 단계; 및
    상기 수신된 데이터를 상기 외부 장치로 출력하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  12. 제11항에 있어서,
    상기 버퍼 내 각 유효 클러스터의 제어 정보를 기반으로 데이터 처리 시간을 산출하는 단계 이전에,
    상기 버퍼 내 유효 클러스터의 개수를 확인하여 제1임계값과 비교하는 단계;
    상기 버퍼 내 유효 클러스터의 개수가 제1임계값 이상인 경우, 상기 각 유효 클러스터의 제어 정보를 확인하여 상기 데이터 처리 시간을 산출하는 단계; 및
    상기 버퍼 내 유효 클러스터의 개수가 제1임계값보다 작은 경우, 페어링 동작을 수행하지 않고 리드 요청을 수행하는 단계
    를 포함하는 메모리 시스템 동작 방법.
  13. 제11항에 있어서,
    상기 제어 정보는,
    상기 복수의 클러스터를 제어할 수 있는 상기 컨트롤러 내에 포함된 복수의 프로세서를 식별하기 위한 복수의 식별 정보를 포함하는 메모리 시스템 동작 방법.
  14. 제13항에 있어서,
    상기 제어 정보에 포함된 복수의 식별정보는,
    상기 외부장치로부터 전달받은 리드 요청에 응답하여 상기 버퍼의 프리 클러스터 중에서 상기 외부 장치 출력될 데이터를 임시 저장하기 위한 유효 클러스터 영역을 할당하며, 상기 외부장치로부터 전달받아 입력 버퍼에 저장된 복수의 리드 요청들을 전달받아 페어링 동작을 수행하는 제1제어유닛에 대한 제1식별 정보;
    상기 메모리 다이 내 해당 논리 주소에 대한 물리적인 위치를 확인하고, 데이터를 리드하여 상기 버퍼에 할당된 유효 클러스터에 데이터를 저장하는 제2제어유닛에 대한 제2식별 정보; 및
    상기 제2제어 유닛에 의해 상기 유효 클러스터에 저장된 데이터를 상기 외부 장치로 출력하는 제3제어유닛에 대한 제3식별 정보
    를 포함하는 메모리 시스템 동작 방법.
  15. 제11항에 있어서,
    상기 데이터 처리 시간은,
    상기 유효 클러스터 각각에 대응하는 제어정보를 통해, 특정 유효 클러스터에 연관된 데이터가 상기 외부 장치로 출력되기까지의 상기 컨트롤러 내에 포함된 복수의 프로세서의 내부 동작 시간을 기반으로 산출될 수 있으며, 상기 복수의 제어 유닛 각각에 의해 제어되는 상기 유효 클러스터 내 데이터의 수에 대응하여 결정되는 메모리 시스템 동작 방법.
  16. 제15항에 있어서,
    상기 내부 동작 시간은,
    상기 제1제어유닛에 의해 제어되는 유효 클러스터가 상기 제2제어유닛으로 이관되는데 소요되는 제1동작마진;
    상기 제2제어유닛에 의해 제어되는 유효 클러스터가 상기 제3제어유닛으로 이관되는데 소요되는 제2동작마진; 및
    상기 제3제어유닛에서 상기 외부장치로 데이터가 출력되는데 소요되는 제3동작마진
    을 포함하는 메모리 시스템 동작 방법
  17. 제15항에 있어서,
    상기 데이터 처리 시간은,
    상기 제어 정보를 이용하여 상기 유효 클러스터에 연관된 데이터 중 실행 순서가 가장 늦은 데이터를 확인하며, 상기 확인된 실행 순서가 가장 늦은 데이터를 기준으로 결정되는
    메모리 시스템 동작 방법.
  18. 제11항에 있어서,
    상기 페어링(pairing) 동작은,
    상기 외부 장치에서 전달된 복수의 리드 요청에 대응하는 데이터를 상기 복수의 메모리 다이가 상기 복수의 채널을 통해 인터리빙(interleaving)하여 출력할 수 있도록, 상기 외부장치로 출력될 리드 데이터를 저장하는 버퍼에 저장된 복수의 리드 요청들 중에서, 인터리빙 동작이 가능한 물리적 위치와 관련된 리드 요청들끼리 매칭하는 동작을 포함하는
    메모리 시스템 동작 방법.
  19. 데이터를 저장할 수 있는 복수의 메모리 다이; 및
    상기 복수의 메모리 다이와 복수의 채널을 통해 연결되며, 외부 장치에서 전달된 복수의 리드 요청에 대응하는 데이터를 상기 복수의 메모리 다이가 상기 복수의 채널을 통해 인터리빙(interleaving)하여 출력하도록 상기 복수의 리드 요청 중 적어도 일부에 대해 페어링 동작을 수행하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    버퍼에 포함된 복수의 클러스터 중에서 프리 클러스터를 제외한 나머지 유효 클러스터의 태스크 정보를 기반으로 상기 외부장치로 출력될 데이터와 연관된 유효 클러스터의 개수를 확인하여, 상기 외부 장치로 출력될 데이터 처리 시간을 산출하여 상기 페어링 동작을 수행할 수 있는 동작 마진을 결정하고, 상기 동작마진동안 상기 페어링 동작을 수행하는
    메모리 시스템.
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