KR20220103378A - 메모리 시스템에 저장된 데이터를 처리하는 장치 및 방법 - Google Patents

메모리 시스템에 저장된 데이터를 처리하는 장치 및 방법 Download PDF

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Abstract

본 기술은 서로 다른 주소 체계를 연결시키는 맵 엔트리를 포함하는 맵 테이블을 재구성하는 컨트롤러를 제공한다. 컨트롤러는 현재 맵 엔트리에 대응하여 이전 엔트리 중 대상 엔트리를 찾는 단계, 대상 엔트리가 있는 경우 현재 맵 엔트리와 대상 엔트리를 결합하여 결합 엔트리를 생성하는 단계, 및 결합 엔트리를 새로운 맵 테이블에 저장하는 단계를 수행한다.

Description

메모리 시스템에 저장된 데이터를 처리하는 장치 및 방법{APPARATUS AND METHOD FOR HANDLING DATA STORED IN A MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 메모리 장치에 저장되는 데이터를 처리하는 장치와 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.
본 발명의 일 실시예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치에 저장되는 데이터를 안전하게 보호하고 신속하게 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예는 호스트가 사용하는 논리 주소와 비휘발성 메모리 장치에서 사용되는 물리 주소를 연결하는 맵 정보에서 논리 주소의 범위가 중복되거나 연속되는 경우 해당하는 맵 정보를 결합 혹은 합병하여, 맵 정보의 효율적 관리가 가능한 방법 및 장치를 제공할 수 있다.
또한, 본 발명의 일 실시예는 서로 다른 주소 체계를 연결하는 맵 정보를 순차적으로 결합하여 맵 정보를 비휘발성 장치로부터 읽고, 수정하고, 저장하는 동작의 횟수를 줄임으로써, 메모리 시스템의 데이터 입출력 동작을 수행하는 데 발생할 수 있는 내부 동작으로 인한 오버헤드를 줄일 수 있는 장치와 방법을 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 컨트롤러는 서로 다른 주소 체계를 연결시키는 맵 엔트리를 포함하는 맵 테이블을 재구성할 수 있다. 상기 컨트롤러는 현재 맵 엔트리에 대응하여 이전 엔트리 중 적어도 일부가 중복되는 대상 엔트리를 찾는 단계; 상기 대상 엔트리가 있는 경우, 상기 현재 맵 엔트리와 상기 대상 엔트리를 결합하여 결합 엔트리를 생성하는 단계; 및 상기 결합 엔트리를 새로운 맵 테이블에 저장하는 단계를 수행할 수 있다.
또한, 상기 대상 엔트리는 상기 현재 맵 엔트리와 연속되는 것을 포함하며, 상기 이전 엔트리는 상기 새로운 맵 테이블 내 중간 위치부터 끝에 위치한 맵 엔트리를 포함하고, 상기 맵 테이블에 포함된 모든 맵 엔트리에 대해 상기 대상 엔트리를 찾는 단계부터 상기 새로운 맵 테이블에 저장하는 단계를 반복 수행할 수 있다.
또한, 컨트롤러는 상기 대상 엔트리가 없는 경우, 상기 현재 맵 엔트리를 상기 새로운 맵 테이블에 저장하는 단계를 더 수행할 수 있다.
또한, 상기 새로운 맵 테이블에 저장하는 단계를 수행하기 위해, 상기 컨트롤러는 상기 결합 엔트리와 상기 새로운 맵 테이블에 저장된 엔트리를 비교하는 단계; 상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 앞인 경우, 상기 저장된 엔트리부터 끝까지 이동시켜 빈 공간을 확보하는 단계; 및 상기 빈 공간에 상기 결합 엔트리를 삽입하는 단계를 수행할 수 있다.
또한, 상기 새로운 맵 테이블에 저장하는 단계는 상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 뒤인 경우, 상기 결합 엔트리를 상기 저장된 엔트리 다음 위치에 저장하는 단계를 더 포함할 수 있다.
또한, 상기 컨트롤러는 트림 명령(Trim command)를 수신한 후 상기 맵 테이블을 재구성할 수 있다.
또한, 상기 컨트롤러는 상기 맵 테이블에 빈 공간이 없으면 상기 맵 테이블을 재구성하거나, 상기 맵 테이블에 새로운 맵 엔트리가 추가되면 상기 맵 테이블을 재구성할 수 있다.
또한, 상기 새로운 맵 테이블을 비휘발성 메모리 셀을 포함하는 메모리 장치에 저장할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 시스템은 제1 주소 체계에 대응하여 데이터를 저장하고 출력하는 메모리 장치; 및 상기 제1 주소 체계와 구별되는 제2 주소 체계에 대응하는 데이터를 수신하거나 출력하며, 상기 제1 주소 체계와 상기 제2 주소 체계를 연결시키는 맵 엔트리를 포함하는 맵 테이블을 재구성하는 컨트롤러를 포함할 수 있다. 상기 컨트롤러는 현재 맵 엔트리에 대응하여 이전 엔트리 중 적어도 일부가 중복되는 대상 엔트리를 찾는 단계; 상기 대상 엔트리가 있는 경우, 상기 현재 맵 엔트리와 상기 대상 엔트리를 결합하여 결합 엔트리를 생성하는 단계; 및 상기 결합 엔트리를 새로운 맵 테이블에 저장하는 단계를 수행할 수 있다.
또한, 상기 대상 엔트리는 상기 현재 맵 엔트리와 연속되는 것을 포함하며, 상기 이전 엔트리는 상기 새로운 맵 테이블 내 중간 위치부터 끝에 위치한 맵 엔트리를 포함하고, 상기 맵 테이블에 포함된 모든 맵 엔트리에 대해 상기 대상 엔트리를 찾는 단계부터 상기 새로운 맵 테이블에 저장하는 단계를 반복 수행할 수 있다.
또한, 상기 컨트롤러는 상기 대상 엔트리가 없는 경우, 상기 현재 맵 엔트리를 상기 새로운 맵 테이블에 저장하는 단계를 더 수행할 수 있다.
또한, 상기 새로운 맵 테이블에 저장하는 단계를 수행하기 위해, 상기 컨트롤러는 상기 결합 엔트리와 상기 새로운 맵 테이블에 저장된 엔트리를 비교하는 단계; 상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 앞인 경우, 상기 저장된 엔트리부터 끝까지 이동시켜 빈 공간을 확보하는 단계; 및 상기 빈 공간에 상기 결합 엔트리를 삽입하는 단계를 수행할 수 있다.
또한, 상기 새로운 맵 테이블에 저장하는 단계를 수행하기 위해, 상기 컨트롤러는 상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 뒤인 경우, 상기 결합 엔트리를 상기 저장된 엔트리 다음 위치에 저장하는 단계를 더 수행할 수 있다.
또한, 상기 컨트롤러는 트림 명령(Trim command)를 수신한 후 상기 맵 테이블을 재구성할 수 있다.
또한, 상기 맵 테이블에 빈 공간이 없으면, 상기 컨트롤러는 상기 맵 테이블을 재구성하거나, 상기 맵 테이블에 새로운 맵 엔트리가 추가되면, 상기 컨트롤러는 상기 맵 테이블을 재구성할 수 있다.
또한, 상기 컨트롤러는 상기 새로운 맵 테이블을 상기 메모리 장치에 저장할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은 제1 주소 체계에 대응하여 데이터를 저장하고 출력하는 메모리 장치를 포함하고, 상기 제1 주소 체계와 구별되는 제2 주소 체계에 대응하는 데이터를 수신하거나 출력하며, 상기 제1 주소 체계와 상기 제2 주소 체계를 연결시키는 맵 엔트리를 포함하는 맵 테이블을 재구성하기 위한 것이다. 메모리 시스템의 동작 방법은 현재 맵 엔트리에 대응하여 이전 엔트리 중 적어도 일부가 중복되는 대상 엔트리를 찾는 단계; 상기 대상 엔트리가 있는 경우, 상기 현재 맵 엔트리와 상기 대상 엔트리를 결합하여 결합 엔트리를 생성하는 단계; 및 상기 결합 엔트리를 새로운 맵 테이블에 저장하는 단계를 포함할 수 있다.
또한, 상기 대상 엔트리는 상기 현재 맵 엔트리와 연속되는 것을 포함하며, 상기 이전 엔트리는 상기 새로운 맵 테이블 내 중간 위치부터 끝에 위치한 맵 엔트리를 포함하고, 상기 맵 테이블에 포함된 모든 맵 엔트리에 대해 상기 대상 엔트리를 찾는 단계부터 상기 새로운 맵 테이블에 저장하는 단계가 반복 수행될 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 대상 엔트리가 없는 경우, 상기 현재 맵 엔트리를 상기 새로운 맵 테이블에 저장하는 단계를 더 포함할 수 있다.
또한, 상기 새로운 맵 테이블에 저장하는 단계는 상기 결합 엔트리와 상기 새로운 맵 테이블에 저장된 엔트리를 비교하는 단계; 상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 앞인 경우, 상기 저장된 엔트리부터 끝까지 이동시켜 빈 공간을 확보한 후 상기 빈 공간에 상기 결합 엔트리를 삽입하는 단계; 및 상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 뒤인 경우, 상기 결합 엔트리를 상기 저장된 엔트리 다음 위치에 저장하는 단계를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 데이터 입출력 동작의 지연을 줄이고 성능을 향상시킬 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 메모리 장치에 저장하는 맵 정보를 효율적으로 관리하여 맵 정보를 메모리 장치에 읽고, 수정하고, 저장하는 과정을 줄여 메모리 장치의 프로그램/삭제 사이클의 증가 속도를 줄이고 수명을 증가시킬 수 있는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 도 1~3에서 설명한 컨트롤러의 내부 계층을 설명한다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 6a 내지 도 6c는 맵 정보를 관리하는 방법의 예를 설명한다.
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 8은 맵 엔트리의 결합에 대한 제1 예를 설명한다.
도 9는 맵 엔트리의 결합에 대한 제2 예를 설명한다.
도 10은 맵 엔트리의 결합에 대한 제3 예를 설명한다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 12는 맵 엔트리의 삽입에 대한 제1 예를 설명한다.
도 13은 맵 엔트리의 삽입에 대한 제2 예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(60)을 포함할 수 있다. 메모리 블록(60)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(60)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(60)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(60)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
비휘발성 메모리셀을 포함하는 저장 공간에 외부 장치(예, 호스트(102), 도 2~3 참조)가 요구한 데이터를 저장하기 위해서, 메모리 시스템(110)은 호스트(102)가 사용하는 파일 시스템과 비휘발성 메모리셀을 포함하는 저장 공간을 연결시키는 주소 변환(Address translation)을 수행할 수 있다. 예를 들면, 호스트(102)가 사용하는 파일 시스템에 따른 데이터의 주소를 논리 주소 혹은 논리 블록 주소라고 부를 수 있고, 비휘발성 메모리셀을 포함하는 저장 공간에서 데이터의 주소를 물리 주소 혹은 물리 블록 주소라고 부를 수 있다. 호스트(102)가 읽기 명령과 함께 논리 주소를 메모리 시스템(110)에 전달하는 경우, 메모리 시스템(110)은 논리 주소에 대응하는 물리 주소를 탐색한 후 탐색된 물리 주소에 저장된 데이터를 호스트(102)에 출력할 수 있다. 이러한 과정 중 메모리 시스템(110)이 호스트(102)가 전달한 논리 주소에 대응하는 물리 주소를 탐색하는 과정에서 주소 변환(Address translation)이 수행될 수 있다.
외부 장치에서 전달된 요청에 대응하여 컨트롤러(130)는 데이터 입출력 동작을 수행할 수 있다. 예를 들어, 컨트롤러(130)가 외부 장치에서 전달된 읽기 요청에 대응하여 리드 동작을 수행하면 메모리 장치(150)에 포함된 복수의 비휘발성 메모리 셀에 저장된 데이터가 컨트롤러(130)로 전달된다. 리드 동작을 위해, 입출력 제어기(192)는 외부 장치에서 전달된 논리 주소를 주소 변환한 후, 송수신기(198)를 통해 물리 주소에 대응하는 메모리 장치(150)에 리드 명령을 전달할 수 있다. 송수신기(198)는 리드 명령을 메모리 장치(150)에 전달하고, 메모리 장치(150)에서 출력되는 데이터를 수신할 수 있다. 송수신기(198)는 메모리 장치(150)에서 전달된 데이터를 메모리(144)에 저장할 수 있다. 입출력 제어기(192)는 읽기 요청에 대한 응답으로 메모리(144)에 저장된 데이터를 외부 장치에 출력할 수 있다.
또한, 입출력 제어기(192)는 외부 장치에서 전달된 쓰기 요청과 함께 전달된 데이터를 송수신기(198)를 통해 메모리 장치(150)에 전달할 수 있다. 메모리 장치(150) 내 데이터를 저장한 후, 입출력 제어기(192)는 쓰기 요청에 대한 응답을 외부 장치에 전달할 수 있다. 입출력 제어기(192)는 메모리 장치(150) 내 데이터가 저장된 위치인 물리 주소와 쓰기 요청과 함께 전달된 논리 주소를 연관시키는 맵 정보를 생성할 수 있다.
입출력 제어기(192)가 데이터 입출력 동작을 수행할 때, 맵 데이터 제어부(196)는 컨트롤러(130)가 사용하는 맵 데이터를 제어, 관리할 수 있다. 여기서, 맵 데이터는 복수의 맵 정보를 포함할 수 있고, 맵 정보는 컨트롤러(130)가 수행하는 데이터 입출력 동작을 위해 필요한 정보로서 논리 주소와 물리 주소를 연관시킬 수 있다. 예를 들어, 입출력 제어기(192)가 주소 변환을 위해 맵 정보를 사용할 수 있고, 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 프로그램한 후에는 맵 정보가 갱신될 수 있다. 실시예에 따라, 맵 데이터는 논리 주소를 물리 주소에 연관시키기 위한 제1 맵 데이터(Logical to Physical, L2P)와 물리 주소를 논리 주소에 연관시키기 위한 제2 맵 데이터(Physical to Logical, P2L)로 구분될 수 있다. 예를 들어, 맵 데이터 제어부(196)는 메모리(144)에 로딩되거나 저장되는 제1 맵 데이터 및 제2 맵 데이터를 재구성할 수 있다.
실시예에 따라, 메모리 장치(150)에 저장된 제1 맵 데이터 혹은 제2 맵 데이터에 포함된 맵 엔트리(map entry)는 하나의 논리 주소와 하나의 물리 주소를 연관시킬 수 있도록 저장될 수 있다. 또한, 맵 엔트리는 시작 논리 주소(start logical address)와 연속되는 논리 주소의 개수(number of continuous logical addresses)를 포함할 수 있다. 이 경우, 하나의 맵 엔트리를 통해 연속되는 논리 주소와 연속되는 물리 주소를 연결시킬 수 있어, 맵 데이터의 효율적인 관리가 가능할 수 있다. 컨트롤러(130)가 메모리 장치(150)로부터 제1 맵 데이터와 제2 맵 데이터의 적어도 일부를 메모리(144)에 불러와 저장한 후, 데이터 입출력 동작을 위해 사용할 수 있다. 메모리 시스템(110) 내 메모리(144)의 저장 용량은 한정적일 수 있고, 복수의 맵 정보를 포함하는 제1 맵 데이터와 제2 맵 데이터를 임시 저장하기 위해 할당할 수 있는 공간 역시 한정적일 수 있다. 제1 맵 데이터와 제2 맵 데이터를 위해 할당된 공간이 한정적이므로, 제1 맵 데이터 혹은 제2 맵 데이터에 저장되는 맵 엔트리의 수도 한정적일 수 있다.
실시예에 따라, 메모리 장치(150)에는 논리 주소를 물리 주소에 연관시키기 위한 제1 맵 엔트리(Logical to Physical(L2P) entry)를 포함하는 제1 맵 데이터(L2P table)가 저장될 수 있고, 컨트롤러(130)는 물리 주소를 논리 주소에 연관시키기 위한 데이터 입출력 동작 중 발생하는 제2 맵 엔트리(Physical to Logical(P2L) entry)를 저장하거나 갱신하기 위해 제2 맵 데이터(P2L table)를 생성할 수 있다. 예를 들어, 컨트롤러(130)가 새로운 데이터를 메모리 장치(150)에 프로그램한 후, 컨트롤러(130)는 새로운 데이터가 프로그램된 위치인 물리 주소를 해당 데이터에 대한 논리 주소와 연결시키는 제2 맵 엔트리(P2L entry)을 생성할 수 있다. 이러한 제2 맵 엔트리(P2L entry)는 메모리 장치(150)에 저장된 데이터의 최근 위치를 가리킬 수 있다. 메모리(144)에 로딩된 제1 맵 데이터(L2P table)에 특정 논리 주소(예, ‘0A0’)와 제1 물리 주소(예, ‘123’)가 연관되어 있음을 가리키는 제1 맵 정보(L2P)가 포함되어 있다고 가정한다. 컨트롤러(130)가 프로그램 동작을 수행한 후, 메모리(144) 내 제2 맵 정보(P2L)에 동일한 논리 주소(예, ‘0A0’)가 포함되고 제2 물리 주소(예, ‘876’)와 연관될 수 있다. 이 경우, 제1 맵 데이터(L2P table)에 저장된 제1 맵 정보(L2P)는 오래된 정보이고, 제2 맵 정보(P2L)는 최신 정보라고 판단할 수 있다. 컨트롤러(130)는 제2 맵 정보(P2L)를 바탕으로, 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신할 수 있다. 전술한 바와 같이, 컨트롤러(130)는 주기적, 간헐적 혹은 필요에 따라 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신하는 과정을 맵 플러시(map flush)라고 부를 수 있다.
메모리 시스템(100)이 데이터 입출력 동작을 수행하면, 새로운 맵 엔트리가 생성되어 메모리 장치(150)에 저장될 수 있다. 예를 들어, 데이터를 메모리 장치(150)에 저장 혹은 삭제되거나 메모리 시스템(110)이 가비지 컬렉션을 수행하면, 새로운 제1 맵 엔트리(L2P entry)가 생성되고 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)에 추가될 수 있다. 제1 맵 데이터(L2P table)에 제1 맵 엔트리(L2P entry)가 순차적으로 추가되면, 제1 맵 데이터(L2P table)의 크기가 커지면서, 복수의 제1 맵 엔트리(L2P entries)는 뒤죽박죽 섞일 수 있다. 메모리 시스템(110)은 효율적으로 맵 데이터를 관리하기 위해, 맵 데이터 제어부(196)는 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 재구성할 수 있다.
실시예에 따라, 메모리 시스템(110)이 트림 명령(Trim command)를 수신한 후, 트림 명령에 대응하여 제1 맵 데이터(L2P table)를 재구성할 수 있다. 실시예에 따라, 트림 명령(Trim command)은 외부 장치(예, 호스트)가 메모리 시스템(110)에 전송하는 명령어 중 하나로, 메모리 시스템(110)에 저장된 데이터를 실제로 지우도록 하는 명령어이다. 트림 명령은 삭제 명령(erase command)와 구별될 수 있다. 실시예에 따라, 트림 명령은 복수의 세부 명령으로 구분될 수 있으며, 세부 명령에 따라 메모리 장치(150) 내 데이터가 저장된 공간을 할당 해지(deallocation)하기 위한 메모리 시스템(110)의 내부 동작이 달라질 수 있다.
호스트가 특정 데이터를 삭제하고자 삭제 명령(erase command)을 전송하는 경우, 메모리 시스템(110)에 저장된 데이터를 실제로 지우는 것이 아니라, 해당 데이터와 관련된 메타 데이터인 맵 엔트리(예, 제1 맵 엔트리)를 삭제함으로써 삭제 명령에 대응하는 삭제 동작을 수행할 수 있다. 메모리 시스템(110)이 맵 엔트리를 삭제하면, 메모리 장치(150) 내 남아있는 데이터는 유효하지 않은 데이터(invalid data)가 된다. 메모리 장치(150)에 저장된 데이터에 대한 제1 맵 엔트리(L2P table)가 삭제되면, 추후 호스트가 메모리 시스템(110)에 논리 주소를 전송하더라도 메모리 시스템(110)은 메모리 장치(150)에 남아있는 데이터를 호스트로 출력할 수 없다. 메모리 장치(150)에는 유효하지 않은 데이터가 증가할 수 있지만, 가비지 컬렉션이 수행되기 전까지는 해당 데이터가 메모리 장치(150)에서 지워지지 않고 남아있을 수 있다.
메모리 장치(150)가 가비지 컬렉션을 수행하지 않거나 수행하기 어려운 환경에 있는 경우, 메모리 장치(150) 내 새로운 데이터를 저장/프로그램할 공간이 줄어들 수 있다. 이 경우, 메모리 시스템(110)이 새로운 데이터를 메모리 장치(150)에 프로그램하기 전에, 메모리 장치(150) 내 유효하지 않은 데이터가 남아있는 메모리 블록을 삭제하는 동작을 먼저 수행한 후 메모리 장치(150)에 해당 데이터를 프로그램할 수 있다. 이 경우, 메모리 시스템(110)의 프로그램 동작 성능이 낮아질 수 있다. 트림 명령(Trim command)은 이러한 문제를 피할 수 있는 수단으로 사용될 수 있다.
트림 명령은 호스트가 메모리 시스템(110)에 남아있는 데이터가 유효하지 않은 데이터(예, 쓰레기 데이터)라고 판단되면, 트림 명령과 함께 논리 주소를 전송할 수 있다. 메모리 시스템(110)은 트림 명령에 대응하여 메모리 장치(150)에 저장된 데이터를 삭제할 수 있다. 또한, 메모리 시스템(110)은 메모리 장치(150)에 저장된 데이터를 삭제할 뿐만 아니라, 데이터 삭제에 수반되는 다른 데이터(예, 삭제된 데이터와 동일한 메모리 블록에 저장되어 있던 유효한 데이터)의 이동 혹은 맵 데이터의 갱신을 수행할 수 있다. 맵 데이터의 갱신이 수행될 때, 맵 데이터 제어부(196)는 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 재구성할 수 있다.
제1 맵 데이터(L2P table)를 재구성하기 위해, 맵 데이터 제어부(196)는 제1 맵 데이터(L2P table)에 포함된 제1 맵 엔트리(L2P entry) 중 일부가 중복되거나 연속된 것들을 병합하거나 결합할 수 있다. 제1 맵 데이터(L2P table)를 재구성하는 방법은 도 5 내지 도 13을 참조하여 후술한다.
이하에서는, 도 1에서 설명하는 컨트롤러(130) 및 메모리 장치(150)와 도 2 내지 도 4에서 설명하는 컨트롤러(130) 및 메모리 장치(150)에서 기술적으로 구분될 수 있는 내용을 중심으로 설명한다. 특히, 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240)은 도 3 내지 4를 참조하여, 보다 구체적으로 설명한다. 실시예에 따라, 컨트롤러(130) 내 플래시 변환 계층(FTL)의 역할과 기능은 다양할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3 내지 4에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리적 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리적 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리적 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 도 1 내지 도 4에서 설명한 컨트롤러(130)의 내부 계층을 설명한다.
도 4를 참조하면, 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240)은 크게 어드레스 변환 계층(Address Translation Layer, ATL), 가상 플래시 계층(Virtual Flash Layer, VFL) 및 플래시 인터페이스 계층(Flash Interface Layer, FIL)으로 구분될 수 있다.
예를 들면, 어드레스 변환 계층(ATL)은 파일 시스템으로부터 전송된 논리 어드레스(LA)을 논리 페이지 어드레스(Logical Page Address)로 변환할 수 있다. 어드레스 변환 계층(ATL)은 논리 어드레스 공간의 어드레스 변환 과정을 수행한다. 즉, 어드레스 변환 계층(ATL)은 호스트에서 전송된 논리 어드레스(LA)에 대하여 플래시 메모리(144)의 논리 페이지 어드레스(LPA)가 맵핑되는 맵핑 정보에 의거하여 어드레스 변환 과정을 수행한다. 이러한 논리 대 논리 어드레스 맵핑 정보(Logical to Logical Address mapping information: 이하 'L2L'이라고 함)들은 메모리 장치(150) 내 메타 데이터를 저장하는 영역에 저장될 수 있다.
가상 플래시 계층(VFL)은 어드레스 변환 계층(ATL)로부터 변환된 논리 페이지 어드레스(LPA)을 가상 페이지 어드레스(Virtual Page Address, VPA)로 변환할 수 있다. 여기서 가상 페이지 어드레스(VPA)는 가상의 플래시 메모리의 물리적 어드레스에 대응할 수 있다. 즉, 가상 페이지 어드레스(VPA)는 도 2에서 설명한 메모리 장치(150) 내 메모리 블록(152, 154, 156)에 대응할 수 있다. 이때, 메모리 장치(150) 내 메모리 블록(152, 154, 156) 중 배드 블록이 있다면 제외될 수 있다. 또한, 가상 플래시 계층(VFL)은 메모리 장치(150)에 저장된 논리 대 가상 어드레스 맵핑 정보(L2V) 및 유저 데이터를 저장하기 위한 데이터 영역 내 맵핑 정보를 복원하기 위한 스캔 영역으로부터 스캔된 정보(Scanned Information)을 이용하여 논리 대 가상 어드레스 맵핑 정보(L2V)을 복원할 수 있는 복원 알고리즘(Recovering Algorithm)은 포함할 수 있다. 가상 플래시 계층(VFL)은 이러한 복원 알고리즘을 통하여 복원된 논리 대 가상 어드레스 맵핑 정보(L2V)을 이용하여 가상 어드레스 공간의 어드레스 변환 과정을 수행할 수 있다.
플래시 인터페이스 계층(FIL)는 가상 플래시 계층(VFL)의 가상 페이지 어드레스(Virtual Page Address)을 메모리 장치(150)의 물리적 페이지 어드레스(Physical Page Address)로 변환한다. 플래시 인터페이스 계층(FIL)은 메모리 장치(150)와의 인터페이싱 동작을 수행하는 위한 로우 레벨 동작을 수행한다. 예를 들어, 메모리 장치(150)의 하드웨어를 제어하기 위한 로우 레벨 드라이버, 메모리 장치(150)로부터 전달된 데이터의 에러를 정정하기 위한 에러 정정코드(Error Correction Code, ECC) 및 베드 블록 관리 모듈(Bad Block Management, BBM) 등의 동작을 수행하는 모듈 혹은 회로들이 플래시 인터페이스 계층(FIL)에 포함될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 5를 참조하면, 메모리 시스템의 동작 방법은 맵 데이터(L2P table)를 갱신하는 단계(302), 맵 데이터(L2P table)를 재구성하는 단계(304), 및 메모리 장치(150)에 재구성된 맵 데이터(L2P table)를 저장하는 단계(306)를 포함할 수 있다.
도 1을 참조하면, 맵 데이터(L2P table)의 갱신(302)은 메모리 시스템(110)이 수행한 데이터 입출력 동작에 대응하여 수행될 수 있다. 메모리 시스템(110)이 새로운 데이터를 메모리 장치(150)에 프로그램하거나 메모리 장치(150)에 저장된 데이터를 삭제하면, 맵 데이터(L2P table)는 갱신될 수 있다. 또한, 호스트(102)가 전송한 트림 명령에 대응하여, 메모리 시스템(110)은 맵 데이터(L2P table)를 갱신할 수 있다.
메모리 시스템(110)은 맵 데이터(L2P table)를 갱신한 후, 맵 데이터(L2P table)를 재구성할 수 있다. 메모리 시스템(110)이 맵 데이터(L2P table)를 갱신할 때마다 맵 데이터(L2P table)를 재구성한다면, 맵 데이터(L2P table)의 재구성을 위한 메모리 시스템(110)의 내부 동작으로 인해 오버 헤드가 발생할 수 있다. 따라서, 오버 헤드를 줄이기 위해, 메모리 시스템(110)이 수행하는 맵 데이터(L2P table)의 재구성은 트림 명령에 대응하여 수행될 수 있다. 실시예에 따라, 메모리 시스템(110)은 가비지 컬렉션이 수행된 후 맵 데이터(L2P table)의 재구성할 수 있다. 맵 데이터(L2P table)의 재구성은 도 1 내지 도 3에서 설명한 메모리(144)를 사용하여 수행될 수 있다. 맵 데이터(L2P table)가 재구성되면, 메모리 시스템(110)은 재구성된 맵 데이터(L2P table)를 메모리 장치(150)에 저장할 수 있다(306).
메모리 시스템(110)이 데이터 입출력 동작을 수행하면서 생성한 맵 엔트리를 맵 데이터(L2P table)에 추가하거나, 맵 데이터의 일부를 삭제하거나 무효화시킬 수 있다. 맵 데이터(L2P table) 내 맵 엔트리의 논리 주소가 완전히 중복되는 경우, 이전 맵 엔트리는 무효화된다. 하지만, 맵 데이터(L2P table) 내 복수의 맵 엔트리가 유효하더라도, 맵 데이터(L2P table) 내 맵 엔트리는 생성된 시점 혹은 맵 테이블(L2P table)에 추가된 시점은 상이할 수 있고, 복수의 맵 엔트리 내 논리 주소가 연속될 수 있다. 또한, 복수의 맵 엔트리 내 논리 주소가 일부 중복될 수도 있다.
메모리 시스템(110)은 맵 데이터(L2P table) 내 복수의 맵 엔트리가 연속되거나 일부 중복되는 경우, 해당하는 복수의 맵 엔트리를 결합하거나 병합할 수 있다. 이를 위해, 메모리 시스템(110)은 메모리 장치(150)에 저장된 맵 테이블(L2P table)을 메모리(144)에 불러온 뒤, 맵 테이블(L2P table)에 포함된 맵 엔트리(map entries)에 대해 결합 혹은 병합될 수 있는 대상 엔트리를 찾을 수 있다. 여기서, 어떠한 맵 엔트리(map entries)가 서로 결합 혹은 병합될 수 있는 지, 대상 엔트리가 어떤 것인지에 대해 도 6a 내지 도 6c를 참조하여 후술한다.
도 6a 내지 도 6c는 맵 정보를 관리하는 방법의 예를 설명한다. 여기서, 맵 데이터(L2P table)에 포함된 복수의 맵 엔트리(map entries)는 모두 유효하다고 가정한다. 예를 들어, 메모리 시스템(110) 내 컨트롤러(130)는 메모리 장치(150)에 저장된 맵 데이터(L2P table)를 메모리(144)에 로딩(loading)하거나, 데이터 입출력 동작을 위해 메모리(144)에 로딩된 맵 데이터(L2P table)에 대해서, 맵 엔트리(map entries)가 서로 결합 혹은 병합될 수 있는 지를 판단할 수 있다.
도 6a를 참조하면, 메모리 시스템(110)이 결합 혹은 병합할 수 있는 맵 엔트리(map entries)의 제1예를 설명한다. 맵 데이터(L2P table)에는 복수의 맵 엔트리(map entries)가 포함될 수 있다. 각각의 맵 엔트리(map entry)는 시작 논리 주소(Start LBA, SLBA)와 연속되는 논리 주소의 개수(Number of LBA, NLB)를 포함할 수 있다. 첫번째 맵 엔트리는 시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '2'이다. 이는 첫번째 맵 엔트리가 논리 주소(LBA)가 '0'과 '1'에 대한 것임을 가리킬 수 있다. 두번째 맵 엔트리는 시작 논리 주소(SLBA)가 '2'이고 연속되는 논리 주소의 개수(NLB)는 '2'이다. 이는 두번째 맵 엔트리가 논리 주소(LBA)가 '2'과 '3'에 대한 것임을 가리킬 수 있다. 메모리 시스템(110)은 첫번째 맵 엔트리와 두번째 맵 엔트리가 연속적으로 이어질 수 있다고 판단하고, 첫번째 맵 엔트리와 두번째 맵 엔트리를 결합 혹은 병합할 수 있다. 결합 혹은 병합된 맵 엔트리는 시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '4'가 될 수 있다.
한편, 세번째 맵 엔트리는 시작 논리 주소(SLBA)가 '50'이고 연속되는 논리 주소의 개수(NLB)는 '1'이다. 이는 세번째 맵 엔트리가 논리 주소(LBA)가 '50'에 대한 것임을 가리킬 수 있다. 세번째 맵 엔트리는 첫번째 맵 엔트리 혹은 두번째 맵 엔트리와 이어질 수 없다고 판단하고, 결합 혹은 병합하지 않을 수 있다.
또한, 네번째 맵 엔트리는 시작 논리 주소(SLBA)가 '100'이고 연속되는 논리 주소의 개수(NLB)는 '3'이다. 이는 네번째 맵 엔트리가 논리 주소(LBA)가 '100', '101' 및 '102'에 대한 것임을 가리킬 수 있다. 다섯 번째 맵 엔트리는 시작 논리 주소(SLBA)가 '103'이고 연속되는 논리 주소의 개수(NLB)는 '5'이다. 이는 다섯 번째 맵 엔트리가 논리 주소(LBA)가 '103'부터 '107'까지에 대한 것임을 가리킬 수 있다. 첫번째 맵 엔트리와 두번째 맵 엔트리가 결합된 것과 마찬가지로, 메모리 시스템(110)은 네번째 맵 엔트리와 다섯 번째 맵 엔트리도 연속적으로 이어질 수 있다고 판단하고, 네번째 맵 엔트리와 다섯 번째 맵 엔트리를 결합 혹은 병합할 수 있다. 결합 혹은 병합된 맵 엔트리는 시작 논리 주소(SLBA)가 '100'이고 연속되는 논리 주소의 개수(NLB)는 '8'이 될 수 있다.
도 6a에서는 메모리 시스템(110)이 인접한 맵 엔트리가 서로 연속적으로 이어질 수 있다고 판단하면, 해당 엔트리를 결합할 수 있음을 보여준다. 반면, 도 6b에서는 종래의 메모리 시스템이 도 6a와 다른 맵 데이터(L2P table) 내 복수의 맵 엔트리(map entries)를 결합 혹은 병합하지 못하는 예를 설명한다.
도 6b를 참조하면, 맵 데이터(L2P table) 내 첫번째 맵 엔트리는 시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '2'이다. 이는 첫번째 맵 엔트리가 논리 주소(LBA)가 '0'과 '1'에 대한 것임을 가리킬 수 있다. 두번째 맵 엔트리는 시작 논리 주소(SLBA)가 '1'이고 연속되는 논리 주소의 개수(NLB)는 '3'이다. 이는 두번째 맵 엔트리가 논리 주소(LBA)가 '1', '2' 및 '3'에 대한 것임을 가리킬 수 있다. 첫번째 맵 엔트리와 두번째 맵 엔트리는 연속적으로 이어지는 것이 아니라 일부(논리 주소 '1')가 중첩된다. 종래의 메모리 시스템은 일부가 중첩되는 첫번째 맵 엔트리와 두번째 맵 엔트리를 결합하거나 병합하지 못했다.
또한, 세번째 맵 엔트리는 시작 논리 주소(SLBA)가 '103'이고 연속되는 논리 주소의 개수(NLB)는 '5'이다. 이는 세번째 맵 엔트리가 논리 주소(LBA)가 '103'부터 '107'까지에 대한 것임을 가리킬 수 있다. 다섯 번째 맵 엔트리는 시작 논리 주소(SLBA)가 '100'이고 연속되는 논리 주소의 개수(NLB)는 '3'이다. 이는 다섯 번째 맵 엔트리가 논리 주소(LBA)가 '100', '101' 및 '102'에 대한 것임을 가리킬 수 있다. 종래의 메모리 시스템은 세번째 맵 엔트리와 다섯 번째 맵 엔트리가 인접해 있지 않아 세번째 맵 엔트리와 다섯 번째 맵 엔트리가 연속적으로 이어질 수 있다고 판단하지 못하고, 네번째 맵 엔트리와 다섯 번째 맵 엔트리를 결합 혹은 병합하지 못했다.
도 6c는 본 발명의 일 실시예에 따른 메모리 시스템(110)이 도 6b에서 설명한 맵 데이터(L2P table) 내 복수의 엔트리를 결합 혹은 병합하지 못했던 종래의 메모리 시스템의 문제를 해결할 수 있음을 설명한다.
도 6c를 참조하면, 맵 데이터(L2P table) 내 첫번째 맵 엔트리(entry index: 0)는 시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '2'이다. 이는 첫번째 맵 엔트리(entry index: 0)가 논리 주소(LBA)가 '0'과 '1'에 대한 것임을 가리킬 수 있다. 두번째 맵 엔트리(entry index: 1)는 시작 논리 주소(SLBA)가 '1'이고 연속되는 논리 주소의 개수(NLB)는 '3'이다. 이는 두번째 맵 엔트리(entry index: 1)가 논리 주소(LBA)가 '1', '2' 및 '3'에 대한 것임을 가리킬 수 있다. 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)는 연속적으로 이어지는 것이 아니라 일부(논리 주소 '1')가 중첩된다. 메모리 시스템(110)은 일부가 중첩되는 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)를 결합 혹은 병합할 수 있다. 메모리 시스템(110)은 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)를 결합 혹은 병합하여 새로운 맵 엔트리를 생성할 수 있다. 새로운 맵 엔트리는 시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '4'가 될 수 있다.
또한, 세번째 맵 엔트리(entry index: 2)는 시작 논리 주소(SLBA)가 '100'이고 연속되는 논리 주소의 개수(NLB)는 '3'이다. 이는 세번째 맵 엔트리(entry index: 2)가 논리 주소(LBA)가 '100', '101' 및 '102'에 대한 것임을 가리킬 수 있다. 다섯 번째 맵 엔트리(entry index: 4)는 시작 논리 주소(SLBA)가 '103'이고 연속되는 논리 주소의 개수(NLB)는 '5'이다. 이는 다섯 번째 맵 엔트리(entry index: 4)가 논리 주소(LBA)가 '103'부터 '107'까지에 대한 것임을 가리킬 수 있다. 메모리 시스템(110)은 세번째 맵 엔트리(entry index: 2)와 다섯 번째 맵 엔트리(entry index: 4)가 인접해 있지 않지만, 세번째 맵 엔트리(entry index: 2)와 다섯 번째 맵 엔트리(entry index: 4)를 결합 혹은 병합하여 새로운 맵 엔트리를 생성할 수 있다. 새로운 맵 엔트리는 시작 논리 주소(SLBA)가 '100'이고 연속되는 논리 주소의 개수(NLB)는 '8'가 될 수 있다.
전술한 바와 같이, 연속되거나 일부 중첩되는 맵 엔트리를 결합 혹은 합병하면, 흡수된 맵 엔트리가 위치했던 공간은 더 이상 유효하지 않을 수 있다(INVALID). 실시예에 따라, 메모리 시스템(110)은 연속되거나 일부 중첩되는 맵 엔트리를 결합 혹은 합병한 후, 논리 주소의 순서대로 정렬하여 정렬된 맵 테이블(Sorted list)을 생성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 설명한다.
도 7을 참조하면, 메모리 시스템의 동작 방법은 맵 테이블(L2P table) 재구성을 시작하는 단계(342), 맵 테이블(L2P table) 내 현재 맵 엔트리를 확인하는 단계(344), 이전 맵 엔트리 중 대상 엔트리를 확인하는 단계(348), 및 현재 맵 엔트리와 대상 엔트리를 결합 혹은 병합하여 새로운 테이블에 추가하는 단계(352)를 포함할 수 있다.
맵 테이블(L2P table) 재구성을 시작하는 단계(342)는 도 1에서 설명한 바와 같이, 외부 장치에서 입력되는 트림 명령(Trim command)에 대응하여 수행될 수 있다. 실시예에 따라, 메모리 시스템(110)이 가비지 컬렉션을 수행한 후에 맵 테이블(L2P table) 재구성을 수행할 수도 있다.
맵 테이블(L2P table) 재구성을 위해, 메모리 시스템(110)은 맵 테이블(L2P table)에 포함된 맵 엔트리를 확인할 수 있다(344). 만약 맵 테이블(L2P table)에서 재구성 여부를 확인하고자 하는 현재 맵 엔트리가 없다면(344의 NO), 맵 테이블(L2P table)을 재구성하는 동작은 종료될 수 있다(346).
맵 테이블(L2P table)에서 재구성 여부를 확인하고자 하는 현재 맵 엔트리가 있다면(344의 YES), 메모리 시스템은 이전 맵 엔트리 중 대상 엔트리가 있는 지를 찾아볼 수 있다(348). 예를 들어, 현재 맵 엔트리가 맵 테이블(L2P table)의 첫번째 맵 엔트리였다면, 이전 맵 엔트리가 없으므로, 대상 엔트리도 없다(348의 NO). 만약 현재 맵 엔트리가 맵 테이블(L2P table)의 네번째 맵 엔트리였다면, 이전 맵 엔트리는 첫번째부터 세번째 맵 엔트리 혹은 첫번째부터 세번째 맵 엔트리 중 일부가 결합 혹은 병합된 엔트리를 포함할 수 있다. 메모리 시스템(110)은 이전 맵 엔트리에서 도 6a 및 도 6c에서 설명한 예와 같이 복수의 맵 엔트리가 연속적으로 이어지는 경우 및 복수의 맵 엔트리의 일부가 중첩되는 경우에 해당하는 대상 엔트리의 유무를 확인할 수 있다. 이때, 메모리 시스템(110)은 대상 엔트리의 유무를 이전 맵 엔트리 모두에 대해 순차적으로 확인할 수 있다.
한편, 실시예에 따라, 메모리 시스템(110)은 이전 맵 엔트리 중 대상 엔트리를 찾기 위해 이진 검색(binary search)를 수행할 수 있다. 예를 들면, 새로운 테이블 내 이전 맵 엔트리 중 중간(예, 전체의 1/2 위치)에 위치한 이전 맵 엔트리와 현재 맵 엔트리의 시작 논리 주소를 비교할 수 있다. 만약 현재 맵 엔트리의 시작 논리 주소가 중간에 위치한 이전 맵 엔트리의 시작 논리 주소보다 앞서면, 해당 이전 맵 엔트리로부터 앞에 위치한 이전 맵 엔트리의 중간(예, 전체의 1/4 위치)에 위치한 이전 맵 엔트리와 현재 맵 엔트리의 시작 논리 주소를 비교할 수 있다. 만약 현재 맵 엔트리의 시작 논리 주소가 중간에 위치한 이전 맵 엔트리의 시작 논리 주소보다 뒤인 경우, 해당 이전 맵 엔트리로부터 뒤에 위치한 이전 맵 엔트리의 중간(예, 전체의 3/4 위치)에 위치한 이전 맵 엔트리와 현재 맵 엔트리의 시작 논리 주소를 비교할 수 있다. 이러한 바이너리 서치는 새로운 테이블 내 이전 맵 엔트리의 전부를 순차적으로 비교하는 것에 비하여, 메모리 시스템(110)은 소모되는 자원을 줄이면서 결합 또는 병합의 대상 엔트리를 찾을 수 있다. 이를 위해, 메모리 시스템(110)은 새로운 테이블 내 이전 맵 엔트리가 시작 논리 주소를 기준으로 정렬(sort)할 수 있다.
메모리 시스템(110)이 이전 맵 엔트리 중에서 대상 엔트리를 찾으면(348의 YES), 메모리 시스템(110)은 현재 맵 엔트리와 대상 맵 엔트리를 결합하여 새로운 테이블에 추가할 수 있다(352). 여기서, 새로운 테이블은 메모리(144) 내 공간에 임시 저장될 수 있다. 맵 테이블(L2P table) 재구성이 완료되면, 메모리(144) 내 임시 저장된 새로운 테이블은 메모리 장치(150)에 저장될 수 있다.
메모리 시스템(110)이 이전 맵 엔트리 중에서 대상 엔트리를 찾지 못한 경우(348의 NO), 메모리 시스템(110)은 현재 맵 엔트리를 새로운 테이블에 추가할 수 있다(350). 이때, 메모리 시스템(110)은 새로운 테이블에 현재 맵 엔트리를 이전 맵 엔트리에 이어서 순차적으로 추가할 수 있다.
메모리 시스템(110)이 현재 맵 엔트리를 새로운 테이블에 추가하거나(350), 현재 맵 엔트리와 대상 맵 엔트리를 결합하여 새로운 테이블에 추가하면(352), 메모리 시스템(110)은 맵 테이블(L2P table)의 다음 엔트리로 이동할 수 있다(354). 현재 맵 엔트리가 6번째 맵 엔트리라면, 메모리 시스템(110)은 7번째 맵 엔트리로 이동한다. 메모리 시스템(110)은 맵 테이블(L2P table)에 7번째 맵 엔트리가 있는지를 확인할 수 있다(344).
전술한 메모리 시스템의 동작 방법을 통해, 메모리 시스템(110)은 맵 테이블(L2P table) 내 복수의 맵 엔트리가 서로 이어질 수 있는 경우 및 복수의 맵 엔트리의 일부가 중복되는 경우에 대해 해당 맵 엔트리가 인접하지 않더라도 결합 또는 병합의 대상이 될 수 있음을 판단할 수 있고, 결합 또는 병합의 대상이 된다고 판단되면 해당하는 맵 엔트리를 결합 또는 병합시켜 결합 맵 엔트리를 생성할 수 있다. 이러한 재구성 동작을 통해, 메모리 시스템(110)은 맵 테이블(L2P table)을 보다 효율적으로 관리, 제어할 수 있다.
도 8은 맵 엔트리의 결합에 대한 제1 예를 설명한다.
도 8을 참조하면, 메모리 장치(150)에 저장된 맵 테이블(L2P table)은 (n+1)개의 맵 엔트리를 포함하는 것을 가정한다. 맵 데이터(L2P table) 내 첫번째 맵 엔트리(entry index: 0)는 시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '2'이다. 이는 첫번째 맵 엔트리(entry index: 0)가 논리 주소(LBA)가 '0'과 '1'에 대한 것임을 가리킬 수 있다. 먼저, 메모리 시스템(110)은 첫번째 맵 엔트리(entry index: 0)를 확인한다. 현재 맵 엔트리인 첫번째 맵 엔트리(entry index: 0)를 기준으로, 이전 맵 엔트리가 없으므로, 첫번째 맵 엔트리(entry index: 0)는 새로운 테이블에 추가될 수 있다. 메모리 시스템(110)은 다음 맵 엔트리를 확인할 수 있다.
도 8을 참조하면, 현재 맵 엔트리는 두번째 맵 엔트리(entry index: 1)이다. 두번째 맵 엔트리(entry index: 1)는 시작 논리 주소(SLBA)가 '1'이고 연속되는 논리 주소의 개수(NLB)는 '3'이다. 이는 두번째 맵 엔트리(entry index: 1)가 논리 주소(LBA)가 '1', '2' 및 '3'에 대한 것임을 가리킬 수 있다. 두번째 맵 엔트리(entry index: 1)를 기준으로, 메모리 시스템(110)은 이전 맵 엔트리의 유무를 확인할 수 있다. 이전 맵 엔트리로서 새로운 테이블에는 첫번째 맵 엔트리(entry index: 0)가 저장되어 있음을 확인한 후, 메모리 시스템(110)은 첫번째 맵 엔트리(entry index: 0)가 두번째 맵 엔트리(entry index: 1)의 대상 엔트리가 될 수 있는 지를 판단한다.
메모리 시스템(110)은 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)는 연속적으로 이어지는 것이 아니라 일부(논리 주소 '1')가 중첩되어 있음을 확인할 수 있다. 또한, 메모리 시스템(110)은 도 6c에서 설명한 것과 같이 두번째 맵 엔트리(entry index: 1)가 첫번째 맵 엔트리(entry index: 0)에 결합 또는 병합될 수 있음을 알 수 있다. 메모리 시스템(110)은 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)를 결합 또는 병합하여 결합 엔트리를 생성한다. 여기서, 결합 엔트리는 시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '4'가 될 수 있다.
도 9는 맵 엔트리의 결합에 대한 제2 예를 설명한다.
도 9를 참조하면, 메모리 장치(150)에 저장된 맵 테이블(L2P table)은 (n+1)개의 맵 엔트리를 포함하는 것을 가정한다. 맵 데이터(L2P table)를 재구성하는 동작이 첫번째 맵 엔트리(entry index: 0)부터 네번째 맵 엔트리(entry index: 3)까지 수행된 상태이고, 현재 맵 엔트리는 다섯 번째 맵 엔트리(entry index: 4)라고 가정한다. 도 8에서 설명한 바와 같이, 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)는 결합 혹은 병합되어 생성된 결합 엔트리(시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '4')가 새로운 테이블에 저장되어 있다. 세번째 맵 엔트리(entry index: 2)와 네번째 맵 엔트리(entry index: 3)는 이전 맵 엔트리와 결합 또는 병합이 되지 않고 새로운 테이블에 추가되었다. 또한, 세번째 맵 엔트리(entry index: 2)보다 네번째 맵 엔트리(entry index: 3)의 논리 주소가 더 앞서 있으므로, 네번째 맵 엔트리(entry index: 3)가 세번째 맵 엔트리(entry index: 2)보다 앞에 저장될 수 있다. 실시예에 따라, 네번째 맵 엔트리(entry index: 3)의 추가는 세번째 맵 엔트리(entry index: 2)를 이동시켜 빈 공간을 확보한 후 네번째 맵 엔트리(entry index: 3)를 빈공간에 삽입하는 동작을 통해 수행될 수 있다.
실시예에 따라, 메모리 시스템(110)은 현재 맵 엔트리인 다섯 번째 맵 엔트리(entry index: 4)는 3개의 이전 맵 엔트리 중 1/2에 해당하는 두 번째 이전 맵 엔트리부터 대상 엔트리인지를 확인할 수 있다. 두 번째 이전 맵 엔트리는 시작 논리 주소(SLBA)가 '50'이고 논리 주소의 개수(NLB)는 '1'인 반면, 다섯 번째 맵 엔트리(entry index: 4)의 시작 논리 주소(SLBA)는 '100'이므로, 두 맵 엔트리의 논리 주소가 순차적으로 이어지지 않고 적어도 일부가 중첩되지도 않는다. 따라서, 다섯 번째 맵 엔트리(entry index: 4)와 두 번째 이전 맵 엔트리는 결합 혹은 병합되지 못한다.
두 번째 이전 맵 엔트리의 시작 논리 주소(SLBA)보다 현재 맵 엔트리인 다섯 번째 맵 엔트리(entry index: 4)의 시작 논리 주소(SLBA)가 뒤에 있으므로, 메모리 시스템(110)은 다섯 번째 맵 엔트리(entry index: 4)과 세번째 이전 맵 엔트리(예, 새로운 테이블 내 3/4의 위치)를 비교할 수 있다. 다섯 번째 맵 엔트리(entry index: 4)의 시작 논리 주소(SLBA)는 '100'이고 논리 주소의 개수(NLB)는 '3'이며, 세번째 이전 맵 엔트리는 시작 논리 주소(SLBA)는 '103'이고 논리 주소의 개수(NLB)는 '5'이다. 따라서, 다섯 번째 맵 엔트리(entry index: 4)와 세번째 이전 맵 엔트리는 순차적으로 이어질 수 있다고 판단되므로, 메모리 시스템(110)은 다섯 번째 맵 엔트리(entry index: 4)와 세번째 이전 맵 엔트리를 결합 혹은 병합하여 새로운 맵 엔트리를 생성할 수 있다. 새로운 맵 엔트리는 시작 논리 주소(SLBA)가 '100'이고 연속되는 논리 주소의 개수(NLB)는 '8'가 될 수 있다.
도 10은 맵 엔트리의 결합에 대한 제3 예를 설명한다.
도 10을 참조하면, 메모리 장치(150)에 저장된 맵 테이블(L2P table)은 (n+1)개의 맵 엔트리를 포함하는 것을 가정한다. 맵 데이터(L2P table)를 재구성하는 동작 중 현재 맵 엔트리는 마지막 맵 엔트리(entry index: n)라고 가정한다. 도 7 및 도 8에서 설명한 바와 같이, 두번째 맵 엔트리(entry index: 1)가 첫번째 맵 엔트리(entry index: 0)에 결합 혹은 병합되고, 다섯 번째 맵 엔트리(entry index: 5)가 세번째 이전 맵 엔트리(entry index: 2)에 결합 혹은 병합된다. 두 개의 맵 엔트리가 결합 혹은 병합되어 새로운 테이블에는 4개의 이전 맵 엔트리가 저장될 수 있다.
실시예에 따라, 메모리 시스템(110)은 현재 맵 엔트리인 마지막 맵 엔트리(entry index: n)에 대해 4개의 이전 맵 엔트리 중 1/2에 해당하는 세 번째 이전 맵 엔트리부터 대상 엔트리인지를 확인할 수 있다. 이후, 세 번째 이전 맵 엔트리의 시작 논리 주소(SLBA)보다 현재 맵 엔트리인 마지막 맵 엔트리(entry index: n)의 시작 논리 주소(SLBA)가 뒤에 있으므로, 메모리 시스템(110)은 4개의 이전 맵 엔트리 중 3/4에 해당하는 네 번째 이전 맵 엔트리가 대상 엔트리인지를 확인할 수 있다. 즉, 메모리 시스템(110)은 세 번째 이전 맵 엔트리와 네 번째 이전 맵 엔트리에 대해 현재 맵 엔트리와 결합 혹은 병합이 가능한 대상 엔트리인지 여부를 확인할 수 있다. 도 10을 참조하면, 마지막 맵 엔트리(entry index: n)는 세 번째 이전 맵 엔트리 또는 네 번째 이전 맵 엔트리와 연속적으로 이어지거나 일부가 중첩되지 않을 수 있다. 이 경우, 메모리 시스템(110)은 마지막 맵 엔트리(entry index: n)를 새로운 테이블의 마지막에 추가할 수 있다.
도 7 내지 도 10을 참조하면, 메모리 시스템(110)은 맵 테이블(L2P table)에 포함된 맵 엔트리 중 서로 이어지거나 일부가 중첩된 경우, 해당 맵 엔트리가 인접한 위치에 있지 않을지라도, 해당 맵 엔트리를 결합하거나 병합할 수 있다. 이를 통해, 메모리 시스템(110)은 맵 테이블(L2P table)의 재구성을 통해 맵 테이블(L2P table)를 효율적으로 관리, 제어할 수 있다. 메모리 시스템(110)은 데이터 입출력 동작을 위한 내부 동작에서의 오버 헤드를 줄일 수 있어, 데이터 입출력 동작의 성능을 향상시킬 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 설명한다. 도 11에서 설명하는 메모리 시스템의 동작 방법은 도 7에서 설명한 현재 맵 엔트리와 대상 엔트리를 결합하여 새로운 테이블에 추가하는 동작(352)을 보다 구체적으로 설명한다.
도 11을 참조하면, 메모리 시스템의 동작 방법은 현재 엔트리와 대상 엔트리 혹은 마지막 비교 엔트리의 결합 혹은 병합 여부를 확인하는 단계(404) 및 결합 엔트리를 대상 엔트리의 위치에 추가하는 단계(406)를 포함할 수 있다. 도 7에서 설명한 바와 같이, 메모리 시스템(110)은 새로운 테이블 내 이전 맵 엔트리에 대해 이진 검색을 통해 대상 엔트리를 결정할 수 있다. 실시예에 따라, 메모리 시스템(110)이 대상 엔트리를 찾으면 현재 맵 엔트리와 대상 엔트리를 결합한 후, 결합된 엔트리를 새로운 테이블 내 대상 엔트리의 위치에 삽입할 수 있다.
하지만, 메모리 시스템(110)이 대상 엔트리를 찾지 못한 경우 현재 맵 엔트리를 새로운 테이블에 추가할 때, 추후 수행될 이진 검색을 위해 새로운 테이블 내 맵 엔트리들이 시작 논리 주소로 정렬될 수 있도록 현재 맵 엔트리의 위치를 결정해야 한다. 메모리 시스템의 동작 방법은 현재 엔트리와 마지막 비교 엔트리가 결합되지 않은 경우, 마지막 비교 엔트리의 다음 이전 맵 엔트리와 현재 맵 엔트리의 시작 논리 주소를 비교하는 단계(408)를 포함할 수 있다.
현재 맵 엔트리의 시작 논리 주소가 다음 맵 엔트리의 시작 논리 주소보다 작은 경우, 메모리 시스템의 동작 방법은 해당되는 다음 이전 맵 엔트리부터 끝에 추가된 맵 엔트리를 이동시켜 빈 공간을 확보하는 단계(412) 및 빈공간에 결합 엔트리를 삽입하는 단계(414)를 포함할 수 있다.
현재 맵 엔트리의 시작 논리 주소가 다음 맵 엔트리의 시작 논리 주소보다 큰 경우, 메모리 시스템의 동작 방법은 다음 이전 맵 엔트리 뒤에 현재 맵 엔트리를 추가하는 단계(410)를 포함할 수 있다. 도시되지 않았지만, 다음 이전 맵 엔트리 뒤에 빈 공간이 없다면, 빈 공간을 확보하기 위해 뒤에 위치한 이전 맵 엔트리를 이동시켜 빈 공간을 확보하고, 빈 공간에 현재 맵 엔트리를 추가할 수 있다.
대상 엔트리의 위치에 결합 엔트리를 추가하거나(406), 결합 엔트리를 빈공간에 삽입하거나(414), 결합 엔트리를 이전 맵 엔트리의 뒤에 추가하면(410), 메모리 시스템(110)은 현재 맵 엔트리와 대상 엔트리를 결합 혹은 병합하여 생성한 결합 엔트리 혹은 결합되지 않은 현재 맵 엔트리를 새로운 테이블에 추가할 수 있고, 새로운 테이블 내 추가된 맵 엔트리는 시작 논리 주소를 기준으로 정렬될 수 있다.
도 12는 맵 엔트리의 삽입에 대한 제1 예를 설명한다.
도 12를 참조하면, 메모리 장치(150)에 저장된 맵 테이블(L2P table)은 (n+1)개의 맵 엔트리를 포함하는 것을 가정한다. 맵 데이터(L2P table)를 재구성하는 동작이 첫번째 맵 엔트리(entry index: 0)부터 세번째 맵 엔트리(entry index: 2)까지 수행된 상태이고, 현재 맵 엔트리는 네번째 맵 엔트리(entry index: 3)라고 가정한다. 도 8에서 설명한 바와 같이, 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)는 결합 혹은 병합되어 생성된 결합 엔트리(시작 논리 주소(SLBA)가 '0'이고 연속되는 논리 주소의 개수(NLB)는 '4')가 새로운 테이블에 저장되어 있다. 세번째 맵 엔트리(entry index: 2)와 네번째 맵 엔트리(entry index: 3)는 이전 맵 엔트리와 결합 또는 병합이 되지 않고 새로운 테이블에 추가되었다.
메모리 시스템(110)은 네번째 맵 엔트리(entry index: 3)와 두번째 이전 맵 엔트리를 비교할 수 있다. 네번째 맵 엔트리(entry index: 3)의 시작 논리 주소(SBLA)가 '50'인데, 두번째 이전 맵 엔트리의 시작 논리 주소(SLBA)는 '103'이고 연속되는 논리 주소의 개수(NLB)는 '5'이므로, 두 개의 맵 엔트리를 결합하거나 병합할 수 없다. 한편, 네번째 맵 엔트리(entry index: 3)의 시작 논리 주소(SBLA)인 '50'이 두번째 이전 맵 엔트리의 시작 논리 주소(SLBA)인 '103'보다 앞서 있다. 따라서, 메모리 시스템(110)은 네번째 맵 엔트리(entry index: 3)를 두번째 이전 맵 엔트리의 뒤에 추가하는 것이 아니라 두번째 이전 맵 엔트리의 앞에 삽입할 필요가 있다.
메모리 시스템(110)은 네번째 맵 엔트리(entry index: 3)를 첫번째 이전 맵 엔트리와 비교할 수 있다. 네번째 맵 엔트리(entry index: 3)의 시작 논리 주소(SBLA)인 '50'이 첫번째 이전 맵 엔트리의 시작 논리 주소(SLBA)인 '0'보다 뒤져 있고, 두 개의 맵 엔트리를 결합하거나 병합할 수 없다. 따라서, 네번째 맵 엔트리(entry index: 3)를 새로운 테이블 내 첫번째 이전 맵 엔트리와 두번째 이전 맵 엔트리 사이에 삽입하기 위해, 메모리 시스템(110)은 두번째 이전 맵 엔트리를 이동시켜 빈 공간을 확보할 수 있다. 메모리 시스템(110)은 확보된 빈 공간에 네번째 맵 엔트리(entry index: 3)를 추가할 수 있다.
도 13은 맵 엔트리의 삽입에 대한 제2 예를 설명한다.
도 13을 참조하면, 메모리 장치(150)에 저장된 맵 테이블(L2P table)은 (n+1)개의 맵 엔트리를 포함하는 것을 가정한다. 맵 데이터(L2P table)를 재구성하는 동작이 첫번째 맵 엔트리(entry index: 0)부터 다섯 번째 맵 엔트리(entry index: 4)까지 수행된 상태이고, 현재 맵 엔트리는 여섯 번째 맵 엔트리(entry index: 5)라고 가정한다. 맵 데이터(L2P table)를 재구성하는 동작이 첫번째 맵 엔트리(entry index: 0)부터 다섯 번째 맵 엔트리(entry index: 4)까지 수행하여, 메모리 시스템(110)은 첫번째 맵 엔트리(entry index: 0)와 두번째 맵 엔트리(entry index: 1)를 결합 혹은 병합하여 새로운 테이블에 추가했고, 세번째 맵 엔트리(entry index: 2)와 다섯 번째 맵 엔트리(entry index: 4)를 결합 혹은 병합하여 새로운 테이블에 추가했다.
메모리 시스템(110)은 현재 맵 엔트리인 여섯 번째 맵 엔트리(entry index: 5)와 새로운 테이블에 중간 위치(1/2)에 위치한 두번째 이전 맵 엔트리부터 결합 혹은 병합의 대상이 되는 지를 확인할 수 있다. 여섯 번째 맵 엔트리(entry index: 5)의 시작 논리 주소(SBLA)가 '150'이므로, 두번째 이전 맵 엔트리의 시작 논리 주소(SLBA)가 '50'이고 연속되는 논리 주소의 개수(NLB)는 '1'이다. 메모리 시스템(110)은 여섯 번째 맵 엔트리(entry index: 5)와 두번째 이전 맵 엔트리가 결합 혹은 병합의 대상이 되지 않는다고 판단할 수 있다.
이후, 메모리 시스템(110)은 현재 맵 엔트리인 여섯 번째 맵 엔트리(entry index: 5)와 새로운 테이블 내 세번째 이전 맵 엔트리부터 결합 혹은 병합의 대상이 되는 지를 확인할 수 있다. 여섯 번째 맵 엔트리(entry index: 5)의 시작 논리 주소(SBLA)가 '150'이므로, 세번째 이전 맵 엔트리의 시작 논리 주소(SLBA)가 '100'이고 연속되는 논리 주소의 개수(NLB)는 '8'이다. 메모리 시스템(110)은 여섯 번째 맵 엔트리(entry index: 5)와 두번째 이전 맵 엔트리가 결합 혹은 병합의 대상이 되지 않는다고 판단할 수 있다.
또한, 메모리 시스템(110)은 여섯 번째 맵 엔트리(entry index: 5)의 시작 논리 주소(SBLA)가 두번째 이전 맵 엔트리 뿐만 아니라 세번째 이전 맵 엔트리보다 뒤져 있다는 것도 알 수 있다. 따라서, 메모리 시스템(110)은 여섯 번째 맵 엔트리(entry index: 5)를 새로운 테이블 내 세번째 이전 맵 엔트리의 뒤에 추가할 수 있다.
도 11 내지 도 13을 참조하면, 메모리 시스템(110)은 맵 데이터(L2P table)를 재구성하는 과정에서, 새로운 테이블 내 맵 엔트리를 시작 논리 주소(SLAB)를 기준으로 정렬할 수 있다. 이를 통해, 메모리 시스템(110)이 추후 반복되는 맵 데이터(L2P table)의 재구성 동작을 보다 효율적으로 수행할 수 있다. 예를 들면, 맵 데이터(L2P table)가 재구성될 때 맵 엔트리가 시작 논리 주소(SLAB)를 기준으로 정렬되어 있다면, 메모리 시스템(110)은 맵 엔트리에 대해 대상 엔트리를 찾는 과정에서 소모되는 자원을 줄일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 서로 다른 주소 체계를 연결시키는 맵 엔트리를 포함하는 맵 테이블을 재구성하는 컨트롤러에서 있어서, 상기 컨트롤러는
    현재 맵 엔트리에 대응하여 이전 엔트리 중 적어도 일부가 중복되는 대상 엔트리를 찾는 단계;
    상기 대상 엔트리가 있는 경우, 상기 현재 맵 엔트리와 상기 대상 엔트리를 결합하여 결합 엔트리를 생성하는 단계; 및
    상기 결합 엔트리를 새로운 맵 테이블에 저장하는 단계
    를 수행하는, 컨트롤러.
  2. 제1항에 있어서,
    상기 대상 엔트리는 상기 현재 맵 엔트리와 연속되는 것을 포함하며,
    상기 이전 엔트리는 상기 새로운 맵 테이블 내 중간 위치부터 끝에 위치한 맵 엔트리를 포함하고,
    상기 맵 테이블에 포함된 모든 맵 엔트리에 대해 상기 대상 엔트리를 찾는 단계부터 상기 새로운 맵 테이블에 저장하는 단계를 반복 수행하는,
    컨트롤러.
  3. 제1항에 있어서,
    상기 대상 엔트리가 없는 경우, 상기 현재 맵 엔트리를 상기 새로운 맵 테이블에 저장하는 단계
    를 더 수행하는, 컨트롤러.
  4. 제1항에 있어서,
    상기 새로운 맵 테이블에 저장하는 단계를 수행하기 위해, 상기 컨트롤러는
    상기 결합 엔트리와 상기 새로운 맵 테이블에 저장된 엔트리를 비교하는 단계;
    상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 앞인 경우, 상기 저장된 엔트리부터 끝까지 이동시켜 빈 공간을 확보하는 단계; 및
    상기 빈 공간에 상기 결합 엔트리를 삽입하는 단계
    를 수행하는, 컨트롤러.
  5. 제4항에 있어서,
    상기 새로운 맵 테이블에 저장하는 단계는
    상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 뒤인 경우, 상기 결합 엔트리를 상기 저장된 엔트리 다음 위치에 저장하는 단계
    를 더 포함하는, 컨트롤러.
  6. 제1항에 있어서,
    상기 컨트롤러는,
    트림 명령(Trim command)를 수신한 후 상기 맵 테이블을 재구성하는,
    컨트롤러.
  7. 제1항에 있어서,
    상기 컨트롤러는
    상기 맵 테이블에 빈 공간이 없으면 상기 맵 테이블을 재구성하거나,
    상기 맵 테이블에 새로운 맵 엔트리가 추가되면 상기 맵 테이블을 재구성하는,
    컨트롤러.
  8. 제1항에 있어서,
    상기 새로운 맵 테이블을 비휘발성 메모리 셀을 포함하는 메모리 장치에 저장하는,
    컨트롤러.
  9. 제1 주소 체계에 대응하여 데이터를 저장하고 출력하는 메모리 장치; 및
    상기 제1 주소 체계와 구별되는 제2 주소 체계에 대응하는 데이터를 수신하거나 출력하며, 상기 제1 주소 체계와 상기 제2 주소 체계를 연결시키는 맵 엔트리를 포함하는 맵 테이블을 재구성하는 컨트롤러를 포함하고,
    상기 컨트롤러는
    현재 맵 엔트리에 대응하여 이전 엔트리 중 적어도 일부가 중복되는 대상 엔트리를 찾는 단계;
    상기 대상 엔트리가 있는 경우, 상기 현재 맵 엔트리와 상기 대상 엔트리를 결합하여 결합 엔트리를 생성하는 단계; 및
    상기 결합 엔트리를 새로운 맵 테이블에 저장하는 단계
    를 수행하는, 메모리 시스템.
  10. 제9항에 있어서,
    상기 대상 엔트리는 상기 현재 맵 엔트리와 연속되는 것을 포함하며,
    상기 이전 엔트리는 상기 새로운 맵 테이블 내 중간 위치부터 끝에 위치한 맵 엔트리를 포함하고,
    상기 맵 테이블에 포함된 모든 맵 엔트리에 대해 상기 대상 엔트리를 찾는 단계부터 상기 새로운 맵 테이블에 저장하는 단계를 반복 수행하는,
    메모리 시스템.
  11. 제9항에 있어서,
    상기 컨트롤러는
    상기 대상 엔트리가 없는 경우, 상기 현재 맵 엔트리를 상기 새로운 맵 테이블에 저장하는 단계
    를 더 수행하는, 메모리 시스템.
  12. 제9항에 있어서,
    상기 새로운 맵 테이블에 저장하는 단계를 수행하기 위해, 상기 컨트롤러는
    상기 결합 엔트리와 상기 새로운 맵 테이블에 저장된 엔트리를 비교하는 단계;
    상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 앞인 경우, 상기 저장된 엔트리부터 끝까지 이동시켜 빈 공간을 확보하는 단계; 및
    상기 빈 공간에 상기 결합 엔트리를 삽입하는 단계
    를 수행하는, 메모리 시스템.
  13. 제12항에 있어서,
    상기 새로운 맵 테이블에 저장하는 단계를 수행하기 위해, 상기 컨트롤러는
    상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 뒤인 경우, 상기 결합 엔트리를 상기 저장된 엔트리 다음 위치에 저장하는 단계
    를 더 수행하는, 메모리 시스템.
  14. 제9항에 있어서,
    상기 컨트롤러는 트림 명령(Trim command)를 수신한 후 상기 맵 테이블을 재구성하는,
    메모리 시스템.
  15. 제9항에 있어서,
    상기 맵 테이블에 빈 공간이 없으면, 상기 컨트롤러는 상기 맵 테이블을 재구성하거나,
    상기 맵 테이블에 새로운 맵 엔트리가 추가되면, 상기 컨트롤러는 상기 맵 테이블을 재구성하는,
    메모리 시스템.
  16. 제8항에 있어서,
    상기 컨트롤러는 상기 새로운 맵 테이블을 상기 메모리 장치에 저장하는,
    메모리 시스템.
  17. 제1 주소 체계에 대응하여 데이터를 저장하고 출력하는 메모리 장치를 포함하고, 상기 제1 주소 체계와 구별되는 제2 주소 체계에 대응하는 데이터를 수신하거나 출력하며, 상기 제1 주소 체계와 상기 제2 주소 체계를 연결시키는 맵 엔트리를 포함하는 맵 테이블을 재구성하는 메모리 시스템의 동작 방법에 있어서,
    현재 맵 엔트리에 대응하여 이전 엔트리 중 적어도 일부가 중복되는 대상 엔트리를 찾는 단계;
    상기 대상 엔트리가 있는 경우, 상기 현재 맵 엔트리와 상기 대상 엔트리를 결합하여 결합 엔트리를 생성하는 단계; 및
    상기 결합 엔트리를 새로운 맵 테이블에 저장하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  18. 제17항에 있어서,
    상기 대상 엔트리는 상기 현재 맵 엔트리와 연속되는 것을 포함하며,
    상기 이전 엔트리는 상기 새로운 맵 테이블 내 중간 위치부터 끝에 위치한 맵 엔트리를 포함하고,
    상기 맵 테이블에 포함된 모든 맵 엔트리에 대해 상기 대상 엔트리를 찾는 단계부터 상기 새로운 맵 테이블에 저장하는 단계가 반복 수행되는,
    메모리 시스템의 동작 방법.
  19. 제17항에 있어서,
    상기 대상 엔트리가 없는 경우, 상기 현재 맵 엔트리를 상기 새로운 맵 테이블에 저장하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  20. 제17항에 있어서,
    상기 새로운 맵 테이블에 저장하는 단계는
    상기 결합 엔트리와 상기 새로운 맵 테이블에 저장된 엔트리를 비교하는 단계;
    상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 앞인 경우, 상기 저장된 엔트리부터 끝까지 이동시켜 빈 공간을 확보한 후 상기 빈 공간에 상기 결합 엔트리를 삽입하는 단계; 및
    상기 결합 엔트리가 상기 저장된 엔트리보다 순서가 뒤인 경우, 상기 결합 엔트리를 상기 저장된 엔트리 다음 위치에 저장하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
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