KR20230036682A - 인터리빙 동작을 지원하는 메모리 장치, 메모리 시스템 및 그의 동작 방법 - Google Patents

인터리빙 동작을 지원하는 메모리 장치, 메모리 시스템 및 그의 동작 방법 Download PDF

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신범주
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Abstract

본 기술은 복수의 플레인과 복수의 플레인의 동작 상태 및 동작 결과를 저장하는 레지스터를 포함하는 적어도 하나의 메모리 다이, 및 적어도 하나의 메모리 다이와 데이터 경로를 통해 연결되어 제1 상태 확인 명령을 적어도 하나의 메모리 다이에 전송하고, 적어도 하나의 메모리 다이로부터 제1 상태 확인 명령에 대응하여 적어도 하나의 메모리 다이 내 포함된 모든 플레인의 동작 상태 및 동작 결과를 포함하는 제1 응답을 수신하는 컨트롤러를 포함하는 메모리 시스템을 제공한다.

Description

인터리빙 동작을 지원하는 메모리 장치, 메모리 시스템 및 그의 동작 방법{MEMORY DEVICE AND MEMORY SYSTEM SUPPORTING INTERLEAVING OPERATION AND OPERATION METHOD THEREOF}
본 발명은 메모리 장치, 메모리 시스템 및 그의 동작 방법에 관한 것으로서, 구체적으로 인터리빙(interleaving) 동작을 지원하는 메모리 장치 및 메모리 시스템에 관한 것이다.
메모리 시스템(memory system) 혹은 데이터 저장 장치(data storage device)를 포함하는 데이터 처리 시스템(data processing system)은, 데이터 저장 장치에 보다 많은 데이터를 저장하고, 데이터 저장 장치에 데이터를 보다 빠르게 저장하며, 데이터 저장 장치에 저장된 데이터를 보다 빠르게 출력하도록 개발되고 있다. 데이터 저장 장치는 데이터를 저장하기 위한 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀을 포함할 수 있다.
본 발명의 일 실시예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치에 저장되는 데이터를 안전하게 보호하고 신속하게 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예는 인터리빙 모드를 지원하는 복수의 플레인(plane)을 포함하는 적어도 하나의 메모리 다이와 복수의 플레인에서 인터리빙 모드로 수행되는 데이터 입출력 동작을 제어하는 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다. 메모리 시스템 내 데이터를 저장할 수 있는 복수의 메모리 셀을 포함하는 메모리 다이는 복수의 플레인을 포함할 수 있고, 컨트롤러는 플레인 단위로 데이터 입출력 동작을 병렬로 수행하여 메모리 시스템의 데이터 입출력 성능을 개선할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은 복수의 플레인과 상기 복수의 플레인의 동작 상태 및 동작 결과를 저장하는 레지스터를 포함하는 적어도 하나의 메모리 다이; 및 상기 적어도 하나의 메모리 다이와 데이터 경로를 통해 연결되어 제1 상태 확인 명령을 상기 적어도 하나의 메모리 다이에 전송하고, 상기 적어도 하나의 메모리 다이로부터 상기 제1 상태 확인 명령에 대응하여 상기 적어도 하나의 메모리 다이 내 포함된 모든 플레인의 동작 상태 및 동작 결과를 포함하는 제1 응답을 수신하는 컨트롤러를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 다이는 데이터를 저장하는 복수의 비휘발성 메모리 셀을 포함하는 복수의 플레인; 상기 복수의 플레인 각각의 동작 상태와 동작 결과를 저장하는 레지스터; 및 상태 확인 명령을 수신하면 상기 레지스터에 저장된 상기 동작 상태와 상기 동작 결과를 수집하여, 상기 상태 확인 명령에 대응하는 응답으로 출력하는 제어 회로를 포함할 수 있다.
또한, 상기 응답은 상기 복수의 플레인 각각의 동작 상태를 표시하는 비트와 상기 복수의 플레인 각각의 동작 결과를 표시하는 비트로 구성될 수 있다.
또한, 메모리 다이는 상기 상태 확인 명령과 상기 응답을 전달하는 복수의 데이터 입출력 핀; 및 외부 장치에서 전달된 칩 인에이블 신호를 수신하는 인에이블 핀을 더 포함할 수 있다. 상기 상태 확인 명령을 상기 복수의 데이터 입출력 핀을 통해 수신하기 전 상기 칩 인에이블 신호가 활성화될 수 있고, 상기 응답을 상기 복수의 데이터 입출력 핀을 통해 송신하기 전 상기 칩 인에이블 신호가 활성화될 수 있다.
또한, 상기 응답의 길이는 상기 복수의 데이터 입출력 핀의 개수의 정수배일 수 있다.
또한, 상기 응답은 상기 복수의 데이터 입출력 핀을 통해 1비트씩 출력될 수 있다.
본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법은 적어도 하나의 메모리 다이와 데이터 경로를 통해 연결되어 제1 상태 확인 명령을 상기 적어도 하나의 메모리 다이에 전송하는 단계; 상기 제1 상태 확인 명령에 대응하여, 상기 적어도 하나의 메모리 다이로부터 상기 적어도 하나의 메모리 다이 내 포함된 모든 플레인의 동작 상태 및 동작 결과를 포함하는 제1 응답을 수신하는 단계; 및 상기 제1 응답에 대응하여 상기 적어도 하나의 메모리 다이 내 포함된 플레인에 데이터 입출력 동작을 위한 명령을 전송하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 적어도 하나의 메모리 다이 내 포함된 상기 모든 플레인의 동작 상태와 동작 결과를 수신하여 레지스터에 저장하는 단계를 더 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템 내 컨트롤러가 메모리 다이에 포함된 복수의 플레인에 대한 동작 상태 및 동작 결과를 한번의 질의와 응답을 통해 확인할 수 있어, 컨트롤러가 인터리빙 모드로 데이터 입출력 동작을 배정하는 과정에서 플레인의 상태를 하나씩 확인하는 데 소요되는 동작 마진을 줄일 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 데이터 입출력 동작을 수행하는 과정에서 사용되는 자원을 효율적으로 관리할 수 있고, 데이터 입출력 성능을 향상시키기 위해 자원이 불필요하게 소요되는 것을 억제할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 도 1~3에서 설명한 컨트롤러의 내부 계층을 설명한다.
도 5는 메모리 시스템 내 플레인의 동작 상태 및 동작 결과를 확인하기 위한 동작 타이밍을 설명한다.
도 6은 상태 확인 명령에 대응하는 제1 응답을 설명한다.
도 7은 도 6에서 설명한 제1응답에 기초하여 메모리 시스템이 인터리빙 모드로 수행하는 데이터 입출력 동작을 설명한다.
도 8은 상태 확인 명령에 대응하는 제2 응답을 설명한다.
도 9는 도 8에서 설명한 제2응답에 기초하여 메모리 시스템이 인터리빙 모드로 수행하는 데이터 입출력 동작을 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 1을 참조하면, 메모리 시스템(110)은 컨트롤러(130)와 메모리 장치(150)를 포함할 수 있다. 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하여, 호스트(102, 도 2 참조)가 전송한 데이터를 저장하거나, 호스트(102)의 요청에 의해 저장된 데이터를 출력할 수 있다. 컨트롤러(130)는 메모리 장치(150)의 데이터 입출력 동작을 제어하며, 호스트(102)와의 데이터 통신을 수행할 수 있다.
실시예에 따라, 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(CH0, CH1) 및 웨이(W0, W1, W2, W3) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 메모리 칩(chip) 혹은 복수의 메모리 칩(chip)을 통해 구현될 수 있다. 예를 들면, 메모리 장치(150)는 메모리 칩으로 구현되는 복수의 메모리 다이(192, 194, 196, 198)을 포함할 수 있다. 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있는 복수의 메모리 다이(192, 194, 196, 198)는 하나의 채널(CH0)을 공유할 수 있다. 대용량 데이터를 저장할 수 있는 메모리 시스템(110)은 컨트롤러(130)와 복수의 채널(CH0, CH1)을 통해 연결되는 복수의 메모리 다이(192, 194, 196, 198)를 포함할 수 있다. 또한, 각 메모리 다이(192, 194, 196, 198)는 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 다이(192, 194, 196, 198)는 적어도 하나의 메모리 플레인을 포함할 수 있다. 예를 들면, 제4 메모리 다이(198)는 4개의 플레인(P0~P3, 172, 174, 176, 178)을 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156, 도 2 참조)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
각 플레인(172, 174, 176, 178)은 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(60)은 프로그램 동작 시 함께 데이터가 저장되거나 읽기 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인(172, 174, 176, 178), 혹은 적어도 하나의 메모리 다이(192, 194, 196, 198)를 포함할 수 있다. 도 1에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 1에서 설명한 내부 구성에 한정되지 않을 수 있다.
대용량의 데이터를 저장하고 출력하기 위한 데이터 입출력 동작의 성능을 개선하기 위해서, 메모리 시스템(110)은 복수의 데이터 입출력 동작을 빠르게 처리할 필요가 있다. 복수의 데이터 입출력 동작을 병렬로 수행하면, 특정 비휘발성 메모리 셀 그룹에 데이터를 프로그램하거나 비휘발성 메모리 셀 그룹에 저장된 데이터를 읽는 데 소요되는 시간 동안 다른 비휘발성 메모리 셀 그룹에서도 데이터를 프로그램하거나 읽을 수 있다. 이 경우, 복수의 비휘발성 메모리 셀 그룹이 데이터 경로를 공유하더라도, 각 비휘발성 메모리 셀 그룹이 교번적으로 데이터 경로를 사용함으로써 데이터 충돌을 회피할 수 있다. 본 발명의 실시예에서는 메모리 다이(192, 194, 196, 198)에 포함된 각각의 플레인(172, 174, 176, 178)이 독립적으로 데이터 입출력 동작을 수행할 수 있다. 도 1을 참조하면, 4개의 메모리 다이(192, 194, 196, 198)에 포함된 16개의 플레인이 독립적으로 데이터 입출력 동작을 수행할 수 있고, 공유된 채널(CH0)을 통해 데이터를 송수신할 수 있다. 컨트롤러(130)와 메모리 다이(192, 194, 196, 198) 간 데이터를 송수신하는 동작은 각 플레인(172, 174, 176, 178) 내 비휘발성 메모리 셀에 데이터를 프로그램하거나 읽거나 삭제하는 동작보다 매우 빨리 수행될 수 있기 때문에, 복수의 메모리 다이 혹은 복수의 플레인이 하나의 채널을 공유하면 메모리 시스템(110)의 집적도를 개선할 수 있다.
메모리 시스템(110)의 데이터 입출력 동작의 성능을 개선하기 위해, 메모리 시스템(110)은 복수의 입출력 동작을 복수의 플레인(172, 174, 176, 178)에서 병렬로 수행하는 플레인 인터리빙(plane interleaving)을 지원할 수 있다. 플레인 인터리빙(plane interleaving)을 통해 메모리 시스템(110)의 데이터 입출력 동작의 성능을 개선하기 위해서, 컨트롤러(130)가 메모리 시스템(110)이 수행해야 하는 복수의 입출력 동작을 복수의 플레인(172, 174, 176, 178)에서 병렬로 수행될 수 있도록 배정하는 스케줄링(scheduling)이 중요하다.
플레인 단위로 데이터 입출력 동작을 병렬로 수행하기 위해서, 컨트롤러(130)는 복수의 플레인(172, 174, 176, 178)에 대한 동작 상태 및 동작 결과를 확인할 필요가 있다. 컨트롤러(130)는 메모리 다이(192, 194, 196, 198)에 포함된 복수의 플레인(172, 174, 176, 178)에 대한 정보를 수집하기 위한 명령을 메모리 다이(192, 194, 196, 198)에 전송할 수 있다. 명령에 대응하여, 메모리 다이(192, 194, 196, 198)는 컨트롤러(130)의 명령에 대응하여 복수의 플레인(172, 174, 176, 178)에 대한 정보를 컨트롤러(130)로 전송할 수 있다. 메모리 다이(192, 194, 196, 198)는 내부에 포함된 복수의 플레인(172, 174, 176, 178)의 동작 상태 및 동작 결과를 저장하고 있는 레지스터(184)를 포함할 수 있다. 컨트롤러(130)가 명령을 전송하면 메모리 다이(192, 194, 196, 198)는 레지스터(184)에 저장된 모든 플레인(172, 174, 176, 178)의 동작 상태 및 동작 결과를 컨트롤러(130)에 전송할 수 있다.
도 1을 참조하면, 컨트롤러(130) 내 메모리 인터페이스(NAND I/F, 142)는 컨트롤러(130)와 메모리 장치(150) 내 데이터 통신을 제어할 수 있다. 메모리 인터페이스(142)는 명령큐(CMD Q, 182)를 포함할 수 있다. 명령큐(182)에는 메모리 장치(150)에서 수행될 여러 가지 동작에 대한 명령 혹은 정보가 순차적으로 저장될 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 복수의 명령큐(182)를 포함할 수 있다. 예를 들어, 메모리 인터페이스(142)는 메모리 다이(192, 194, 196, 198)의 개수 혹은 플레인(172, 174, 176, 178)의 개수에 대응하는 수만큼의 명령큐(182)를 포함할 수 있다.
예를 들어, 명령큐(182)에 상태 확인 명령(CHK_C)이 포함되어 있고, 상태 확인 명령(CHK_C)이 명령큐(182)에서 디큐(dequeue)되어 제4 메모리 다이(198)에 전달될 수 있다. 제4 메모리 다이(198)는 레지스터(184)에 저장된 정보, 즉 모든 플레인(172, 174, 176, 178)의 동작 상태 및 동작 결과를 상태 확인 명령(CHK_C)에 대응하는 응답으로 컨트롤러(130)에 전송할 수 있다. 이하에서는, 컨트롤러(130)와 적어도 하나의 메모리 다이(198) 간 상태 확인 명령(CHK_C) 및 그에 대응하는 응답을 송수신하는 방법, 응답의 구조, 응답에 대응하여 개선될 수 있는 메모리 시스템(110)의 동작 성능에 대해 설명한다.
실시예에 따라, 상태 확인 명령(CHK_C)는 메모리 다이의 주소를 포함할 수 있다. 채널(CH0, CH1)을 공유하는 메모리 다이의 수가 많은 경우, 컨트롤러(130)는 채널을 공유하는 메모리 다이 중 하나를 특정하기 위해, 메모리 다이의 주소를 사용할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 읽기 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입 혹은 MLC (Multi Level Cell) 타입을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 읽기 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 읽기 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다. 실시예에 따라, 호스트 인터페이스(132)는 도 1에서 설명한 명령큐(56)를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다. 도 2에서 설명하는 에러 정정부(138)은 도 1에서 설명한 컨트롤러(130) 내 구성 요소 중 적어도 일부를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 패스(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3 내지 4에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리적 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리적 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리적 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 도 1 내지 도 4에서 설명한 컨트롤러(130)의 내부 계층을 설명한다.
도 4를 참조하면, 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240)은 크게 어드레스 변환 계층(Address Translation Layer, ATL), 가상 플래시 계층(Virtual Flash Layer, VFL) 및 플래시 인터페이스 계층(Flash Interface Layer, FIL)으로 구분될 수 있다.
예를 들면, 어드레스 변환 계층(ATL)은 파일 시스템으로부터 전송된 논리 어드레스(LA)을 논리 페이지 어드레스(Logical Page Address)로 변환할 수 있다. 어드레스 변환 계층(ATL)은 논리 어드레스 공간의 어드레스 변환 과정을 수행한다. 즉, 어드레스 변환 계층(ATL)은 호스트에서 전송된 논리 어드레스(LA)에 대하여 플래시 메모리(144)의 논리 페이지 어드레스(LPA)가 맵핑되는 맵핑 정보에 의거하여 어드레스 변환 과정을 수행한다. 이러한 논리 대 논리 어드레스 맵핑 정보(Logical to Logical Address mapping information: 이하 'L2L'이라고 함)들은 메모리 장치(150) 내 메타 데이터를 저장하는 영역에 저장될 수 있다.
가상 플래시 계층(VFL)은 어드레스 변환 계층(ATL)로부터 변환된 논리 페이지 어드레스(LPA)을 가상 페이지 어드레스(Virtual Page Address, VPA)로 변환할 수 있다. 여기서 가상 페이지 어드레스(VPA)는 가상의 플래시 메모리의 물리적 어드레스에 대응할 수 있다. 즉, 가상 페이지 어드레스(VPA)는 도 2에서 설명한 메모리 장치(150) 내 메모리 블록(152, 154, 156)에 대응할 수 있다. 이때, 메모리 장치(150) 내 메모리 블록(152, 154, 156) 중 배드 블록이 있다면 제외될 수 있다. 또한, 가상 플래시 계층(VFL)은 메모리 장치(150)에 저장된 논리 대 가상 어드레스 맵핑 정보(L2V) 및 유저 데이터를 저장하기 위한 데이터 영역 내 맵핑 정보를 복원하기 위한 스캔 영역으로부터 스캔된 정보(Scanned Information)을 이용하여 논리 대 가상 어드레스 맵핑 정보(L2V)을 복원할 수 있는 복원 알고리즘(Recovering Algorithm)은 포함할 수 있다. 가상 플래시 계층(VFL)은 이러한 복원 알고리즘을 통하여 복원된 논리 대 가상 어드레스 맵핑 정보(L2V)을 이용하여 가상 어드레스 공간의 어드레스 변환 과정을 수행할 수 있다.
플래시 인터페이스 계층(FIL)는 가상 플래시 계층(VFL)의 가상 페이지 어드레스(Virtual Page Address)을 메모리 장치(150)의 물리적 페이지 어드레스(Physical Page Address)로 변환한다. 플래시 인터페이스 계층(FIL)은 메모리 장치(150)와의 인터페이싱 동작을 수행하는 위한 로우 레벨 동작을 수행한다. 예를 들어, 메모리 장치(150)의 하드웨어를 제어하기 위한 로우 레벨 드라이버, 메모리 장치(150)로부터 전달된 데이터의 에러를 정정하기 위한 에러 정정코드(Error Correction Code, ECC) 및 베드 블록 관리 모듈(Bad Block Management, BBM) 등의 동작을 수행하는 모듈 혹은 회로들이 플래시 인터페이스 계층(FIL)에 포함될 수 있다.
도 5는 메모리 시스템 내 플레인의 동작 상태 및 동작 결과를 확인하기 위한 동작 타이밍을 설명한다. 구체적으로, 도 5는 도 1에서 설명한 컨트롤러(130)와 복수의 메모리 다이(192, 194, 196, 198) 중 제4 메모리 다이(198) 사이에 상태 확인 명령(Read Status Command, 70h)와 응답(Status Output)을 송수신하는 데이터 통신 과정을 예로 들어 설명한다.
도 5를 참조하면, 컨트롤러(130)는 제4 메모리 다이(198)와 데이터, 명령 혹은 정보 등등을 송수신하기 위해서 제4 메모리 다이(198)와 연결된 칩 인에이블 신호(Chip enable, CE#)를 활성화시킬 수 있다. 실시예에 따라, 도 5에서 칩 인에이블 신호(Chip enable, CE#)는 논리 로우 레벨로 활성화되고, 논리 하이 레벨로 비활성화될 수 있다. 예를 들어, 컨트롤러(130)가 제4 메모리 다이(198)에 명령을 전송하거나 제4 메모리 다이(198)로부터 응답을 수신하는 경우, 칩 인에이블 신호(Chip enable, CE#)는 명령 래치 인에이블 신호 셋업 타임(CLE setup time, tCLS) 및 명령 래치 인에이블 신호 홀드 타임(CLE hold time, tCLH)만큼 활성화될 수 있다.
칩 인에이블 신호(Chip enable, CE#)가 활성화된 후, 컨트롤러(130)는 명령 래치 인에이블 신호(Command latch enable, CLE)를 활성화시킬 수 있다. 명령 래치 인에이블 신호(Command latch enable, CLE)는 컨트롤러(130)가 제4 메모리 다이(198)에 명령을 전송하고 제4 메모리 다이(198)는 해당 명령을 수신하기 위해 사용된다. 명령 래치 인에이블 신호(Command latch enable, CLE)는 명령 래치 인에이블 신호 셋업 타임(CLE setup time, tCLS)과 명령 래치 인에이블 신호 홀드 타임(CLE hold time, tCLH)만큼 논리 하이 레벨로 활성화될 수 있다. 실시예에 따라, 명령 래치 인에이블 신호 셋업 타임(CLE setup time, tCLS)과 명령 래치 인에이블 신호 홀드 타임(CLE hold time, tCLH)은 달라질 수 있다.
한편, 컨트롤러(130)는 클록 신호(CLK)을 기초로 생성될 수 있는 쓰기 인에이블 신호(Write enable, WE#)를 논리 로우 레벨로 활성화시킬 수 있다. 쓰기 인에이블 신호(Write enable, WE#)는 기 설정된 쓰기 인에이블 신호의 펄스 폭(WE# pulse width, tWP)만큼 활성화된다. 쓰기 인에이블 신호(Write enable, WE#)는 컨트롤러(130)가 제4 메모리 다이(198)에 명령, 데이터 등을 전달할 때 활성화될 수 있다. 반면, 제4 메모리 다이(198)가 컨트롤러(130)에 데이터, 완료 통지, 상태 정보 등을 전달할 때에는 쓰기 인에이블 신호(Write enable, WE#)를 기초로 생성될 수 있는 읽기 인에이블 신호(Read enable, RE#)가 논리 로우 레벨로 활성화될 수 있다.
명령 래치 인에이블 신호(Command latch enable, CLE)와 쓰기 인에이블 신호(Write enable, WE#)가 활성화된 상태에서, 컨트롤러(130)는 데이터 입출력 채널(Data input/output, I/O[7:0])을 통해 상태 확인 명령(70h)을 제4 메모리 다이(198)에 전송할 수 있다. 실시예에 따라, 상태 확인 명령(70h)은 한 바이트의 길이를 가질 수 있다. 데이터 입출력 채널(Data input/output, I/O[7:0])에서 상태 확인 명령(70h)에 대응하는 값은 데이터 홀드 타임(Data hold time, tDH) 및 데이터 셋업 타임(Data setup time, tDS)만큼 유지될 수 있다. 데이터 홀드 타임(Data hold time, tDH) 및 데이터 셋업 타임(Data setup time, tDS) 동안, 제4 메모리 다이(198)는 상태 확인 명령(70h)을 수신할 수 있다.
제4 메모리 다이(198)가 상태 확인 명령(70h)을 수신하기 위한 충분한 동작 마진을 제공한 후, 컨트롤러(130)는 칩 인에이블 신호(Chip enable, CE#)를 비활성화시킬 수 있다. 기 설정된 시간이 지난 후, 컨트롤러(130)는 칩 인에이블 신호(Chip enable, CE#)를 다시 활성화시킨다. 칩 인에이블 신호(Chip enable, CE#)를 비활성화시킨 후 다시 활성화시켜 컨트롤러(130)와 제4 메모리 다이(198) 간 명령, 데이터 등의 송수신을 명확하게 분리할 수 있다.
명령 래치 인에이블 신호가 비활성화된 후 읽기 인에이블 신호까지의 지연 시간(CLE to RE# delay, tCLR) 및 쓰기 인에이블 신호가 비활성화된 후 읽기 인에이블 신호가 활성화되는 시간(WE# high to RE# low, tWHR)이 지난 후에, 컨트롤러(130)는 읽기 인에이블 신호(Read enable, RE#)를 논리 로우 레벨로 활성화시킬 수 있다. 읽기 인에이블 신호 액세스 타임(RE# access time, tREA)동안, 제4 메모리 다이(198)는 읽기 인에이블 신호(Read enable, RE#)가 활성화되었음을 인지하고, 이전에 수신한 상태 확인 명령(70h)에 대응하는 응답(Status Output)을 데이터 입출력 채널(Data input/output, I/O[7:0])을 통해 출력할 수 있다. 제4 메모리 다이(198)가 출력하는 응답(Status Output)을 컨트롤러(130)가 수신하는 데 어려움이 없도록, 제4 메모리 다이(198)는 데이터 입출력 채널(Data input/output, I/O[7:0])에서 응답(Status Output)을 읽기 인에이블 신호의 비활성화된 후 출력을 홀드하는 시간(RE# high to output hold, tRHOH)과 읽기 인에이블 신호의 비활성화된 후 하이 임피던스 상태를 출력하는 시간(RE# high to output hi-Z, tRHZ)을 만족할 때까지 유지시킬 수 있다. 또한, 제4 메모리 다이(198)는 데이터 입출력 채널(Data input/output, I/O[7:0])에서 응답(Status Output)을 칩 인에이블 신호의 비활성화된 후 응답(Status Output)의 홀드 타임(CE# high to output hold, tCOH) 및 칩 인에이블 신호의 비활성화된 후 하이 임피던스 상태를 출력하는 시간(CE# high to output hi-Z, tCHZ)까지 유지시킬 수 있다. 전술한 바와 같이, 컨트롤러(130)는 제4 메모리 다이(198)와의 상태 확인 명령(Read Status Command, 70h)와 응답(Status Output)을 송수신하기 위해 설정된 동작 마진을 통해 오류 없이 제4 메모리 다이(198) 내 모든 플레인에 대한 동작 정보 및 동작 결과를 수신할 수 있다.
도 6은 상태 확인 명령에 대응하는 제1 응답을 설명한다.
도 6을 참조하면, 컨트롤러(130)가 전송한 상태 확인 명령에 대응하여 메모리 다이(192, 194, 196, 198)가 출력하는 제1 응답은 1 바이트, 즉 8비트로 구성될 수 있다. 제1응답의 첫번째 비트(SR[0])는 현재 페이지에서 수행된 동작의 성공/실패(Pass/Fail) 여부를 가리킬 수 있다. 여기서, 현재 페이지에서 수행된 동작으로는 프로그램 동작 및 삭제 동작을 예로 들 수 있다. 예를 들어, 첫번째 비트(SR[0])가 '0'이면 현재 페이지에서 수행된 동작이 성공했음을 가리키고, 첫번째 비트(SR[0])가 '1'이면 현재 페이지에서 수행된 동작이 실패했음을 가리킬 수 있다.
제1 응답의 두번째 비트(SR[1])는 이전 페이지에 대한 캐시 프로그램 동작(Cache PGM)의 성공/실패 여부를 가리킬 수 있다. 제1 응답의 세번째 비트(SR[2])부터 다섯번째 비트(SR[4])까지는 사용되지 않을 수 있다.
제1 응답의 여섯번째 비트(SR[5])는 캐시 프로그램 동작, 캐시 읽기 동작, 다른 페이지의 프로그램, 블록 삭제, 읽기 동작이 수행 중인지를 가리킬 수 있다. 예를 들어, 여섯번째 비트(SR[5])가 '0'이면 수행 중(busy)이고, '1'이면 다음 동작을 위한 대기(ready)상태일 수 있다. 실제로 프로그램 동작이 수행되는 동안에 여섯번째 비트(SR[5])는 '0'일 수 있지만, 캐시 모드 중에 내부 동작이 종료되면 여섯번째 비트(SR[5])가 '1'로 변경될 수 있다.
제1 응답의 일곱번째 비트(SR[6])는 페이지 프로그램 동작, 블록 삭제 동작, 캐시 프로그램 동작, 읽기 동작, 캐시 읽기 동작이 수행 중인지를 가리킬 수 있다. 예를 들어, 일곱번째 비트(SR[6])가 '0'이면 수행 중(busy)이고, '1'이면 다음 동작을 위한 대기(ready)상태일 수 있다. 내부 캐시가 새로운 데이터를 저장할 수 있는 경우 일곱번째 비트(SR[6])는 '1'이 될 수 있다. 실시예에 따라, 일곱번째 비트(SR[6])는 컨트롤러(130)에 메모리 다이(192, 194, 196, 198)의 동작 상태(Ready/Busy)를 출력하는 핀의 값과 동일할 수 있다.
제1 응답의 여덟번째 비트(SR[7])는 쓰기 보호(Write Protect)에 관한 것으로, '0'이면 보호(protected)를 가리키고, '1'이면 비보호(Unprotected)를 가리킬 수 있다.
도 6을 참조하면, 메모리 다이(192, 194, 196, 198)에 복수의 플레인(172, 174, 176, 178)이 포함되는 경우에도, 제1 응답은 복수의 플레인(172, 174, 176, 178) 중 하나의 플레인에 대한 동작 정보 및 동작 결과를 출력하는 데 적합한 데이터 구조를 가지고 있다.
도 7은 도 6에서 설명한 제1응답에 기초하여 메모리 시스템이 인터리빙 모드로 수행하는 데이터 입출력 동작을 설명한다. 도 7은 제4 메모리 다이(198) 내 4개의 플레인(P0~P3)에서 인터리빙 동작을 수행하는 경우를 예로 들어 설명한다.
도 1 및 도 7을 참조하면, 각각의 플레인(P0~P3)은 독립적, 개별적으로 데이터 입출력 동작을 수행할 수 있는 인터리빙 모드를 지원할 수 있다. 다만, 제4 메모리 다이(198) 내 각각의 플레인(P0~P3)은 데이터 경로(예, 채널)를 공유하고 있다. 예를 들어, 컨트롤러(130)가 각각의 플레인(P0~P3)에 저장된 데이터를 읽기 위한 읽기 명령(P0 Read, P1 Read, P2 Read, P3 Read)를 순차적으로 발생시킬 수 있다. 컨트롤러(130)는 각각의 플레인(P0~P3) 중 읽기 동작의 수행이 가능한 지를 확인해야 한다. 각각의 플레인(P0~P3)은 하나의 데이터 경로를 공유하고 있기 때문에, 컨트롤러(130)는 각각의 플레인(P0~P3)에 읽기 명령(P0 Read, P1 Read, P2 Read, P3 Read)을 전달하기 전에 각각의 플레인(P0~P3)의 동작 상태를 확인하기 위한 상태 확인 명령을 전송할 수 있다(P0 Status check, P1 Status check, P2 Status check, P3 Status check).
도 6을 참조하면, 상태 확인 명령에 대응하는 응답은 하나의 플레인에 대한 동작 정보 및 동작 결과를 포함할 수 있다. 따라서, 복수의 플레인(P0~P3)의 정보를 획득하기 위해서, 컨트롤러(130)는 복수의 상태 확인 명령(P0 Status check, P1 Status check, P2 Status check, P3 Status check)을 전송하고, 제4 메모리 다이(198)는 각각에 대한 응답을 컨트롤러(130)에 전송할 수 있다.
도 7을 참조하면, 제1 플레인(P0)에 대한 정보를 확인하고 읽기 명령의 수행이 가능하면, 컨트롤러(130)는 해당 플레인에서 읽기 명령을 전송할 수 있다. 제1 플레인(P0)은 읽기 동작(tR)을 수행한 뒤, 컨트롤러(130)로 데이터를 출력할 수 있다. 제1 플레인(P0)에서 읽기 동작이 수행되는 동안, 컨트롤러(130)는 제2 플레인(P1)에 대한 정보를 확인하고 읽기 명령을 전송할 수 있다. 제2 플레인(P2)은 읽기 명령을 수행하여 컨트롤러(130)로 데이터를 출력할 수 있다. 컨트롤러(130)는 복수의 플레인(P0~P3) 각각에 대해 동작 상태를 확인하고 읽기 명령을 전송하기 때문에, 각 플레인에서 수행되는 읽기 동작에 대한 동작 마진(tR)이 중첩되는 정도가 줄어들 수 있다. 이는 메모리 시스템(110)에서 각 플레인(P0~P3)에서 개별적, 독립적으로 읽기 동작을 수행할 수 있지만, 병렬로 수행되는 정도가 낮아짐을 가리킬 수 있다. 이러한 방법으로는 메모리 시스템(110)의 데이터 입출력 성능을 개선하는 데 한계가 있을 수 있다.
도 8은 상태 확인 명령에 대응하는 제2 응답을 설명한다. 여기서, 제2응답은 메모리 다이에 4개의 플레인이 포함된 경우를 예로 들어 설명한다. 메모리 다이에 포함된 플레인의 개수가 증가하면, 제2응답의 길이가 길어질 수 있다. 또한, 제2응답에 포함시킬 정보의 종류에 대응하여 제2응답의 길이가 달라질 수 있다. 예를 들면, 제2응답은 1바이트, 2바이트 혹은 3바이트의 길이를 가질 수 있다.
도 8을 참조하면, 컨트롤러(130)가 전송한 상태 확인 명령에 대응하여 메모리 다이(192, 194, 196, 198)가 출력하는 제2 응답은 1 바이트, 즉 8비트로 구성되는 것을 예로 들어 설명한다. 제2응답의 첫번째 비트(SR[0])는 제1 플레인(P0)에서 수행된 동작의 성공/실패(Pass/Fail) 여부를 가리킬 수 있다. 여기서, 제1 플레인(P0)에서 수행된 동작으로는 프로그램 동작 및 삭제 동작을 예로 들 수 있다. 예를 들어, 첫번째 비트(SR[0])가 '0'이면 제1 플레인(P0)에서 수행된 동작이 성공했음을 가리키고, 첫번째 비트(SR[0])가 '1'이면 제1 플레인(P0)에서 수행된 동작이 실패했음을 가리킬 수 있다. 마찬가지로, 제2 응답의 두번째 비트(SR[1]), 세번째 비트(SR[2]) 및 네번째 비트(SR[3])는 제2 플레인(P1), 제3 플레인(P2) 및 제4 플레인(P3)에서 수행된 동작에 대한 성공/실패 여부를 가리킬 수 있다.
제2응답의 다섯번째 비트(SR[4])는 제1 플레인(P0)이 동작을 수행 중인지를 가리킬 수 있다. 예를 들어, 제1 플레인(P0)에서 프로그램 동작, 삭제 동작 혹은 읽기 동작이 수행 중(busy)이면 '0'이고, 대기 상태(ready)이면 '1'일 수 있다. 마찬가지로, 제2 응답의 여섯번째 비트(SR[5]), 일곱번째 비트(SR[6]) 및 여덟번째 비트(SR[7])는 제2 플레인(P1), 제3 플레인(P2) 및 제4 플레인(P3)이 동작을 수행 중인지를 가리킬 수 있다.
전술한 바와 같이, 메모리 다이(192, 194, 196, 198)가 출력하는 제2 응답은 메모리 다이에 포함된 모든 플레인(P0~P3)에 대한 동작 상태(busy/ready) 및 동작 결과(Pass/Fail)를 포함할 수 있다. 컨트롤러(130)가 전송한 상태 확인 명령에 대응하여, 메모리 다이(192, 194, 196, 198)는 레지스터(184)에 저장된 내용을 기초로 제2 응답을 구성하여, 컨트롤러(130)로 출력할 수 있다.
도 9는 도 8에서 설명한 제2응답에 기초하여 메모리 시스템이 인터리빙 모드로 수행하는 데이터 입출력 동작을 설명한다. 도 9는 도 7에서와 유사하게, 제4 메모리 다이(198) 내 4개의 플레인(P0~P3)에서 인터리빙 동작을 수행하는 경우를 예로 들어 설명한다.
도 1 및 도 9를 참조하면, 각각의 플레인(P0~P3)은 독립적, 개별적으로 데이터 입출력 동작을 수행할 수 있는 인터리빙 모드를 지원할 수 있다. 다만, 제4 메모리 다이(198) 내 각각의 플레인(P0~P3)은 데이터 경로(예, 채널)를 공유하고 있다. 예를 들어, 컨트롤러(130)가 각각의 플레인(P0~P3)에 저장된 데이터를 읽기 위한 읽기 명령(P0 Read, P1 Read, P2 Read, P3 Read)를 순차적으로 발생시킬 수 있다. 컨트롤러(130)는 각각의 플레인(P0~P3) 중 읽기 동작의 수행이 가능한 지를 확인해야 한다.
도 8을 참조하면, 컨트롤러(130)의 상태 확인 명령에 대응하여 제4 메모리 다이(198)는 내부에 포함된 모든 플레인(P0~P3)에 대한 동작 상태 및 동작 결과를 한번의 응답으로 컨트롤러(130)에 전달할 수 있다. 따라서, 컨트롤러(130)는 각각의 플레인(P0~P3)에 대해 상태 확인 명령을 전달할 필요 없이, 제4 메모리 다이(198)에 한번의 상태 확인 명령을 전달할 수 있다. 상태 확인 명령에 대응하여, 제4 메모리 다이(198)는 모든 플레인(P0~P3)에 대한 동작 상태 및 동작 결과를 컨트롤러(130)에 전달할 수 있다.
도 9를 참조하면, 첫번째 상태 확인 명령에 대응하는 제2 응답을 통해, 제4 메모리 장치(198)는 제1 플레인(P0)은 동작 대기 상태(Rdy)이지만, 제2 내지 제4 플레인(P1~P3)은 동작 중(Bsy)임을 전송할 수 있다. 컨트롤러(130)는 제2 응답에 대응하여 제1 플레인(P0)에서 읽기 동작을 수행할 수 있다.
제1 플레인(P0)에서 수행될 읽기 명령(P0 Read)를 전송한 후, 컨트롤러(130)는 두번째 상태 확인 명령을 제4 메모리 다이(198)에 전송할 수 있다. 두번째 상태 확인 명령에 대응하는 제2 응답을 통해, 제4 메모리 다이(198)는 제1 플레인(P0)은 동작 중(Bsy)이지만 제2 내지 제4 플레인(P1~P3)은 대기 상태(Rdy)임을 가리킬 수 있다. 컨트롤러(130)는 제2 내지 제4 플레인(P1~P3) 각각에 대해 상태 확인 명령을 전송할 필요 없이, 제2 내지 제4 플레인(P1~P3)에서 수행될 읽기 명령(P1 Read, P2 Read, P3 Read)을 순차적으로 전달할 수 있다. 제4 메모리 다이(198) 내 제2 내지 제4 플레인(P1~P3)은 읽기 명령(P1 Read, P2 Read, P3 Read)에 대응하여 개별적, 독립적으로 읽기 동작(tR)을 수행할 수 있다.
전술한 바와 같이, 컨트롤러(130)가 상태 확인 명령을 제4 메모리 다이(198) 내 각각의 플레인의 정보를 확인하기 위해 전송할 필요가 없어지면서, 제4 메모리 다이(198) 내 각 플레인이 수행할 수 있는 데이터 입출력 동작의 동작 마진이 중첩되는 정도가 커질 수 있다. 이는, 복수의 플레인이 데이터 입출력 동작을 병렬로 수행하는 시간이 길어지는 것을 가리키고, 메모리 시스템(110)은 동일한 시간 동안 보다 많은 데이터 입출력 동작을 수행할 수 있으므로 데이터 입출력 성능이 개선될 수 있음을 가리킬 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 플레인과 상기 복수의 플레인의 동작 상태 및 동작 결과를 저장하는 레지스터를 포함하는 적어도 하나의 메모리 다이; 및
    상기 적어도 하나의 메모리 다이와 데이터 경로를 통해 연결되어 제1 상태 확인 명령을 상기 적어도 하나의 메모리 다이에 전송하고, 상기 적어도 하나의 메모리 다이로부터 상기 제1 상태 확인 명령에 대응하여 상기 적어도 하나의 메모리 다이 내 포함된 모든 플레인의 동작 상태 및 동작 결과를 포함하는 제1 응답을 수신하는 컨트롤러
    를 포함하는, 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 상태 확인 명령은 상기 적어도 하나의 메모리 다이 중 특정 메모리 다이를 가리키는 주소를 포함하는,
    메모리 시스템.
  3. 제1항에 있어서,
    상기 동작 상태는 플레인에서 제1 동작이 수행중인 지 혹은 상기 제1 동작을 위한 준비 상태인지를 가리키고,
    상기 제1 동작은 프로그램 동작, 삭제 동작 혹은 읽기 동작인,
    메모리 시스템.
  4. 제1항에 있어서,
    상기 동작 결과는 플레인에서 수행된 제2 동작의 성공 혹은 실패 여부를 가리키고,
    상기 제2 동작은 프로그램 동작 혹은 삭제 동작인,
    메모리 시스템.
  5. 제1항에 있어서,
    상기 제1 응답은 바이트(Byte) 단위의 크기를 가지며,
    상기 제1 응답 내 2비트가 상기 복수의 플레인 각각에 할당되고,
    상기 제1 응답에 포함된 상기 동작 상태 및 상기 동작 결과 각각은 1비트 정보인,
    메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는
    상기 제1 응답에 대응하여 상기 적어도 하나의 메모리 다이 내 상기 복수의 플레인 중 적어도 하나의 동작 가능한 플레인이 있다면, 제3 동작 중 해당 플레인에서 수행될 단위 동작을 전달하고,
    상기 적어도 하나의 동작 가능한 플레인으로부터 상기 단위 동작이 완료되면, 제2 상태 확인 명령을 상기 메모리 다이에 전송하는,
    메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는
    상기 제2 상태 확인 명령에 대응하는 제2 응답에 대응하여, 상기 메모리 다이 내 상기 복수의 플레인 중 상기 동작 가능한 플레인 외 다른 플레인이 동작 가능한 상태가 되면, 상기 제3 동작 중 상기 다른 플레인에서 수행될 단위 동작을 전달하는,
    메모리 시스템.
  8. 제1항에 있어서,
    상기 복수의 플레인 각각은 복수의 메모리 블록과 데이터 입출력 버퍼를 포함하여 독립적으로 데이터 입출력 동작을 수행할 수 있고,
    상기 레지스터는 상기 복수의 플레인 각각이 동작을 수행 중인지를 가리키는 상기 동작 상태와 상기 복수의 플레인에서 수행된 동작의 결과인 동작 결과를 저장하는,
    메모리 시스템.
  9. 데이터를 저장하는 복수의 비휘발성 메모리 셀을 포함하는 복수의 플레인;
    상기 복수의 플레인 각각의 동작 상태와 동작 결과를 저장하는 레지스터; 및
    상태 확인 명령을 수신하면 상기 레지스터에 저장된 상기 동작 상태와 상기 동작 결과를 수집하여, 상기 상태 확인 명령에 대응하는 응답으로 출력하는 제어 회로
    를 포함하는, 메모리 다이.
  10. 제9항에 있어서,
    상기 응답은 상기 복수의 플레인 각각의 동작 상태를 표시하는 비트와 상기 복수의 플레인 각각의 동작 결과를 표시하는 비트로 구성되는,
    메모리 다이.
  11. 제9항에 있어서,
    상기 상태 확인 명령과 상기 응답을 전달하는 복수의 데이터 입출력 핀; 및
    외부 장치에서 전달된 칩 인에이블 신호를 수신하는 인에이블 핀을 더 포함하고,
    상기 상태 확인 명령을 상기 복수의 데이터 입출력 핀을 통해 수신하기 전 상기 칩 인에이블 신호가 활성화되고,
    상기 응답을 상기 복수의 데이터 입출력 핀을 통해 송신하기 전 상기 칩 인에이블 신호가 활성화되는,
    메모리 다이.
  12. 제11항에 있어서,
    상기 응답의 길이는 상기 복수의 데이터 입출력 핀의 개수의 정수배인,
    메모리 다이.
  13. 제11항에 있어서,
    상기 응답은 상기 복수의 데이터 입출력 핀을 통해 1비트씩 출력되는,
    메모리 다이.
  14. 적어도 하나의 메모리 다이와 데이터 경로를 통해 연결되어 제1 상태 확인 명령을 상기 적어도 하나의 메모리 다이에 전송하는 단계;
    상기 제1 상태 확인 명령에 대응하여, 상기 적어도 하나의 메모리 다이로부터 상기 적어도 하나의 메모리 다이 내 포함된 모든 플레인의 동작 상태 및 동작 결과를 포함하는 제1 응답을 수신하는 단계; 및
    상기 제1 응답에 대응하여 상기 적어도 하나의 메모리 다이 내 포함된 플레인에 데이터 입출력 동작을 위한 명령을 전송하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 적어도 하나의 메모리 다이 내 포함된 상기 모든 플레인의 동작 상태와 동작 결과를 수신하여 레지스터에 저장하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  16. 제14항에 있어서,
    상기 제1 상태 확인 명령은 상기 적어도 하나의 메모리 다이 중 특정 메모리 다이를 가리키는 주소를 포함하는,
    메모리 시스템의 동작 방법.
  17. 제14항에 있어서,
    상기 제1 상태 확인 명령 및 상기 제1 응답을 복수의 데이터 입출력 핀을 통해 송수신하기 전 상기 적어도 하나의 메모리 다이의 칩 인에이블 신호를 활성화하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  18. 제14항에 있어서,
    상기 동작 상태는 플레인에서 제1 동작이 수행중인 지 혹은 상기 제1 동작을 위한 준비 상태인지를 가리키고,
    상기 제1 동작은 프로그램 동작, 삭제 동작 혹은 읽기 동작인,
    메모리 시스템의 동작 방법.
  19. 제14항에 있어서,
    상기 동작 결과는 플레인에서 수행된 제2 동작의 성공 혹은 실패 여부를 가리키고,
    상기 제2 동작은 프로그램 동작 혹은 삭제 동작인,
    메모리 시스템의 동작 방법.
  20. 제14항에 있어서,
    상기 제1 응답은 바이트(Byte) 단위의 크기를 가지며,
    상기 제1 응답 내 2비트가 상기 복수의 플레인 각각에 할당되고,
    상기 제1 응답에 포함된 상기 동작 상태 및 상기 동작 결과 각각은 1비트 정보인,
    메모리 시스템의 동작 방법.
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