KR20210150779A - 위임된 작업을 처리하는 메모리 시스템 및 동작 방법 - Google Patents

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Abstract

본 기술은 데이터를 저장하는 비휘발성 메모리 장치, 및 데이터에 대한 입출력 동작에 대한 호스트 프로세서의 요청을 수신한 후 입출력 동작을 수행하는 컨트롤러를 포함하는 메모리 시스템을 제공한다. 컨트롤러는 호스트 프로세서로부터 입출력 동작과 구별되는 작업(task)을 위임 받아 작업을 독립적으로 수행한 후, 수행 결과를 비휘발성 메모리 장치에 저장한다.

Description

위임된 작업을 처리하는 메모리 시스템 및 동작 방법{MEMORY SYSTEM FOR PROCESSING AN DELEGATED TASK AND OPERATION METHOD THEREOF}
본 발명의 실시예들은 메모리 시스템 및 메모리 시스템을 포함하는 데이터 처리 시스템에 관한 것으로, 보다 구체적으로는 호스트는 메모리 시스템에 작업을 위임할 수 있고, 메모리 시스템은 작업을 독립적으로 수행할 수 있는 장치 및 방법에 관한 것이다.
시스템 반도체 장치는 데이터 연산, 제어 등의 정보를 처리하는 역할을 수행하고, 메모리 반도체 장치는 데이터를 저장하는 역할을 수행한다. 메모리 반도체 장치는 데이터를 임시 저장하기 위해 사용되는 휘발성(volatile) 메모리 장치와 데이터를 영구 저장하기 위해 사용되는 비휘발성(non-volatile) 메모리 장치를 포함할 수 있다.
자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.
본 발명의 일 실시 예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치에 저장되는 데이터를 안전하게 보호하고 신속하게 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
본 발명의 일 실시 예는 데이터 처리 시스템 내 호스트가 메모리 시스템에 작업(task)을 위임할 수 있다. 호스트는 메모리 시스템에 작업을 위임하고, 메모리 시스템이 호스트 대신 위임된 작업을 독립적으로 수행한 후 수행 결과를 저장할 수 있다. 호스트 보다 자원 소모가 작은 메모리 시스템을 통해 작업을 수행하여, 데이터 처리 시스템의 동작 효율성을 향상시킬 수 있다.
또한, 본 발명의 일 실시 예에서는 데이터 처리 시스템 내 호스트가 메모리 시스템을 이용하여 분산 처리 동작을 수행할 수 있다. 호스트에 할당된 작업(task)이 누적되어 처리가 지연될 때, 호스트가 업무량이 작은 메모리 시스템에 일부 작업을 위임할 수 있다. 이를 통해, 데이터 처리 시스템의 동작 성능을 향상시킬 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 데이터를 저장하는 비휘발성 메모리 장치; 및 상기 데이터에 대한 입출력 동작에 대한 호스트 프로세서의 요청을 수신한 후 상기 입출력 동작을 수행하는 컨트롤러를 포함하고,상기 컨트롤러는 상기 호스트 프로세서로부터 상기 입출력 동작과 구별되는 작업(task)을 위임 받아 상기 작업을 독립적으로 수행한 후, 수행 결과를 상기 비휘발성 메모리 장치에 저장할 수 있다.
또한, 상기 컨트롤러는, 상기 호스트 프로세서로부터 유휴(idle) 상태 혹은 절전 모드(power saving mode, hibernation mode)에 대한 통지를 수신한 후, 상기 작업을 독립적으로 수행할 수 있다.
또한, 상기 작업은 실행가능한 형태의 프로그램 코드 및 상기 프로그램 코드를 실행하는 데 필요한 데이터를 포함하고, 상기 컨트롤러는 상기 작업을 독립적으로 수행하여 상기 호스트 프로세서의 관여 없이 수행 결과를 상기 비휘발성 메모리 장치에 저장할 수 있다.
또한, 상기 컨트롤러는 실행 가능한 배치 파일(Batch file) 형식으로 전달되는 상기 작업을 수신할 수 있다.
또한, 상기 컨트롤러는 상기 작업에 포함된 적어도 하나의 명령어를 인출(fetch)하고, 인출된 명령어를 해석(decode)하며, 해석된 명령어를 실행(execute)하고, 실행 결과를 상기 메모리 장치에 저장할 수 있다.
또한, 상기 컨트롤러는 상기 적어도 하나의 명령어를 해석하기 위한 명령 리스트를 상기 호스트 프로세서로부터 추가 수신할 수 있다.
또한, 상기 컨트롤러는 상기 호스트 프로세서로부터 상기 작업을 수행하기 위한 플랫폼 컨트롤러 허브(Platform Controller Hub, PCH)의 제어권(control authority)을 수신하고, 상기 플랫폼 컨트롤러 허브에 상기 작업에 대응하는 요청을 전달할 수 있다.
또한, 상기 비휘발성 메모리 장치에 저장되는 상기 데이터는 유저 데이터와 메타 데이터로 구분되고, 상기 작업(task)은 상기 유저 데이터를 변형 혹은 생성하는 동작 혹은 외부 장치로부터 상기 유저 데이터를 수신하여 저장하는 동작을 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은 호스트 프로세서로부터 작업(task)의 위임을 수신하는 단계; 상기 호스트 프로세서로부터 유휴 상태 혹은 절전 모드에 대한 통지를 수신하는 단계; 위임된 작업을 독립적으로 수행하는 단계; 및 작업에 대한 수행 결과를 비휘발성 메모리 장치에 저장하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 호스트 프로세서의 웨이크 업(wake up) 상태를 확인하는 단계; 상기 수행 결과를 저장한 로그를 확인하는 단계; 및 상기 수행 결과가 있으면 상기 위임된 작업에 대한 상기 수행 결과를 상기 호스트 프로세서에 통보하는 단계를 더 포함할 수 있다.
또한, 상기 작업은 실행가능한 형태의 프로그램 코드 및 상기 프로그램 코드를 실행하는 데 필요한 데이터를 포함하고, 상기 메모리 시스템은 상기 작업을 독립적으로 수행하여 상기 호스트 프로세서의 관여 없이 수행 결과를 상기 비휘발성 메모리 장치에 저장할 수 있다.
또한, 상기 작업은 실행 가능한 배치 파일(Batch file) 형식으로 전달될 수 있다.
또한, 상기 위임된 작업을 독립적으로 수행하는 단계는 기 작업에 포함된 적어도 하나의 명령어를 인출(fetch)하는 단계; 인출된 명령어를 해석(decode)하는 단계; 및 해석된 명령어를 실행(execute)하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 적어도 하나의 명령어를 해석하기 위한 명령 리스트를 상기 호스트 프로세서로부터 추가로 수신하는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 호스트 프로세서로부터 상기 작업을 수행하기 위한 플랫폼 컨트롤러 허브(Platform Controller Hub, PCH)의 제어권(control authority)을 수신하는 단계; 및 상기 플랫폼 컨트롤러 허브에 상기 작업에 대응하는 요청을 전달하는 단계를 더 포함할 수 있다.
또한, 상기 비휘발성 메모리 장치에 저장되는 상기 데이터는 유저 데이터와 메타 데이터로 구분되고, 상기 작업(task)은 상기 유저 데이터를 변형 혹은 생성하는 동작 혹은 외부 장치로부터 상기 유저 데이터를 수신하여 저장하는 동작을 포함할 수 있다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치와 컨트롤러를 포함하는 메모리 시스템과 연결되어 사용자의 요청을 처리하는 호스트 프로세서의 동작 방법은 현재 실행 중인 프로그램 목록에 포함되어 있는 프로그램 중 주기적인 동작이 요구되는 프로그램을 선별하는 단계; 및 상기 주기적인 동작을 작업(task)으로 구성하여 상기 메모리 시스템에 위임하는 단계를 포함할 수 있다.
또한, 호스트 프로세서의 동작 방법은 기 설정된 시간 동안 상기 사용자의 요청이 없음을 확인하는 단계; 및 상기 작업을 상기 메모리 시스템에 위임한 후, 상기 확인을 바탕으로 유휴(idle) 상태 혹은 절전 모드(power saving mode, hibernation mode)를 메모리 시스템에 전송하는 단계를 더 포함할 수 있다.
또한, 호스트 프로세서의 동작 방법은 상기 작업은 실행가능한 형태의 프로그램 코드 및 상기 프로그램 코드를 실행하는 데 필요한 데이터를 포함하는 실행 가능한 배치 파일(Batch file) 형식으로 생성하는 단계를 더 포함할 수 있다.
또한, 호스트 프로세서의 동작 방법은 상기 적어도 하나의 명령어를 해석하기 위한 명령 리스트를 상기 메모리 시스템에 전송하는 단계를 더 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 데이터 처리 시스템은 전원 소비를 줄일 수 있고, 관리/유지를 위한 비용을 줄일 수 있다.
또한, 본 발명의 다른 실시 예에 따른 데이터 처리 시스템 및 메모리 시스템은 동작 효율성을 높일 수 있고, 동작 성능을 향상시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 5는 본 발명의 다른 실시예에 따른 데이터 처리 시스템의 이메일 프로그램의 실행을 설명한다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 설명한다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다.
도 9는 본 발명의 일 실시예에 따른 호스트 프로세서의 동작 방법을 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 데이터 처리 시스템을 설명한다.
도 1을 참조하면, 데이터 처리 시스템(100)은 메모리 시스템(110) 및 호스트(102)를 포함할 수 있다. 메모리 시스템(110)과 호스트(102)는 데이터, 명령, 제어 신호 등을 서로 송수신할 수 있도록 연결될 수 있다.
호스트(102)는 실시예에 따라 다양하게 구성될 수 있다. 예를 들어, 네트워크 환경에서 호스트(102)는 네트워크를 통해 다른 컴퓨터들과 쌍방향 통신이 가능한 컴퓨팅 장치를 포함할 수 있다. 예를 들어, 호스트(102)는 특정한 호스트 번호를 가질 수 있고, 호스트 번호와 호스트(102)가 연결된 네트워크 번호와 합해져서 구성되는 고유의 IP 주소를 통해 식별, 구별되는 컴퓨팅 장치를 포함할 수 있다. 인터넷 서비스 제공업체를 통해 PPP(The Point-to-Point Protocol)를 사용하여 접속하는 컴퓨팅 장치는 인터넷에 접속되어 있는 동안에만 고유한 IP 주소를 가질 수 있고, 그 시간 동안 컴퓨팅 장치는 하나의 호스트(102)가 될 수 있다. 이러한 맥락에서 보면, 호스트(102)는 네트워크의 하나의 노드라고 볼 수도 있다.
또한, 복수의 장치로 구성되는 컴퓨터 환경에서, 호스트(102)는 하나의 메인프레임 컴퓨터를 의미할 수 있다. 이 상황에서 메인프레임 컴퓨터인 호스트(102)에는 단말기 혹은 터미널이 연결되거나 부착될 수 있다. 나아가 또 다른 실시예에서, 호스트(102)는 자신보다 작거나 연산 능력이 떨어지는 장치 또는 프로그램에게 서비스를 제공하는 장치나 프로그램을 포함할 수 있다. 이 경우, 호스트(102)는 메모리 시스템(110)보다 연산 능력이 뛰어나고, 업무(task)를 처리하기 위해 사용 혹은 동원할 수 있는 자원(resources)이 더 많을 수 있다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다. 도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 블록을 포함할 수 있다. 메모리 블록은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록에는 복수의 페이지가 포함될 수 있다.
메모리 장치(150)에는 외부 장치(예, 호스트(102))에서 전달된 유저 데이터(user data)와 유저 데이터에 관련된 내부 동작을 위한 메타 데이터(meta data)될 수 있다. 메타 데이터(meta data)에는 메모리 장치(150)의 동작 상태와 관련한 정보 뿐만 아니라, 맵핑 정보도 포함될 수 있다. 여기서, 맵핑 정보는 외부 장치가 사용하는 논리 주소(logical address)와 메모리 장치(150)가 사용하는 물리 주소(physical address)를 연결하는 데이터를 포함할 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(60)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록, 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 도 1에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 1에서 설명한 내부 구성에 한정되지 않을 수 있다.
도시되지 않았지만, 메모리 장치(150)는 메모리 블록에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로를 포함할 수 있다. 전압 공급 회로는 리드 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로는 선택된 비휘발성 메모리 셀에 리드 전압(Vrd)을 공급할 수 있다. 메모리 블록에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로는 메모리 블록에 삭제 전압(Vers)을 공급할 수 있다.
도 1을 참조하면, 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 호스트 인터페이스(132)는 컨트롤러(130)와 호스트(102)와의 데이터 통신을 수행하고, 메모리 인터페이스(142)는 컨트롤러(130)와 메모리 장치(150)와의 데이터 통신을 수행할 수 있다. 비휘발성 메모리셀을 포함하는 저장 공간에 외부 장치(예, 호스트(102))가 요구한 데이터를 저장하기 위해서, 플래시 변환 계층(240)은 호스트(102)가 사용하는 파일 시스템과 비휘발성 메모리셀을 포함하는 저장 공간을 연결시키는 주소 변환(Address translation)을 수행할 수 있다. 예를 들면, 호스트(102)가 사용하는 파일 시스템에 따른 데이터의 주소를 논리 주소 혹은 논리 블록 주소라고 부를 수 있고, 비휘발성 메모리셀을 포함하는 저장 공간에서 데이터의 주소를 물리 주소 혹은 물리 블록 주소라고 부를 수 있다. 호스트(102)가 읽기 명령과 함께 논리 주소를 메모리 시스템(110)에 전달하는 경우, 메모리 시스템(110)은 논리 주소에 대응하는 물리 주소를 탐색한 후 탐색된 물리 주소에 저장된 데이터를 호스트(102)에 출력할 수 있다. 이러한 과정 중 플래시 변환 계층(240)은 호스트(102)가 전달한 논리 주소에 대응하는 물리 주소를 탐색하는 과정에서 주소 변환(Address translation)을 수행할 수 있다. 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240) 및 메모리 인터페이스(142)는 동작 수행 중 데이터 등을 임시 저장하기 위해 메모리(144)를 사용할 수 있다.
호스트(102)가 활성화 상태(ACTIVE) 혹은 정상적인 동작을 수행하는 상태에서는 데이터 처리 시스템(100) 내 호스트(102)는 사용자 요구에 대응하는 동작을 수행하고, 호스트(102)에 포함되거나 연결된 다양한 장치, 기기 등을 제어하거나 운용할 수 있다. 예를 들어, 호스트(102)는 사용자 요구에 대응하여 데이터를 메모리 시스템(110)에 저장할 수 있고, 메모리 시스템(110)에 저장된 데이터를 사용자에게 제공할 수도 있다.
한편, 기 설정된 시간 동안 사용자의 요구가 없는 경우, 호스트(102)는 유휴(Idle) 상태 혹은 절전 모드(power saving mode)를 유지할 수 있다. 여기서, 호스트(102) 내 프로세서가 직접 동작하지 않는 경우를 비활성화 상태(INACTIVE)로 이해할 수 있다. 호스트(102) 내 프로세서가 비활성화 상태(INACTIVE)인 경우, 호스트(102)와 연동하는 메모리 시스템(110)을 포함한 다양한 장치, 기기 등도 비활성화될 수 있다. 하지만, 본 발명의 일 실시예에 따른 데이터 처리 시스템(100)에서는 호스트(102) 내 프로세서가 비활성화 상태(INACTIVE)인 경우에도, 메모리 시스템(110)은 데이터를 생성, 가공 혹은 변형하는 작업을 수행할 수 있다.
호스트(102)는 메모리 시스템(110)에 작업(task)을 위임할 수 있다. 호스트(102)는 메모리 시스템(110)보다 업무(task)를 처리하기 위해 사용 혹은 동원할 수 있는 자원(resources)이 더 많고, 연산 능력 측면에서도 뛰어날 수 있다. 따라서, 일반적으로 호스트(102)는 메모리 시스템(110)보다 사용자 요구에 대응하는 작업을 더 빨리 수행할 수 있다. 하지만, 사용자 요구에 대응하는 작업이 연산의 복잡성이 낮지만 주기적 혹은 규칙적으로 수행해야 하는 경우, 호스트(102)가 활성화 상태(ACTIVE)를 유지하는 것은 데이터 처리 시스템(100)의 자원(resources)을 불필요하게 사용할 수 있다. 또한, 호스트(120) 내 프로세서가 활성화 상태(ACTIVE)에서 비활성화 상태(INACTIVE)로 혹은 그 반대로 동작 상태가 자주 변경하는 것도 데이터 처리 시스템(100)의 동작에 오버헤드(overheads)를 야기시킬 수 있다. 따라서, 호스트(102)는 연산의 복잡성이 낮지만 주기적 혹은 규칙적으로 수행해야 하는 작업(task)을 메모리 시스템(110)에 위임하고, 호스트(102)는 비활성화 상태(INACTIVE)를 유지할 수 있다. 메모리 시스템(110)은 위임된 작업을 호스트(102) 내 프로세서의 관여 없이 독립적으로 수행할 수 있고, 수행 결과를 메모리 장치(150)에 저장할 수 있다. 호스트(102)가 비활성화 상태(INACTIVE)를 유지하는 동안 메모리 시스템(110)이 위임된 작업을 독립적으로 수행한 후, 호스트(102) 내 프로세서가 활성화 상태(ACTIVE) 상태가 되면 메모리 시스템(110)은 독립적으로 수행한 작업의 결과 혹은 데이터를 호스트(102)에 전달할 수 있다. 이를 통해, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)의 자원을 보다 효율적으로 사용할 수 있다.
실시예에 따라, 호스트(102)는 실행가능한 파일 형태의 작업(task)을 메모리 시스템(110)에 전달할 수 있다. 예를 들어, 실행가능한 파일은 복수의 명령어를 기록하여 실행하게 할 수 있게 만든 명령어 스크립트를 포함할 수 있다. 명령어 스크립트의 대표적인 예로는 배치 파일(Batch File)을 들 수 있다. 호스트(102)와 메모리 시스템(110)은 데이터의 입출력을 위해 기 설정된 프로토콜(예, SCSI 등)에 따라 요청, 데이터 등을 송수신할 수 있다. 호스트(102)는 메모리 시스템(110)과의 데이터 통신을 위해 설정된 프로토콜에 대응하여 실행가능한 파일 형태의 작업(task)을 인코딩할 수 있고, 메모리 시스템(110)은 인코딩된 작업(task)을 디코딩하는 과정을 통해, 호스트(102)가 위임하고자 하는 작업(task)을 인지할 수 있다.
메모리 시스템(110)은 호스트(102)로부터 입력되는 읽기, 쓰기, 삭제 등의 데이터 입출력 동작에 관련한 요청을 디코딩하고, 대응하는 동작을 수행하기 위한 펌웨어 등을 포함할 수 있다. 하지만, 호스트(102)가 위임하는 작업(task)은 통상적인 데이터 입출력 동작과는 구별되는 것으로, 메모리 시스템(110)이 작업(task)에 대응하는 세부 동작을 수행하기 위해서는 작업(task)에 대응하는 동작을 해석하고 실행하기 위한 명령 리스트가 필요할 수 있다. 호스트(102)는 메모리 시스템(110)이 필요로 하는 명령 리스트를 전달하거나, 메모리 시스템(110) 내 저장된 명령 리스트의 위치를 메모리 시스템(110)에 전달할 수 있다.
호스트(102)에 포함된 프로세서는 컴퓨팅 장치의 기억, 연산, 제어의 기능을 수행할 수 있다. 예를 들어, 호스트(102)에 포함된 프로세서는 프로그램의 명령어를 해석하여 데이터를 연산하거나 처리하는 기능을 수행할 수 있다. 이러한 프로세서는 소프트웨어의 지시를 읽고 하드웨어의 다른 부분으로 신호를 보내는 제어장치(Control Unit), 사칙연산, 논리 연산 등을 수행하는 연산장치(Arithmetic Logic Unit, ALU), 제어장치 혹은 연산장치에서 사용되는 데이터, 신호 등을 임시 저장할 수 있는 레지스터 혹은 캐시(Cache)를 포함할 수 있다. 또한, 실시예에 따라, 호스트(102) 내 프로세서는 각종 연산을 개별적으로 처리할 수 있는 복수의 코어(Core)를 포함할 수 있다. 예를 들어, 호스트(102) 내 프로세서는 복잡한 연산을 수행하는 경우, 복수의 코어(Core)를 통해 복잡한 연산을 복수개로 구분하여 병렬로 혹은 분산하여 처리할 수 있다.
메모리 시스템(110) 내 컨트롤러(130)도 호스트(102)에 포함된 프로세서와 유사한 구성을 가질 수 있다. 메모리 시스템(110) 내 메모리 장치(150)의 데이터 저장 용량과 메모리 시스템(110)의 데이터 입출력 속도를 향상시키기 위해, 요구되는 컨트롤러(130)의 동작 성능이 높아지고 있다. 컨트롤러(130)가 호스트(102)에 포함된 프로세서와 유사한 구성을 가질 수 있게 되면서, 호스트(102)에 포함된 프로세서가 처리하는 작업(task)을 대신 수행할 수 있다. 예를 들어, 컨트롤러(130)도 복수의 코어(Core)를 포함할 수 있으며, 연산장치(ALU) 및 제어장치를 포함할 수 있다. 컨트롤러(130)는 복수의 코어를 이용하여 호스트(102)가 요청한 복수의 데이터 입출력 동작을 병렬, 분산하여 수행할 수 있다. 또한, 데이터 안전성을 개선하기 위해, 컨트롤러(130)는 메모리 장치(150)에 데이터를 저장하기 전 메모리 장치(150)로부터 전달된 데이터를 호스트(102)에 출력하기 전 데이터를 인코딩, 디코딩과 같은 연산을 수행할 수 있다. 컨트롤러(130)가 호스트(102) 내 프로세서에 포함된 제어장치, 연산장치, 레지스터/캐시 등을 포함하고 있으므로, 호스트(102) 내 프로세서가 수행하는 작업(task)을 메모리 시스템(110) 내 컨트롤러(130)가 인지하고 대신 수행할 수 있다.
이하에서는 데이터 처리 시스템(100)의 다양한 실시예를 설명한다. 구체적으로, 도 2 내지 도 3은 메모리 시스템(110)이 데이터 입출력 동작을 수행하거나, 데이터 입출력 동작의 효율성을 높이기 위해 메모리 시스템(110)이 수행하는 동작과 메모리 시스템(110)이 포함하는 구성 요소를 설명한다. 또한, 도 4 내 도 5는 호스트(102)의 동작 상태에 따라 달라질 수 있는 데이터 처리 시스템(100)을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 리드 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1389 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
도 1 및 도 2를 참조하면, 에러 정정부(138)은 보존 제어부(192)의 요청에 대응하여 데이터에 포함된 에러를 확인하고, 복원할 수 있다. 한편, 에러 정정부(138)에 포함된 프로그램, 회로, 모듈, 시스템 장치에 대응하여 데이터에 포함된 에러를 확인하거나, 확인된 에러를 복구하는 능력이 달라질 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
예를 들어, ECC 디코더(ECC decoder)는 메모리 장치(150)에서 전달된 데이터에 대해 경판정 복호(hard decision decoding) 혹은 연판정 복호(soft decision decoding)를 수행할 수 있다. 여기서, 경판정 복호(hard decision decoding)는 에러 정정을 크게 구분한 두 가지 방법 중 하나로 이해할 수 있다. 경판정 복호(hard decision decoding)는 '0' 또는 '1'의 디지털 데이터를 메모리 장치(150) 내 비휘발성 메모리 셀에서 읽어서 에러를 정정하는 동작을 포함할 수 있다. 경판정 복호(hard decision decoding)는 2진의 논리 신호를 다루기 때문에, 회로 또는 알고리즘의 설계가 간단할 수 있고, 처리 속도가 빠를 수 있다.
한편, 경판정 복호(hard decision decoding)와 구별되는 연판정 복호(soft decision decoding)는 메모리 장치(150) 내 비휘발성 메모리 셀의 문턱 전압을 2 이상의 양자화된 값(예, 여러 비트 데이터, 근사값, 또는 아날로그값 등)에 근거해서 에러를 정정하는 동작을 포함할 수 있다. 컨트롤러(130)는 메모리 장치(150) 내 복수의 비휘발성 메모리 셀로부터 2 이상의 알파벳 또는 양자화된 값을 수신한 후, 양자화된 값들을 조건확률 또는 우도 등 정보의 조합으로 특징지어 생성된 정보들을 토대로 복호(decoding)를 수행할 수 있다.
실시예에 따라, ECC 디코더(ECC decoder)는 연판정 복호(soft decision decoding)를 위한 방법 중 LDPC-GM(low-density parity-check and generator matrix) 코드를 사용할 수 있다. 여기서, LDPC(low-density parity-check) 코드는 메모리 장치(150)에서 데이터의 값을 단순히 1 또는 0이 아니라(경판정 복호가 아니라) 신뢰도에 따라 여러 비트로 읽고, 이를 메시지 교환 방식을 통해서 반복적으로 신뢰도 정보를 향상시켜서 1 또는 0의 최종값을 결정할 수 있는 알고리즘을 사용한다. 예를 들어, LDPC 코드를 이용한 복호 알고리즘은 확률적 복호법(probabilistic decoding)으로 이해할 수 있으며, 메모리 장치(150)에서 일어날 수 있는 에러인 비트 반전(Bit-flipping)에 대해 비휘발성 메모리 셀에서 출력되는 값을 0 또는 1로 부호화한 경판정 복호(hard-decision decoding)에 비하여, 비휘발성 메모리 셀에 저장된 값을 확률적 정보를 기초로 판단할 수 있기 때문에, 복구 가능성을 높일 수 있고 교정되는 정보의 신뢰성과 안정성을 높일 수 있다. LDPC-GM 코드는 내부 LDGM 코드들이 고속의 LDPC 코드들에 직렬로 연쇄(concatenated)될 수 있는 구조(scheme)을 가질 수 있다.
실시예에 따라, ECC 디코더(ECC decoder)는 연판정 복호(soft decision decoding)를 위한 방법 중 LDPC-CCs(low-density parity-check conventional convolutional codes) 코드를 사용할 수 있다. 여기서, LDPC-CCs 코드는 가변 블록 길이, 시프트 레지스터를 기반으로 하는 선형 시간 인코딩 및 파이프 라인 디코딩을 이용하는 구조를 가질 수 있다.
실시예에 따라, ECC 디코더(ECC decoder)는 연판정 복호(soft decision decoding)를 위한 방법 중 LLR-TC(Log Likelihood Ratio Turbo Code)를 사용할 수 있다. 여기서, LLR(Log Likelihood Ratio)은 샘플링된 값(sampled value)과 이상적인 값(ideal value) 사이의 거리(distance)에 대한 비선형 함수(non-linear function)로 계산될 수 있다. 또한, TC(Turbo Code)는 간단한 부호(예를 들면 Hamming code 등)를 이차원 또는 삼차원으로 구성하고 횡 방향 (row direction)과 열 방향 (column direction)의 디코딩을 반복해서 역시 신뢰도를 개선하는 구조를 가질 수 있다.
한편, 도시되지 않았지만, 컨트롤러(130)는 데이터를 메모리 장치(150)에 쓰거나, 메모리 장치(150)에 저장된 데이터를 읽는 과정에서 이레이저 코딩(erasure coding, EC)을 통해 데이터를 인코딩(encoding) 혹은 디코딩(decoding)할 수 있다. 여기서, 이레이저 코딩(erasure coding, EC)은 이레이저 코드(Erasure Code)를 이용하여 데이터를 인코딩하고, 데이터 손실시 디코딩 과정을 거쳐 원본 데이터를 복구하는 데이터 복구 기법으로 이해할 수 있다. 소거 코드(Erasure Codes)로 생성된 패리티가 데이터 복제본 생성보다 적은 저장공간을 차지하므로, 이레이저 코딩(EC)은 메모리 시스템(110)의 신뢰성을 제공하면서 저장공간 효율성을 높일 수 있다. 사용되는 이레이저 코드(Erasure Code)는 다양할 수 있다. 예를 들어, 이레이저 코드로는 리드 솔로몬 부호(Reed-Solomon Code), 타호-LAFS(Tahoe-LAFS, Tahoe Least-Authority File System), 에베노드 코드(EVENODD code), 위버 코드(Weaver code), 엑스 코드(X-code) 등이 있다. 소거 코드(Erasure Codes) 별로 다른 알고리즘이 사용될 수 있으며, 컨트롤러(130)는 연산 복잡도를 줄이면서 복구 성능을 높이기 위한 이레이저 코드를 사용할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 리드 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저정할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 리드 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 리드 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다. 여기서, 맵 버퍼/캐시는 도 1에서 설명한 맵 정보인 제1 맵 데이터(L2P table)와 제2 맵 데이터(P2L table)을 저장하기 위한 장치 혹은 영역일 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다. 복수의 메모리 블록(152, 154, 156)은 도 1에서 설명한 메모리 블록(60)에 대응할 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
또한, 실시예에 따라, 플래시 변환 계층(FTL, 240)은 도 1에서 설명한 입출력 제어기(192)의 역할을 수행할 수 있고, 메모리 인터페이스 유닛(142)은 도 1에서 설명한 송수신기(198)의 역할을 수행할 수 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리 주소에 해당하는 물리 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 4를 참조하면, 데이터 처리 시스템(100)은 호스트 프로세서(104), 플랫폼 컨트롤러 허브(Platform Controller Hub(PCH), 108), 메모리 시스템(110) 및 주변 장치(190)를 포함할 수 있다.
호스트 프로세서(104)는 복수의 고성능 코어(HPCORE#1 ~ HPCORE#4)를 포함할 수 있다. 호스트 프로세서(104)에 포함된 복수의 고성능 코어(HPCORE#1 ~ HPCORE#4)는 컨트롤러(130)에 포함된 복수의 저성능 코어(LPCORE#1 ~ LPCORE#4)에 비하여 높은 연산 처리 능력과 빠른 동작 속도를 가질 수 있다. 여기서, 고성능 코어 및 저성능 코어는 호스트 프로세서(104)와 컨트롤러(130)를 비교한 것에 불과하며, 절대적이거나 객관적인 성능이 높거나 낮음을 의미하지 않을 수 있다. 또한, 호스트 프로세서(104) 및 컨트롤러(130)에 포함된 코어의 개수는 실시예에 따라 달라질 수 있다. 호스트 프로세서(104) 및 컨트롤러(130)에 포함된 코어의 개수는 동일하거나 다를 수 있다. 예를 들어, 고성능 코어(HPCORE#1 ~ HPCORE#4)의 수가 저성능 코어(LPCORE#1 ~ LPCORE#4)의 수보다 많을 수 있고, 그 반대일 수도 있다.
컨트롤러(130)에 포함된 복수의 저성능 코어(LPCORE#1 ~ LPCORE#4)는 호스트 프로세서(104)의 요청에 대응하여 유저 데이터(UD#1 ~ UD#4)를 메모리 장치(150)에 저장하거나, 메모리 장치(150)에 저장된 유저 데이터(UD#1 ~ UD#4)를 호스트 프로세서(104)에 전달할 수 있다.
플랫폼 컨트롤러 허브(PCH, 108)는 호스트 프로세서(104)와 데이터 처리 시스템(110)에 포함된 구성 요소(components) 사이의 인터페이스(interface) 역할을 수행할 수 있다. 예를 들어, 플랫폼 컨트롤러 허브(PCH, 108)는 호스트 프로세서(104)가 메모리 시스템(110) 뿐만 아니라 주변 장치(190)와 연동할 수 있도록 한다. 주변 장치(190)에는 휘발성 메모리 장치(192), 오디오 장치(194), 디스플레이 장치(196) 등이 포함될 수 있다. 예를 들어, 휘발성 메모리 장치(192)는 복수의 칩 혹은 복수의 뱅크(bank)를 포함할 수 있고, 데이터의 입출력을 제어하는 메모리 컨트롤러(예, DRAM controller)를 포함할 수 있다. 메모리 컨트롤러와 연결된 플랫폼 컨트롤러 허브(PCH, 108)는 호스트 프로세서(104)의 요청이나 명령을 메모리 컨트롤러에 전달할 수 있다. 도시되지 않았지만, 주변 장치(190)에는 네트워크 혹은 인터넷 연결을 위한 장치 등도 포함될 수 있다.
실시예에 따라, 플랫폼 컨트롤러 허브(PCH, 108)는 호스트 프로세서(104)와 여러 장치 혹은 구성 요소 사이에서 인터페이스로서 브릿지(bridge) 혹은 제어기(controller)의 역할을 수행할 수 있다. 이를 위해, 플랫폼 컨트롤러 허브(PCH, 108)는 다양한 프로토콜을 지원할 수 있다. 예를 들어, 플랫폼 컨트롤러 허브(PCH, 108)는 PCI, PCI Express, Serial ATA(SATA), Integrated Drive Electronics(IDE), Universal Serial BUS(USB), General Purpose I/O(GPIO), System Management Bus(SMBus 2.0), Serial Peripheral Interface(SPI), Low Pin Count Interface(LPC), JTAG Boundary Scan 등을 지원하도록 설계될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 데이터 처리 시스템의 이메일 프로그램의 실행을 설명한다. 구체적으로, 도 5는 호스트 프로세서(104)가 활성화 상태로 사용자의 요청을 처리하는 경우(A)와 메모리 시스템(110)에 작업(task)을 위임하는 경우(B1, B2)를 비교하여 설명한다. 도 5에서는 호스트 프로세서(104)가 사용자의 요청에 의해 네트워크 서버(900)로부터 이메일(E-mail)을 수신하는 작업(task)을 수행한다고 가정한다. 여기서, 이메일 수신은 연산의 복잡성이 낮지만 주기적 혹은 규칙적으로 수행해야 하는 작업(task)의 예로 제시된 것이며, 본 발명은 이메일 수신에 한정되지 않을 수 있다.
도 5를 참조하면, 플랫폼 컨트롤러 허브(PCH, 108)는 네트워크 장치(198)와 연결되어 있으며, 네트워크 장치(198)는 도 4에서 설명한 주변 장치(190)에 포함되는 하나의 구성 요소일 수 있다.
호스트 프로세서(104)는 사용자의 요청에 따라 이메일을 수신할 수 있는 장치 혹은 프로그램 등을 처리할 수 있다. 예를 들어, 활성화 상태(Host Active)에서 호스트 프로세서(104) 내 제1 고사양 코어(HPCORE#1)가 이메일 수신을 위한 작업(task)을 수행할 수 있다(A). 호스트 프로세서(104)가 사용자의 요청에 따라 이메일 수신 외에 복수의 작업을 수행하는 경우, 호스트 프로세서(104)는 활성화 상태를 유지할 수 있다. 호스트 프로세서(104) 내 제1 고사양 코어(HPCORE#1)가 이메일 수신을 위한 작업(task)을 수행하면, 네트워크 서버(900)로부터 이메일(즉, 데이터)이 네트워크 장치(198)를 통해 전달된다. 제1 고사양 코어(HPCORE#1)는 네트워크 장치(198)을 통해 전달된 이메일을 메모리 시스템(110)에 저장시킬 수 있다.
한편, 사용자의 요청이 줄어들어, 호스트 프로세서(104)가 주기적인 이메일 수신 외에 처리해야 하는 작업이 더 이상 남아있지 않다고 가정한다. 이러한 상황에서 호스트 프로세서(104)가 활성화 상태를 유지하는 것은 자원의 효율성이 낮아질 수 있다. 호스트 프로세서(104)는 주기적인 이메일 수신과 관련한 작업을 메모리 시스템(110)에 위임할 수 있다(B1). 호스트 프로세서(104)는 메모리 시스템(110) 내 컨트롤러(130)가 주기적인 이메일 수신을 위한 작업을 수신할 수 있도록 실행 가능한 형태의 파일과 같은 기 설정된 형식을 생성한 후, 플랫폼 컨트롤러 허브(PCH, 108)를 통해 메모리 시스템(110)에 전달한다. 이때, 이메일 수신을 위한 작업을 컨트롤러(130)가 수행할 수 있도록, 호스트 프로세서(104)는 컨트롤러(130)에 플랫폼 컨트롤러 허브(PCH, 108)의 일부에 대한 제어권(control authority)을 넘겨줄 수 있다. 호스트 프로세서(104)가 컨트롤러(130)에 이메일 수신을 위한 작업을 위임한 후, 호스트 프로세서(104)는 비활성화 상태(HOST INACTIVE)로 전환하고, 이를 메모리 시스템(110)에 통지할 수 있다.
호스트 프로세서(104)가 비활성화 상태(HOST INACTIVE)라고 통지되면, 메모리 시스템(110) 내 컨트롤러(130)는 호스트 프로세서(104)로부터 위임된 작업을 수행할 수 있다(B2). 예를 들어, 컨트롤러(130) 내 제1 저사양 코어(LPCORE#1)는 네트워크 서버(900)로부터 사용자의 요청에 대응하는 이메일(데이터)을 수신하고, 메모리 장치(150)에 저장할 수 있다. 컨트롤러(130)는 플랫폼 컨트롤러 허브(PCH, 108)의 일부에 대한 제어권(control authority)를 호스트 프로세서(104)로부터 넘겨 받아, 네트워크 장치(198)를 제어할 수 있다. 컨트롤러(130)는 네트워크 장치(198)를 통해 전달되는 이메일을 메모리 장치(150)에 제1 유저데이터(UD#1)로서 저장될 수 있다.
도시되지 않았지만, 호스트 프로세서(104)가 비활성화 상태(HOST INACTIVE)에서 웨이크 업(WAKE UP)하면, 컨트롤러(130)에게 위임된 작업은 철회(withdrawn)될 수 있다. 컨트롤러(130)는 위임된 작업의 수행을 중지하고, 위임된 작업에 대한 수행 결과를 호스트 프로세서(104)에 통보할 수 있다. 예를 들어, 호스트 프로세서(104)가 일주일 동안 비활성화 상태(HOST INACTIVE)에 있다가 웨이크 업(WAKE UP)했다고 가정한다. 종래에는 호스트 프로세서가 사용자 요구에 대응하는 이메일 수신 작업을 수행하여 일주일 동안 네트워크 서버(900)에 저장된 이메일을 수신한 후에 사용자에게 일주일 동안의 새로운 이메일에 대한 정보를 전달할 수 있다. 또한, 종래의 호스트 프로세서가 이메일 수신 작업보다 우선순위가 높은 작업들을 수행해야 한다면, 일주일 동안의 새로운 이메일에 대한 정보를 사용자에게 전달하는 것은 지연될 수 있다. 하지만, 본 발명의 일 실시예에 따른 호스트 프로세서(104)와 메모리 시스템(110)은 호스트 프로세서(104)가 웨이크 업(WAKE UP)한 후 메모리 장치(150)에 저장된 일주일 동안의 새로운 이메일을 사용자에게 제공할 수 있다. 전술한 과정을 통해, 호스트 프로세서(104)와 메모리 시스템(110)의 동작 효율성이 개선될 수 있을 뿐만 아니라, 호스트 프로세서(104)의 웨이크 업(WAKE UP) 후 부하를 줄일 수 있어 사용자의 요구를 보다 빨리 처리할 수 있는 장점이 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템의 구성을 설명한다. 도 1 내지 3을 참조하면, 메모리 시스템(110)은 컨트롤러(130), 메모리(144) 및 메모리 장치(150)를 포함할 수 있다.
도 6을 참조하면, 호스트 프로세서(104)로부터 위임된 작업(task)을 수행하는 메모리 시스템(110)의 내구 구성을 자료 구조(data structure)의 측면에서 설명한다. 컨트롤러(130)에는 호스트 프로세서(104, 도 5 참조)가 위임한 작업(task)을 수행하기 위한 운영체제(OS)가 포함될 수 있다. 컨트롤러(130)는 호스트 프로세서(104)보다 연산 능력이 낮을 수 있고, 호스트 프로세서(104)가 운영하는 운영체제(operating system, OS) 혹은 프로그램을 모두 가지기 어려울 수 있다. 컨트롤러(130)가 포함하는 운영체제(OS)는 호스트 프로세서(104)가 위임한 작업(task)을 수행하기 위해 설계된 맞춤형 운영체제(customized OS)일 수 있다. 실시예에 따라, 맞춤형 운영체제는 호스트 프로세서(104)에 의해 동적으로 구성될 수 있다. 또한, 실시예에 따라, 맞춤형 운영체제는 호스트 프로세서(104)가 운영하는 운영 체제에 포함된 복수의 모듈 중 일부로 구성될 수도 있다.
컨트롤러(130)는 메모리(144)에 적어도 하나의 프로세스(User Process#1 ~ User Process#4)를 저장한 후, 순차적으로 혹은 기 설정된 순서에 대응하여 적어도 하나의 프로세스(User Process#1 ~ User Process#4)를 수행할 수 있다. 여기서, 프로세스는 특정 목적을 수행하기 위해 나열된 작업(task)의 목록으로 이해할 수 있다. 이러한 작업의 목록은 프로그램(User Program#1 ~ User Program#4)으로 이해할 수 있다. 메모리 장치(150)에 저장된 프로그램(User Program#1 ~ User Program#4)은 프로그래밍 언어로 작성된 작업을 수행하는 과정을 포함한다. 예를 들면, 설계자 혹은 프로그래머가 작성한 소스코드와 소스코드가 컴파일되어 기계어로 번역된 바이너리파일도 작업 과정이 기록된 파일로 이해될 수 있다. 작업의 과정이 파일로 메모리 장치(150)에 저장되어 있으면 그것을 프로그램이라고 이해할 수 있고, 메모리(144)에 적재되어 실행 중이거나 실행 대기 중일 땐 프로세스라고 구별하여 부를 수 있다. 따라서, 프로세스(User Process#1 ~ User Process#4)는 메모리 장치(150)에 저장된 프로그램(User Program#1 ~ User Program#4)이 메모리(144)에 로딩되어 컨트롤러(130)에 의해 실행중인 것으로 이해할 수 있다.
한편, 컨트롤러(130)는 위임된 작업(task)을 수행한 후, 수행 결과를 메모리 장치(150)에 저장할 수 있다. 이를 위해, 메모리(144)는 데이터가 임시 저장될 수 있는 버퍼(buffer) 및 주소 변환을 위해 사용되는 맵 정보(map table) 등이 포함될 수 있다. 또한, 메모리 장치(150)에는 유저 데이터가 저장되는 메모리 블록(User Data Block) 등이 포함될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 7을 참조하면, 메모리 시스템의 동작 방법은 호스트 프로세서로부터 작업(task)의 위임을 수신하는 단계(412), 호스트 프로세서로부터 유휴 상태/절전 모드에 대한 통지를 수신하는 단계(414), 위임된 작업을 독립적으로 수행하는 단계(416), 및 작업에 대한 수행 결과를 비휘발성 메모리 장치에 저장하는 단계(418)를 포함할 수 있다. 여기서, 유휴 상태/절전 모드는 비활성화 상태(INACTIVE)에 대응할 수 있다.
호스트 프로세서(104, 도 4 내지 도 5 참조)는 메모리 시스템(110, 도 1 내지 도 5 참조)에 호스트 프로세서(102)가 처리하는 작업 중 적어도 일부를 위임할 수 있고, 메모리 시스템(110)은 호스트 프로세서(102)가 위임하는 작업을 수신할 수 있다. 실시예에 따라, 위임하는 작업은 실행가능한 파일 형태로 전달될 수 있고, 메모리 시스템(110)과 호스트 프로세서(102)는 작업의 위임이 가능한지를 확인하는 절차를 진행할 수도 있다.
실시예에 따라, 호스트 프로세서(104)는 비활성화 상태(INACTIVE)에 진입하기 전 메모리 시스템(110)에 위임 가능한 작업을 선별하여 전송할 수 있다. 하지만, 호스트 프로세서(104)가 비활성화 상태(INACTIVE)의 진입과 상관없이 수행해야 하는 작업이 너무 많아 지연되고 있는 반면 메모리 시스템(110)을 통한 데이터의 입출력 동작이 많지 않은 경우, 호스트 프로세서(104)는 메모리 시스템(110) 내 자원을 효율적으로 사용하기 위해 처리하는 작업 중 적어도 일부를 위임할 수도 있다.
호스트 프로세서(104)는 메모리 시스템(110)에 유휴 상태/절전 상태에 대한 통지를 보내고, 메모리 시스템(110)은 호스트 프로세서(104)의 동작 상태가 비활성화 상태임을 인지할 수 있다(144). 호스트 프로세서(104)로부터 입력되는 비활성화 상태에 대한 정보는 호스트 프로세서(104)가 메모리 시스템(110)에 절전 모드(power saving mode)로의 전환을 요구하는 명령(예, hibernation)과는 구별될 수 있다. 호스트 프로세서(104)가 메모리 시스템(110)에 절전 모드로의 전환을 요구하는 경우, 메모리 시스템(110)은 절전 모드로 전환될 수 있고, 호스트 프로세서(104)로부터 위임된 작업을 수행하기는 어려울 수 있다. 호스트 프로세서(104)가 메모리 시스템(110)에 일부 작업을 위임한 경우, 호스트 프로세서(104)는 메모리 시스템(110)의 동작 모드를 변경하기 위한 명령이 아닌 자신의 동작 상태를 메모리 시스템에 알릴 수 있다. 이는 호스트 프로세서(104)와 메모리 시스템(110)이 실질적으로 동일한 작업을 각자 수행하여 불필요한 오버헤드(overheads)를 야기시키지 않기 위함이다.
호스트 프로세서(104)가 비활성화 상태임을 확인한 후(144), 메모리 시스템(110)은 위임된 작업을 독립적으로 수행할 수 있다(416). 여기서, 독립적으로 수행한다는 것은 메모리 시스템(110)이 제어권을 가지고 호스트 프로세서(104)의 도움없이 해당 작업을 수행하거나 처리한다는 것을 의미할 수 있다. 이를 위해, 호스트 프로세서(104)는 메모리 시스템(110)에 위임된 작업과 관련한 다른 장치의 제어권을 이양할 수도 있다.
위임된 작업을 수행한 후(416), 메모리 시스템(110)은 비휘발성 메모리 장치(150, 도 1 내지 도 5 참조)에 수행 결과를 저장할 수 있다. 메모리 시스템(110)은 비휘발성 메모리 장치(150)에 저장된 수행 결과를 추후 호스트 프로세서(104)에 전송할 수 있다. 실시예에 따라, 수행 결과에는 메모리 장치(150)에 저장되는 유저 데이터 및 위임된 작업의 처리 과정에 대한 기록(예, 로그, 이벤트 등)도 포함될 수 있다. 이러한 기록은 메모리 시스템(110)의 독립적인 업무 수행에 대해, 호스트 프로세서(104)가 추후 검토할 수 있도록 함으로써, 사용자의 요청에 대한 작업이 정상적으로 수행되었는 가를 판단하는 데 도움을 줄 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다.
도 8을 참조하면, 메모리 시스템의 동작 방법은 호스트 프로세서의 웨이크 업(wake up)을 확인하는 단계(342), 위임된 작업에 대한 수행 결과를 저장한 로그를 확인하는 단계(344) 및 위임된 작업의 수행 결과를 통보하는 단계(346)를 포함할 수 있다.
호스트 프로세서(104, 도 4 내지 도 5 참조)는 사용자의 요청 혹은 기 설정된 메커니즘에 의해 비활성 상태(INACTIVE)를 탈출할 수 있다. 통상적으로, 웨이크 업(wake up)은 어떠한 동작 혹은 작업이 완료 혹은 종료되어 다음 동작 혹은 다음 작업을 수행할 수 있는 준비 상태로 이동하는 것을 의미할 수 있다. 실시예에 따라, 웨이크 업(wake up)은 호스트 프로세서(104)가 비활성화 상태를 종료하고, 사용자 요청에 의한 작업 혹은 동작을 수행할 수 있는 준비 상태(즉, 활성화 상태)로 이동하는 것으로 이해할 수 있다. 호스트 프로세서(104)가 웨이크 업(wake up)한 후, 메모리 시스템(110)에 비활성 상태(INACTIVE)를 탈출했다는 통지를 보낼 수 있다. 메모리 시스템(110)은 호스트 프로세서(104)가 전송한 상태를 확인할 수 있다(342).
호스트 프로세서(104)가 비활성 상태(INACTIVE)를 탈출한 것을 확인한 후(342), 메모리 시스템(110)은 메모리 장치(150)에 저장된 수행 결과 혹은 로그를 검토할 수 있다(344). 메모리 시스템(110)이 호스트 프로세서(104)로부터 위임된 작업을 독립적으로 수행한 경우, 메모리 시스템(110)은 수행 결과 및 로그를 메모리 장치(150)에 저장할 수 있다. 만약 메모리 시스템(110)이 메모리 장치(150)에 저장된 로그를 검토하고, 위임된 작업에 대한 수행 내용이 없다면 메모리 시스템(110)은 호스트 프로세서(104)에 위임된 작업에 대한 정보를 전송할 필요가 없을 수 있다. 다만, 메모리 장치(150)에 저장된 로그를 검토하여 메모리 시스템(110)이 독립적으로 수행한 작업이 있다고 판단하는 경우, 호스트 프로세서(104)에 위임된 작업에 대한 정보를 통보할 수 있다(346). 실시예에 따라, 호스트 프로세서(104)가 위임된 작업과 관련한 요청 혹은 질의를 전송하면, 메모리 시스템(110)은 해당 요청 혹은 질의에 대응하여 위임된 작업의 수행 결과를 검토할 수도 있다. 또한, 호스트 프로세서(104)가 웨이크 업(wake up)한 후, 메모리 시스템(110)과 호스트 프로세서(104)와의 데이터 통신은 기 설정된 순서 혹은 루틴에 따라 진행될 수도 있다.
도 9는 본 발명의 일 실시예에 따른 호스트 프로세서의 동작 방법을 설명한다.
도 9를 참조하면, 호스트 프로세서의 동작 방법은 현재 실행 중인 프로그램 목록에 포함된 프로그램 중 주기적인 동작이 요구되는 프로그램을 선별하는 단계(512), 주기적인 동작을 작업(task)으로 구성하여 메모리 시스템에 위임하는 단계(514) 및 기 설정된 시간 동안 사용자의 요청이 없음을 바탕으로 유휴(idle) 상태 혹은 절전 모드(power saving mode, hibernation mode)를 메모리 시스템에 전송하는 단계(516)를 포함할 수 있다.
호스트 프로세서(104, 도 4 내지 도 5 참조)는 실행 중인 프로그램 목록을 확인할 수 있다(512). 호스트 프로세서(104)는 프로그램 목록을 확인하여 메모리 시스템(110, 도 1 내지 도 5 참조)에 위임할 수 있는 작업(task)에 해당하는 프로그램을 선별할 수 있다(512). 메모리 시스템(110) 내 컨트롤러(130, 도 1 내지 도 5 참조)는 호스트 프로세서(104)보다 동작 성능이 뛰어나지 않을 수 있다. 따라서, 호스트 프로세서(104)가 실행 중인 프로그램 중 연산이 복잡한 프로그램의 경우, 메모리 시스템(110)으로 위임하는 것은 바람직하지 않을 수 있다. 따라서, 호스트 프로세서(104)는 메모리 시스템(110)에 위임하기에 적합한 프로그램이 실행 중인 경우 메모리 시스템(110)에 위임할 지를 결정할 필요가 있다. 예를 들어, 호스트 프로세서(104)는 실행 중인 프로그램 중 연산 복잡도가 낮지만, 주기적으로 수행될 필요가 있는 것들을 메모리 시스템(110)에 위임하는 것이 자원 효율성을 높일 수 있다.
메모리 시스템(110)에 위임할 수 있는 프로그램을 선별한 후(512), 호스트 프로세서(104)는 선별된 프로그램에 대응하는 동작을 작업(task)으로 구성할 수 있다(514). 호스트 프로세서(104)는 구성된 작업을 메모리 시스템(110)에 위임할 수 있다(514). 실시예에 따라, 작업은 실행가능한 파일 형태로 구성될 수 있다. 또한, 메모리 시스템(110)에 전달되는 작업(task)은 호스트 프로세서(104)와 메모리 시스템(110) 사이의 데이터 통신을 위한 프로토콜에 적합한 형태를 가질 수 있다.
호스트 프로세서(104)는 기 설정된 동안 사용자의 요청이 없는 경우, 비활성화 상태로의 진입을 고려할 수 있다. 호스트 프로세서(104)는 비활성화 상태로의 진입을 결정하면, 비활성화 상태로의 진입을 메모리 시스템(110)에 통지할 수 있다(516). 여기서 비활성화 상태는 유휴(idle) 상태 혹은 절전 모드(power saving mode, hibernation mode)와 같은 상태를 포함할 수 있다. 도 7을 참조하면, 호스트 프로세서(104)가 비활성화 상태로의 진입한 후, 메모리 시스템(110)은 위임된 동작을 독립적으로 수행할 수 있다.
또한, 호스트 프로세서의 동작 방법은 사용자의 요청을 바탕으로 비활성 상태(INACTIVE)를 탈출하고 웨이크 업(wake up)을 메모리 시스템에 전송하는 단계(518)를 더 포함할 수 있다. 호스트 프로세서(104)가 비활성 상태를 탈출하면, 이를 메모리 시스템(110)에 통지할 수 있다. 호스트 프로세서(104)가 비활성 상태를 탈출하고 사용자의 요청에 대응하는 프로그램을 수행할 수 있도록 준비 상태가 되면, 메모리 시스템(110)은 독립적으로 위임된 작업을 수행할 필요가 없을 수 있다. 실시예에 따라, 메모리 시스템(110)은 호스트 프로세서(104)가 비활성화 상태를 유지하는 동안 독립적으로 수행한 위임된 작업의 결과를 호스트 프로세서(104)에 전달할 수 있다. 또 다른 예에서는, 호스트 프로세서(104)가 메모리 시스템(110)에 위임한 작업에 대한 결과를 요청하거나 질의할 수 있고, 메모리 시스템(110)은 호스트 프로세서(104)의 요청 혹은 질의에 대응하여 위임된 동작을 독립적으로 수행한 결과를 전송할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 데이터를 저장하는 비휘발성 메모리 장치; 및
    상기 데이터에 대한 입출력 동작에 대한 호스트 프로세서의 요청을 수신한 후 상기 입출력 동작을 수행하는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 호스트 프로세서로부터 상기 입출력 동작과 구별되는 작업(task)을 위임 받아 상기 작업을 독립적으로 수행한 후, 수행 결과를 상기 비휘발성 메모리 장치에 저장하는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는, 상기 호스트 프로세서로부터 유휴(idle) 상태 혹은 절전 모드(power saving mode, hibernation mode)에 대한 통지를 수신한 후, 상기 작업을 독립적으로 수행하는,
    메모리 시스템.
  3. 제1항에 있어서,
    상기 작업은 실행가능한 형태의 프로그램 코드 및 상기 프로그램 코드를 실행하는 데 필요한 데이터를 포함하고, 상기 컨트롤러는 상기 작업을 독립적으로 수행하여 상기 호스트 프로세서의 관여 없이 수행 결과를 상기 비휘발성 메모리 장치에 저장하는,
    메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러는 실행 가능한 배치 파일(Batch file) 형식으로 전달되는 상기 작업을 수신하는,
    메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는 상기 작업에 포함된 적어도 하나의 명령어를 인출(fetch)하고, 인출된 명령어를 해석(decode)하며, 해석된 명령어를 실행(execute)하고, 실행 결과를 상기 메모리 장치에 저장하는,
    메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는 상기 적어도 하나의 명령어를 해석하기 위한 명령 리스트를 상기 호스트 프로세서로부터 추가 수신하는,
    메모리 시스템.
  7. 제1항에 있어서,
    상기 컨트롤러는 상기 호스트 프로세서로부터 상기 작업을 수행하기 위한 플랫폼 컨트롤러 허브(Platform Controller Hub, PCH)의 제어권(control authority)을 수신하고, 상기 플랫폼 컨트롤러 허브에 상기 작업에 대응하는 요청을 전달하는,
    메모리 시스템.
  8. 제1항에 있어서,
    상기 비휘발성 메모리 장치에 저장되는 상기 데이터는 유저 데이터와 메타 데이터로 구분되고, 상기 작업(task)은 상기 유저 데이터를 변형 혹은 생성하는 동작 혹은 외부 장치로부터 상기 유저 데이터를 수신하여 저장하는 동작을 포함하는,
    메모리 시스템.
  9. 호스트 프로세서로부터 작업(task)의 위임을 수신하는 단계;
    상기 호스트 프로세서로부터 유휴 상태 혹은 절전 모드에 대한 통지를 수신하는 단계;
    위임된 작업을 독립적으로 수행하는 단계; 및
    작업에 대한 수행 결과를 비휘발성 메모리 장치에 저장하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 호스트 프로세서의 웨이크 업(wake up) 상태를 확인하는 단계;
    상기 수행 결과를 저장한 로그를 확인하는 단계; 및
    상기 수행 결과가 있으면 상기 위임된 작업에 대한 상기 수행 결과를 상기 호스트 프로세서에 통보하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  11. 제9항에 있어서,
    상기 작업은 실행가능한 형태의 프로그램 코드 및 상기 프로그램 코드를 실행하는 데 필요한 데이터를 포함하고, 상기 메모리 시스템은 상기 작업을 독립적으로 수행하여 상기 호스트 프로세서의 관여 없이 수행 결과를 상기 비휘발성 메모리 장치에 저장하는,
    메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 작업은 실행 가능한 배치 파일(Batch file) 형식으로 전달되는,
    메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 위임된 작업을 독립적으로 수행하는 단계는
    상기 작업에 포함된 적어도 하나의 명령어를 인출(fetch)하는 단계;
    인출된 명령어를 해석(decode)하는 단계; 및
    해석된 명령어를 실행(execute)하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 적어도 하나의 명령어를 해석하기 위한 명령 리스트를 상기 호스트 프로세서로부터 추가로 수신하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  15. 제9항에 있어서,
    상기 호스트 프로세서로부터 상기 작업을 수행하기 위한 플랫폼 컨트롤러 허브(Platform Controller Hub, PCH)의 제어권(control authority)을 수신하는 단계; 및
    상기 플랫폼 컨트롤러 허브에 상기 작업에 대응하는 요청을 전달하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  16. 제9항에 있어서,
    상기 비휘발성 메모리 장치에 저장되는 상기 데이터는 유저 데이터와 메타 데이터로 구분되고, 상기 작업(task)은 상기 유저 데이터를 변형 혹은 생성하는 동작 혹은 외부 장치로부터 상기 유저 데이터를 수신하여 저장하는 동작을 포함하는,
    메모리 시스템의 동작 방법.
  17. 비휘발성 메모리 장치와 컨트롤러를 포함하는 메모리 시스템과 연결되어 사용자의 요청을 처리하는 호스트 프로세서에 있어서,
    현재 실행 중인 프로그램 목록에 포함되어 있는 프로그램 중 주기적인 동작이 요구되는 프로그램을 선별하는 단계; 및
    상기 주기적인 동작을 작업(task)으로 구성하여 상기 메모리 시스템에 위임하는 단계
    를 포함하는, 호스트 프로세서의 동작 방법.
  18. 제17항에 있어서,
    기 설정된 시간 동안 상기 사용자의 요청이 없음을 확인하는 단계; 및
    상기 작업을 상기 메모리 시스템에 위임한 후, 상기 확인을 바탕으로 유휴(idle) 상태 혹은 절전 모드(power saving mode, hibernation mode)를 메모리 시스템에 전송하는 단계
    를 더 포함하는, 호스트 프로세서의 동작 방법.
  19. 제17항에 있어서,
    상기 작업은 실행가능한 형태의 프로그램 코드 및 상기 프로그램 코드를 실행하는 데 필요한 데이터를 포함하는 실행 가능한 배치 파일(Batch file) 형식으로 생성하는 단계
    를 더 포함하는, 호스트 프로세서의 동작 방법.
  20. 제19항에 있어서,
    상기 적어도 하나의 명령어를 해석하기 위한 명령 리스트를 상기 메모리 시스템에 전송하는 단계
    를 더 포함하는, 호스트 프로세서의 동작 방법.
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