TWI696078B - 記憶體裝置及其操作方法 - Google Patents

記憶體裝置及其操作方法 Download PDF

Info

Publication number
TWI696078B
TWI696078B TW106144021A TW106144021A TWI696078B TW I696078 B TWI696078 B TW I696078B TW 106144021 A TW106144021 A TW 106144021A TW 106144021 A TW106144021 A TW 106144021A TW I696078 B TWI696078 B TW I696078B
Authority
TW
Taiwan
Prior art keywords
write
read
memory
data sequence
logic circuit
Prior art date
Application number
TW106144021A
Other languages
English (en)
Other versions
TW201901456A (zh
Inventor
張坤龍
陳耕暉
羅思覺
廖惇雨
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW201901456A publication Critical patent/TW201901456A/zh
Application granted granted Critical
Publication of TWI696078B publication Critical patent/TWI696078B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本發明實施例揭露一種記憶體裝置及其操作方法。記憶體裝置包括一記憶體陣列及一邏輯電路。邏輯電路耦接至記憶體陣列，並用以回應來自一控制器的一操作指令，執行一對應操作。當一中斷事件發生於對應操作期間，邏輯電路記錄一記憶體狀態，且邏輯電路更用以回應於來自控制器的一狀態讀取指令，輸出記憶體狀態至控制器。

Description

記憶體裝置及其操作方法
本發明是有關於一種記憶體裝置及其操作方法。
隨著計算機時代的來臨，計算機系統被廣泛應用於各式各樣的電子產品(例如個人電腦、手機等)。一般而言，計算機系統是由硬體與軟體構成。記憶體則是硬體的諸多元件中的重要元件之一。
記憶體可用來儲存資料，並在需要時進行讀取。現有的記憶體在寫入或讀取一筆資料的過程中，若因某些原因而被迫中斷(例如收到其他優先度較高的指令)，導致寫入或讀取的相關資訊(例如初始位址)丟失，而需花費額外的時間重新從頭開始寫入或讀取該筆資料。此外，現有的控制器(例如中央處理器)亦無法得知記憶體內部的寫入操作或讀取操作的執行狀態。
有鑑於上述問題，如何提出一種記憶體裝置及其操作方法，已然成為重要的課題之一。
為達上述目的，本發明實施例係揭露一種記憶體裝置包括一記憶體陣列及一邏輯電路。邏輯電路耦接至記憶體陣列，並用 以回應來自一控制器的一操作指令，執行一對應操作。當一中斷事件發生於對應操作期間，邏輯電路記錄一記憶體狀態，且邏輯電路更用以回應於來自控制器的一狀態讀取指令，輸出記憶體狀態至控制器。
為達上述目的，本發明實施例係揭露一種記憶體裝置的操作方法包括下列步驟。接收一操作指令；回應於操作指令，執行一對應操作。當一中斷事件發生於對應操作期間，記錄一記憶體狀態，並回應於一狀態讀取指令，輸出記憶體狀態。
依據本發明實施例的記憶體裝置及其操作方法，可提供記憶體狀態給控制器，並有效率地從繼續寫入/讀取位址寫入/讀取資料序列，從而提高記憶體裝置的整體效能。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10:記憶體裝置
100:邏輯電路
102:記憶體陣列
103:寫入緩衝器
104:感測放大器電路
106:讀取緩衝器
90:控制器
S201~S503:步驟
S_Read:狀態讀取指令
Addr_1~Addr_3:目標狀態位址
status_1~status_n:記憶體狀態
CSB、SCLK、SIO:信號線
第1圖繪示依據本發明實施例的記憶體裝置的方塊圖。
第2圖繪示依據本發明實施例的記憶體裝置的操作方法的流程圖。
第3圖繪示依據本發明實施例的記憶體裝置的操作方法中的狀態讀取操作方法的流程圖。
第4圖繪示依據本發明實施例的記憶體裝置的操作方法中的繼續寫入操作方法的流程圖。
第5圖繪示依據本發明實施例的記憶體裝置的操作方法中的繼續讀取操作方法的流程圖。
第6圖繪示依據本發明實施例的記憶體裝置的操作方法中的繼續讀取操作方法的時序圖。
請參照第1圖，第1圖繪示依據本發明實施例的記憶體裝置的方塊圖。記憶體裝置10耦接至一控制器90，而受控於控制器90。在本實施例中，記憶體裝置10與控制器90之間的傳輸介面例如是串行外設介面(Serial Peripheral Interface,SPI)，本發明不以此為限。記憶體裝置10例如透過至少三條信號線CSB、SCLK、SIO耦接至控制器90。
控制器90透過信號線CSB選取或不選取記憶體裝置10。當控制器90選取記憶體裝置10時，記憶體裝置10處於可操作的狀態；反之，當控制器90不選取記憶體裝置10時，記憶體裝置10處於不可操作的狀態。當控制器90選取記憶體裝置10時，控制器90可透過信號線SCLK將時脈信號傳送至記憶體裝置10，以控制記憶體裝置10的操作時序。控制器90透過信號線SIO將寫入指令、讀取指令及抹除指令等傳送至記憶體裝置10。此外，控制器90與記憶體裝置10亦可透過信號線SIO進行資料的傳輸，例如寫入操作時，控制器90透過信號線SIO將要寫入的資料傳送至記憶體裝置10；讀取操作時，記憶體裝置10將讀出的資料透過信號線SIO傳送至控制器90。
記憶體裝置10包括一邏輯電路100、一記憶體陣列102、一寫入緩衝器103、一感測放大器電路104以及一讀取緩衝器106。
邏輯電路100是用以回應來自控制器90的操作指令，並依據操作指令的類型操作記憶體陣列102、寫入緩衝器103、感測放大器電路104及讀取緩衝器106。舉例來說，邏輯電路100可回應來自控制器90的一寫入指令，執行一寫入操作。邏輯電路100也可回應於來自控制器90的一讀取指令執行一讀取操作。此外，邏輯電路100更可用以在寫入操作或讀取操作期間發生一中斷事件中斷時記錄一記憶體狀態。
記憶體陣列102耦接至邏輯電路100。記憶體陣列102可以是非揮發性的(non-volatile)，例如NOR快閃(NOR flash)記憶體陣列、NAND快閃(NAND flash)記憶體陣列等。記憶體陣列102包含多個記憶胞(memory cell)以二維(2D)或三維(3D)的方式排列，用以儲存資料。
寫入緩衝器103耦接至邏輯電路100及記憶體陣列102。寫入緩衝器103可用以暫存控制器90要寫入記憶體陣列102的資料。
感測放大器電路104耦接至邏輯電路100及記憶體陣列102。感測放大器電路104可用以感測記憶體陣列102內儲存的資料，並將資料從記憶體陣列102中讀出。資料被感測放大器電路104讀出後，會將資料暫存至讀取緩衝器106。
讀取緩衝器106耦接至邏輯電路100及感測放大器電路104。讀取緩衝器106可用以暫存感測放大器電路104讀出的資料，並輸出資料至控制器90。
請參照第2圖，第2圖繪示依據本發明實施例的記憶體裝置的操作方法的流程圖。記憶體裝置10的操作方法包括步驟S201~步驟S207，可用以操作記憶體裝置10。
在步驟S201中，接收一操作指令。操作指令是由控制器90發出，且由邏輯電路100接收。操作指令例如是一寫入指令或一讀取指令。
在步驟S203中，回應於操作指令，執行一對應操作。當操作指令是寫入指令，邏輯電路100回應於寫入指令，執行寫入操作。當操作指令是讀取指令，邏輯電路100回應於讀取指令，執行讀取操作。
進一步來說，於寫入操作時，控制器90除了向記憶體裝置10發出寫入指令外，還會傳送欲寫入的一第一資料序列以及一初始寫入位址。初始寫入位址用以指示第一資料序列中的第一個位元要寫入的寫入緩衝器103中的寫入緩衝器位址或者記憶體陣列102中的記憶體位址。一般而言，寫入緩衝器位址與記憶體位址是對應的。本實施例中，初始寫入位址假設是寫入緩衝器位址。
於寫入操作時，邏輯電路100先將初始寫入位址暫存至一位址緩衝器(未繪示)。接著，邏輯電路100依據初始寫入位址將第一資料序列依序暫存至寫入緩衝器103。當控制器90將全部的第一資料序列傳送至記憶體裝置10後，控制器90會發送一確認寫入指令，以指示 邏輯電路100將暫存於寫入緩衝器103的第一資料序列寫入記憶體陣列102。當全部的第一資料序列被寫入記憶體陣列102，寫入操作即完成。
另一方面，於讀取操作時，控制器90除了向記憶體裝置10發出讀取指令外，還會傳送一初始讀取位址。初始讀取位址用以指示欲讀取的一第二資料序列中的第一個位元所在的記憶體陣列102中的記憶體位址。
於讀取操作時，邏輯電路100先將初始讀取位址暫存至位址緩衝器。接著，邏輯電路100依據初始讀取位址指示感測放大器電路104將第二資料序列依序從記憶體陣列102中讀出並暫存至讀取緩衝器106。暫存於讀取緩衝器106的第二資料序列會依序地被輸出至控制器90。當全部的第二資料序列被輸出至控制器90，讀取操作即完成。
在步驟S205中，判斷是否有中斷事件發生。所謂「中斷事件」指的是造成對應操作(步驟S203)在完成之前被迫中斷的事件。舉例來說，中斷事件可以是接收到優先度較操作指令高的另一指令。在一些情況中，讀取指令的優先度高於寫入指令的優先度，則當操作指令是寫入指令時，中斷事件可以是接收讀取指令。相反地，在一些情況中，寫入指令的優先度高於讀取指令的優先度，則當操作指令是讀取指令時，中斷事件可以是接收寫入指令。本發明不以此為限。
在步驟S207中，記錄一記憶體狀態。記憶體狀態可由邏輯電路100所記錄。記憶體狀態的內容可以根據操作指令的不同，而有所不同。以下將對記憶體狀態所包含的內容進行說明。
第一種情況，假設操作指令為寫入指令，對應操作為寫入操作。在第一種情況中，中斷事件可能發生在邏輯電路100將第一資料序列暫存至寫入緩衝器103的期間。換言之，在中斷事件發生時，可能部分的第一資料序列或全部的第一資料序列已被暫存至寫入緩衝器103。在中斷事件發生後，邏輯電路100會將寫入操作的執行狀況記錄下來，即記憶體狀態。記憶體狀態可包括初始寫入位址、一中斷寫入位址、一繼續寫入位址及一寫入初始化旗標。所謂中斷寫入位址是指中斷事件發生時，已被暫存至寫入緩衝器103的部分的第一資料序列(或全部的第一資料序列)的最後一個位元所在的寫入緩衝器位址(或對應的記憶體位址)。所謂繼續寫入位址是指中斷事件結束後，要執行一繼續寫入操作時從哪一個寫入緩衝器位址(或對應的記憶體位址)開始繼續寫入其餘部分的第一資料序列。在一些實施例中，繼續寫入位址可以是中斷寫入位址的下一個寫入緩衝器位址。所謂寫入初始化旗標是指用以指示邏輯電路100是否成功接收/辨認寫入指令的旗標。例如，當寫入指令的波形不符規格，以致於邏輯電路100未能成功辨識，則寫入初始化旗標設為失敗。值得一提的是，即使邏輯電路100未成功接收/辨認寫入指令，而無法順利執行步驟S203，邏輯電路100仍可將寫入初始化旗標設為失敗，作為記憶體狀態。
第二種情況，假設操作指令為讀取指令，對應操作為讀取操作。在第二種情況中，中斷事件可能發生在感測放大器電路104將第二資料序列從記憶體陣列102中讀出的期間。換言之，在中斷事件 發生時，可能部分的第二資料序列或全部的第二資料序列已被感測放大器電路104由記憶體陣列102中讀出。在中斷事件發生後，邏輯電路100會將讀取操作的執行狀況記錄下來，即記憶體狀態。記憶體狀態可包括初始讀取位址、一中斷讀取位址、一繼續讀取位址及一讀取初始化旗標。所謂中斷讀取位址是指中斷事件發生時，儲存有已被感測放大器電路104讀出的部分的第二資料序列(或全部的第一資料序列)的最後一個位元的記憶體陣列102中的記憶體陣列位址。所謂繼續寫入位址是指中斷事件結束後，要執行一繼續讀取操作時從記憶體陣列102中的哪一記憶體位址開始繼續讀取其餘部分的第二資料序列。在一些實施例中，繼續讀取位址可以是中斷讀取位址的下一個記憶體位址。所謂讀取初始化旗標是指用以指示邏輯電路100是否成功接收/辨認讀取指令的旗標。例如，當讀取指令的波形不符規格，以致於邏輯電路100無法成功辨識，則讀取初始化旗標設為失敗。值得一提的是，當邏輯電路100未成功接收/辨認讀取指令，而無法順利執行步驟S203，邏輯電路100仍可將讀取初始化旗標設為失敗，作為記憶體狀態。
請參照第3圖，第3圖繪示的是依據本發明實施例的記憶體裝置的操作方法中的狀態讀取操作方法的流程圖。狀態讀取操作方法可接續在步驟S207之後執行。更具體而言，當中斷事件結束，控制器90可指示記憶體裝置10回報記憶體狀態，以了解對應操作的執行狀態。狀態讀取操作方法包括步驟S301及步驟S303。
在步驟S301中，接收一狀態讀取指令。狀態讀取指令是由控制器90所發出，並由記憶體裝置10接收。
在步驟S303中，回應於狀態讀取指令，輸出記憶體狀態。當記憶體裝置10接收到狀態讀取指令，邏輯電路100回應於狀態讀取指令執行一狀態讀取操作。在狀態讀取操作中，邏輯電路100會將記憶體狀態輸出至控制器90。控制器90可以根據記憶體狀態下達進一步的指令，例如繼續寫入指令或繼續讀取指令。
請參照第4圖，第4圖繪示的是依據本發明實施例的記憶體裝置的操作方法中的繼續寫入操作方法的流程圖。當操作指令是寫入指令，繼續寫入操作方法可接續在步驟S303之後執行。繼續寫入操作方法包括步驟S401及步驟S403。
在步驟S401中，接收一繼續寫入指令。繼續寫入指令是控制器90依據記憶體狀態產生及發出。
在步驟S403中，回應於繼續寫入指令，執行一繼續寫入操作。在一些實施例中，控制器90可通過記憶體狀態得知那些部分的第一資料序列已被暫存至寫入緩衝器103。繼續寫入指令可包含有繼續寫入位址，且控制器90會將未被暫存的其餘部分的第一資料序列傳送至記憶體裝置10。邏輯電路100依據繼續寫入指令將未被暫存的其餘部分的第一資料序列依序暫存至寫入緩衝器103(從繼續寫入位址開始)。在一些實施例中，繼續寫入指令可不包含有繼續寫入位址。邏輯電路100可依據自身記錄的記憶體狀態將未被暫存的其餘部分的第一資料序列暫存至寫入緩衝器103。換言之，即使控制器90未於繼續 寫入指令中指示繼續寫入位址，邏輯電路100亦可將未被暫存的其餘部分的第一資料序列暫存至正確的寫入緩衝器位址。
請參照第5圖，第5圖繪示的是依據本發明實施例的記憶體裝置的操作方法中的繼續讀取操作方法的流程圖。當操作指令是讀取指令，繼續讀取操作方法可接續在步驟S303之後執行。繼續讀取操作方法包括步驟S501及步驟S503。
在步驟S501中，接收一繼續讀取指令。繼續讀取指令是控制器90依據記憶體狀態產生及發出。
在步驟S503中，回應於繼續讀取指令，執行一繼續讀取操作。在一些實施例中。控制器90可通過記憶體狀態得知那些部分的第二資料序列已被感測放大器電路104讀出，而繼續讀取指令可包含有繼續讀取位址。邏輯電路100依據繼續讀取指令指示感測放大器電路104將未被讀出的其餘部分的第二資料序列依序從記憶體陣列102中讀出(從繼續讀取位址開始)。在一些實施例中，繼續讀取指令可不包含有繼續讀取位址。邏輯電路100可依據自身記錄的記憶體狀態指示感測放大器電路104將未被讀出的其餘部分的第二資料序列從記憶體陣列102中讀出。換言之，即使控制器90未於繼續讀出指令中指示繼續讀出位址，邏輯電路100亦可指示出正確的記憶體位址，使感測放大器電路104可將未被讀出的其餘部分的第二資料序列讀出。
另外，在執行繼續寫入操作時也可視為執行寫入操作，而執行繼續讀取操作時也可視為執行讀取操作。因此，當繼 續寫入操作或繼續讀取操作的過程發生中斷事件，邏輯電路100也可以記錄記憶體狀態。
請參照第6圖，第6圖繪示的是依據本發明實施例的記憶體裝置的操作方法中的狀態讀取操作的時序圖。如第6圖所示，控制器90先通過信號線CSB選取記憶體裝置10，而使記憶體裝置10處於可操作的狀態。當記憶體裝置10處於可操作的狀態後，控制器90通過信號線SCLK將時脈信號傳送至記憶體裝置10，以控制記憶體裝置10的操作時序。接著，控制器90通過信號線SIO將狀態讀取指令S_Read以及目標狀態位址Addr_1、Addr_2、Addr_3傳送至記憶體裝置10。目標狀態位址Addr_1、Addr_2、Addr_3可用以指示記憶體裝置10輸出哪一個記憶體狀態。記憶體裝置10回應於狀態讀取指令S_Read，將記憶體狀態status_1~status_n通過信號線SIO傳送至控制器90。記憶體狀態可以是一或多個位元或位元組，本發明不加以限定。值得一提的是，本實施例中，記憶體裝置10可以記錄多個記憶體狀態。控制器90通過發送目標狀態位址以獲得所需要的記憶體狀態。在一些實施例中，目標狀態位址可包含在狀態讀取指令中，或者控制器90可不傳送目標狀態位址。
依據本發明實施例的記憶體裝置及其操作方法，可在寫入/讀取操作發生中斷事件時記錄記憶體狀態，並在狀態讀取操作時提供給控制器。藉由獲得記憶體狀態，控制器可以得知寫入/讀取操作在被中斷時的執行狀況。此外，控制器能夠依據記憶體狀態向記憶體裝置發出繼續寫入/讀取指令，以指示記憶體裝置完成因中斷事件而中斷的寫入/讀取操作。由於可依據記憶體狀態執行繼續寫入/讀取操作，故 可有效率地從繼續寫入/讀取位址開始寫入/讀取資料序列，從而提高記憶體裝置的整體效能。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10:記憶體裝置
100:邏輯電路
102:記憶體陣列
103:寫入緩衝器
104:感測放大器電路
106:讀取緩衝器
90:控制器
CSB、SCLK、SIO:信號線

Claims (14)

  1. 一種記憶體裝置，包括：一記憶體陣列；以及一邏輯電路，耦接至該記憶體陣列，該邏輯電路用以回應來自一控制器的一操作指令，以執行一對應操作，其中當一中斷事件發生於該對應操作的期間，該邏輯電路記錄一記憶體狀態，且該邏輯電路更用以回應於來自該控制器的一狀態讀取指令，輸出該記憶體狀態至該控制器；其中，該中斷事件為接收到優先度較該操作指令高的另一指令，以造成該對應操作在完成之前被迫中斷的事件；以及其中，回應於該操作指令是一寫入指令，該記憶體狀態包括一初始寫入位址、一中斷寫入位址、一繼續寫入位址及一寫入初始化旗標。
  2. 如申請專利範圍第1項所述之記憶體裝置，更包括：一寫入緩衝器，耦接至該邏輯電路，其中回應於該操作指令是一寫入指令，該對應操作是一寫入操作，該寫入緩衝器用以於該寫入操作的期間暫存來自該控制器的一第一資料序列。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中當該中斷事件發生時，部分的該第一資料序列已被暫存至該寫入緩衝器，該邏輯電路進一步用以回應該控制器依據該記憶體狀態產生 的一繼續寫入指令，執行一繼續寫入操作，於該繼續寫入操作時，該邏輯電路將其餘部分的該第一資料序列暫存至該寫入緩衝器。
  4. 如申請專利範圍第2項所述之記憶體裝置，其中當該中斷事件發生時，部分的該第一資料序列已被暫存至該寫入緩衝器，該邏輯電路進一步用以回應該控制器依據該記憶體狀態產生的一繼續寫入指令，執行一繼續寫入操作，於該繼續寫入操作時，該邏輯電路依據該記憶體狀態將其餘部分的該第一資料序列暫存至該寫入緩衝器。
  5. 如申請專利範圍第1項所述之記憶體裝置，更包括：一感測放大器電路，耦接至該邏輯電路及該記憶體陣列，其中回應於該操作指令是一讀取指令，該對應操作是一讀取操作，該感測放大器電路用以於該讀取操作期間將一第二資料序列從該記憶體陣列中讀出，該記憶體狀態包括一初始讀取位址、一中斷讀取位址、一繼續讀取位址及一讀取初始化旗標的其中至少之一。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中當該中斷事件發生時，部分的該第二資料序列已被從該記憶體陣列讀出，該邏輯電路進一步用以回應該控制器依據該記憶體狀態產生的一繼續讀取指令，執行一繼續讀取操作，於該繼續讀取操作時，該邏輯電路指示該感測放大器電路將其餘部分的該第二資料序列從該記憶體陣列讀出。
  7. 如申請專利範圍第5項所述之記憶體裝置，其中當該中斷事件發生時，部分的該第二資料序列已被從該記憶體陣列讀出，該邏輯電路進一步用以回應該控制器依據該記憶體狀態產生的一繼續讀取指令，執行一繼續讀取操作，於該繼續讀取操作時，該邏輯電路依據該記憶體狀態指示該感測放大器電路將其餘部分的該第二資料序列從該記憶體陣列讀出。
  8. 一種記憶體裝置的操作方法，包括：接收一操作指令；以及回應於該操作指令，執行一對應操作；其中當一中斷事件發生於該對應操作期間，記錄一記憶體狀態，並回應於一狀態讀取指令，輸出該記憶體狀態；其中，該中斷事件為接收到優先度較該操作指令高的另一指令，以造成該對應操作在完成之前被迫中斷的事件；以及其中，回應於該操作指令是一寫入指令，該記憶體狀態包括一初始寫入位址、一中斷寫入位址、一繼續寫入位址及一寫入初始化旗標。
  9. 如申請專利範圍第8項所述之操作方法，其中回應於該操作指令是一寫入指令，該對應操作是一寫入操作，於該寫入操作期間，將一第一資料序列暫存至一寫入緩衝器。
  10. 如申請專利範圍第9項所述之操作方法，其中當該中斷事件發生時，部分的該第一資料序列已被暫存至該寫入緩衝器，該邏輯電路進一步用以回應於一繼續寫入指令，執行一繼續 寫入操作，於該繼續寫入操作時，將其餘部分的該第一資料序列暫存至該寫入緩衝器；以及其中該繼續寫入指令是該控制器依據該記憶體狀態產生。
  11. 如申請專利範圍第9項所述之操作方法，其中當該中斷事件發生時，部分的該第一資料序列已被暫存至該寫入緩衝器，回應於依據該記憶體狀態產生的一繼續寫入指令，執行一繼續寫入操作，於該繼續寫入操作時，依據該記憶體狀態將其餘部分的該第一資料序列暫存至該寫入緩衝器。
  12. 如申請專利範圍第8項所述之操作方法，其中回應於該操作指令是一讀取指令，該對應操作是一讀取操作，於該讀取操作期間，將一第二資料序列從一記憶體陣列中讀出，該記憶體狀態包括一初始讀取位址、一中斷讀取位址、一繼續讀取位址及一讀取初始化旗標的其中至少之一。
  13. 如申請專利範圍第12項所述之操作方法，其中當該中斷事件發生時，部分的該第二資料序列已被從該記憶體陣列讀出，回應於依據該記憶體狀態產生的一繼續讀取指令，執行一繼續讀取操作，於該繼續讀取操作時，將其餘部分的該第二資料序列從該記憶體陣列讀出。
  14. 如申請專利範圍第12項所述之操作方法，其中當該中斷事件發生時，部分的該第二資料序列已被從該記憶體陣列讀出，回應於依據該記憶體狀態產生的一繼續讀取指令，執行一 繼續讀取操作，於該繼續讀取操作時，依據該記憶體狀態將其餘部分的該第二資料序列從該記憶體陣列讀出。
TW106144021A 2017-05-26 2017-12-14 記憶體裝置及其操作方法 TWI696078B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762511356P 2017-05-26 2017-05-26
US62/511,356 2017-05-26

Publications (2)

Publication Number Publication Date
TW201901456A TW201901456A (zh) 2019-01-01
TWI696078B true TWI696078B (zh) 2020-06-11

Family

ID=64400258

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106144021A TWI696078B (zh) 2017-05-26 2017-12-14 記憶體裝置及其操作方法

Country Status (3)

Country Link
US (1) US10658046B2 (zh)
CN (1) CN108932209B (zh)
TW (1) TWI696078B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109857029B (zh) * 2019-02-20 2021-01-29 珠海格力电器股份有限公司 双处理器控制系统工作方法、磁悬浮轴承监控系统及其工作方法、压缩机及空调
CN112925672B (zh) * 2021-02-08 2022-11-22 重庆紫光华山智安科技有限公司 数据恢复方法、装置、设备及存储介质
KR20230036682A (ko) 2021-09-08 2023-03-15 에스케이하이닉스 주식회사 인터리빙 동작을 지원하는 메모리 장치, 메모리 시스템 및 그의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201230039A (en) * 2010-12-23 2012-07-16 Sandisk Technologies Inc Manual suspend and resume for non-volatile memory
TW201305821A (zh) * 2011-07-14 2013-02-01 Lsi Corp 控制快閃記憶體介質系統的方法、裝置及固態記憶體件
TW201635085A (zh) * 2015-03-27 2016-10-01 Tsann Kuen Zhangzhou Entpr Co 斷電記憶系統及其裝置
TW201710903A (zh) * 2015-06-16 2017-03-16 英商．Ａｒｍ股份有限公司 受保護異常處置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5325487A (en) * 1990-08-14 1994-06-28 Integrated Device Technology, Inc. Shadow pipeline architecture in FIFO buffer
US5557771A (en) 1990-12-01 1996-09-17 Hitachi, Ltd. Data processing system and storage device and auxiliary memory bits for controlling data protection in the storage device
US5822244A (en) 1997-09-24 1998-10-13 Motorola, Inc. Method and apparatus for suspending a program/erase operation in a flash memory
JP3157753B2 (ja) * 1997-09-30 2001-04-16 日本電気アイシーマイコンシステム株式会社 半導体記憶回路
JP2005227988A (ja) * 2004-02-12 2005-08-25 Hitachi Ltd ディスクアレイ装置、及びディスクアレイ装置の電源バックアップ方法
KR100648290B1 (ko) * 2005-07-26 2006-11-23 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불 휘발성 메모리 장치및 그것의 프로그램 방법
KR100816748B1 (ko) 2006-03-16 2008-03-27 삼성전자주식회사 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법
US7966445B2 (en) * 2007-12-24 2011-06-21 Telefonaktiebolaget L M Ericsson (Publ) Read status controller
US8004884B2 (en) 2009-07-31 2011-08-23 International Business Machines Corporation Iterative write pausing techniques to improve read latency of memory systems
US8850103B2 (en) 2009-08-28 2014-09-30 Microsoft Corporation Interruptible NAND flash memory
US8929139B2 (en) * 2011-04-13 2015-01-06 Macronix International Co., Ltd. Method and apparatus for leakage suppression in flash memory
CN103871447B (zh) * 2012-12-14 2017-03-01 华邦电子股份有限公司 与非门快闪存储器阵列及芯片及其存取、读取及管理方法
US9147501B2 (en) * 2013-03-13 2015-09-29 Macronix International Co., Ltd. Retention logic for non-volatile memory
CN104281545B (zh) * 2013-07-11 2018-02-23 华为技术有限公司 一种数据读取方法及设备
US9298549B2 (en) * 2013-12-11 2016-03-29 International Business Machines Corporation Read buffer architecture supporting integrated XOR-reconstructed and read-retry for non-volatile random access memory (NVRAM) systems
US9361956B2 (en) * 2014-01-15 2016-06-07 Advanced Micro Devices, Inc. Performing logical operations in a memory
US9396769B1 (en) * 2015-02-11 2016-07-19 Macronix International Co., Ltd. Memory device and operating method of same
CN106297879B (zh) * 2015-05-21 2019-09-24 旺宏电子股份有限公司 存储器装置与其操作方法
US10101933B2 (en) * 2016-02-26 2018-10-16 Toshiba Memory Corporation Controller and memory system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201230039A (en) * 2010-12-23 2012-07-16 Sandisk Technologies Inc Manual suspend and resume for non-volatile memory
TW201305821A (zh) * 2011-07-14 2013-02-01 Lsi Corp 控制快閃記憶體介質系統的方法、裝置及固態記憶體件
TW201635085A (zh) * 2015-03-27 2016-10-01 Tsann Kuen Zhangzhou Entpr Co 斷電記憶系統及其裝置
TW201710903A (zh) * 2015-06-16 2017-03-16 英商．Ａｒｍ股份有限公司 受保護異常處置

Also Published As

Publication number Publication date
US10658046B2 (en) 2020-05-19
CN108932209B (zh) 2021-08-13
CN108932209A (zh) 2018-12-04
TW201901456A (zh) 2019-01-01
US20180342302A1 (en) 2018-11-29

Similar Documents

Publication Publication Date Title
US9304691B2 (en) Memory system and bank interleaving method
TWI628542B (zh) 快閃記憶體的垃圾回收斷電回復方法以及使用該方法的裝置
US8380922B1 (en) Data storage device comprising host interface state machine blocking on target logical block address
US10649692B2 (en) Storage device, system including the same and method of operating the same
US9081662B2 (en) Memory storage device, memory controller thereof, and method for programming data thereof
TWI696078B (zh) 記憶體裝置及其操作方法
TWI473099B (zh) 記憶體儲存裝置、記憶體控制器與控制方法
US20120324147A1 (en) Read While Write Method for Serial Peripheral Interface Flash Memory
CN107797821B (zh) 重试读取方法以及使用该方法的装置
US9811473B2 (en) Storage unit controller and control method thereof, and storage device
CN109407991B (zh) 一种非易失性闪存执行命令的暂停及恢复方法、非易失性闪存及电子设备
TWI696951B (zh) 儲存裝置異常斷電的處理系統和方法
TWI592866B (zh) 固態硬碟系統的原子寫入方法以及使用該方法的裝置
CN109426627B (zh) 数据存储装置及其操作方法
US9733832B2 (en) Buffer memory accessing method, memory controller and memory storage device
US9152348B2 (en) Data transmitting method, memory controller and data transmitting system
JP5925549B2 (ja) メモリシステムおよびバンクインターリーブ方法
CN110874190A (zh) 闪存控制器及方法
CN114168067B (zh) 使用虚设虚拟功能的NVMe简单复制命令支持
CN109935252B (zh) 存储器装置及其操作方法
TWI667657B (zh) 記憶體裝置及其操作方法
US10566062B2 (en) Memory device and method for operating the same
US20040186949A1 (en) XIP system and method for serial memory
CN103914408B (zh) 数据传输方法、存储器控制器、数据传输系统
US20090043945A1 (en) Non-Volatile Memory System and Method for Reading Data Therefrom