CN108932209A - 存储器装置及其操作方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其操作方法。存储器装置包括一存储器阵列及一逻辑电路。逻辑电路耦接至存储器阵列，并用以响应来自一控制器的一操作指令，执行一对应操作。当一中断事件发生于对应操作期间，逻辑电路记录一存储器状态，且逻辑电路还用以响应来自控制器的一状态读取指令，输出存储器状态至控制器。

Description

存储器装置及其操作方法
技术领域
本发明属于数据存储领域，涉及一种存储器装置及其操作方法。
背景技术
随着计算器时代的来临，计算器统被广泛应用于各式各样的电子产品(例如个人计算机、手机等)。一般而言，计算器统是由硬件与软件构成。存储器则是硬件的诸多元件中的重要元件之一。
存储器可用来存储数据，并在需要时进行读取。现有的存储器在写入或读取一笔数据的过程中，若因某些原因而被迫中断(例如收到其他优先级较高的指令)，导致写入或读取的相关信息(例如初始地址)丢失，而需要花费额外的时间重新从头开始写入或读取该笔数据。此外，现有的控制器(例如中央处理器)也无法得知存储器内部的写入操作或读取操作的执行状态。
有鉴于上述问题，如何提出一种存储器装置及其操作方法，已然成为重要的课题之一。
发明内容
为达上述目的，本发明实施例公开一种存储器装置，该存储器装置包括一存储器阵列及一逻辑电路。逻辑电路耦接至存储器阵列，并用以响应来自一控制器的一操作指令，执行一对应操作。当一中断事件发生于对应操作期间，逻辑电路记录一存储器状态，且逻辑电路还用以响应于来自控制器的一状态读取指令，输出存储器状态至控制器。
为达上述目的，本发明实施例公开一种存储器装置的操作方法，该操作方法包括下列步骤：接收一操作指令；响应于操作指令，执行一对应操作。当一中断事件发生于对应操作期间，记录一存储器状态，并响应于一状态读取指令，输出存储器状态。
依据本发明实施例的存储器装置及其操作方法，可提供存储器状态给控制器，并有效率地从继续写入/读取地址写入/读取数据序列，从而提高存储器装置的整体性能。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示依据本发明实施例的存储器装置的方框图。
图2绘示依据本发明实施例的存储器装置的操作方法的流程图。
图3绘示依据本发明实施例的存储器装置的操作方法中的状态读取操作方法的流程图。
图4绘示依据本发明实施例的存储器装置的操作方法中的继续写入操作方法的流程图。
图5绘示依据本发明实施例的存储器装置的操作方法中的继续读取操作方法的流程图。
图6绘示依据本发明实施例的存储器装置的操作方法中的继续读取操作方法的时序图。
【符号说明】
10：存储器装置；
100：逻辑电路；
102：存储器阵列；
103：写入缓冲器；
104：感测放大器电路；
106：读取缓冲器；
90：控制器；
S201～S503：步骤；
S_Read：状态读取指令；
Addr_1～Addr_3：目标状态地址；
status_1～status_n：存储器状态；
CSB、SCLK、SIO：信号线。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
请参照图1，图1绘示依据本发明实施例的存储器装置的方框图。存储器装置10耦接至一控制器90，而受控于控制器90。在本实施例中，存储器装置10与控制器90之间的传输接口例如是串行外设接口(Serial Peripheral Interface，SPI)，本发明不以此为限。存储器装置10例如通过至少三条信号线CSB、SCLK、SIO耦接至控制器90。
控制器90通过信号线CSB选取或不选取存储器装置10。当控制器90选取存储器装置10时，存储器装置10处于可操作的状态；反之，当控制器90不选取存储器装置10时，存储器装置10处于不可操作的状态。当控制器90选取存储器装置10时，控制器90可通过信号线SCLK将频率信号传送至存储器装置10，以控制存储器装置10的操作时序。控制器90通过信号线SIO将写入指令、读取指令及擦除指令等传送至存储器装置10。此外，控制器90与存储器装置10也可通过信号线SIO进行数据的传输，例如写入操作时，控制器90通过信号线SIO将要写入的数据传送至存储器装置10；读取操作时，存储器装置10将读出的数据通过信号线SIO传送至控制器90。
存储器装置10包括一逻辑电路100、一存储器阵列102、一写入缓冲器103、一感测放大器电路104以及一读取缓冲器106。
逻辑电路100是用以响应来自控制器90的操作指令，并依据操作指令的类型操作存储器阵列102、写入缓冲器103、感测放大器电路104及读取缓冲器106。举例来说，逻辑电路100可响应来自控制器90的一写入指令，执行一写入操作。逻辑电路100也可响应于来自控制器90的一读取指令，执行一读取操作。此外，逻辑电路100还可用以在写入操作或读取操作期间发生一中断事件中断时记录一存储器状态。
存储器阵列102耦接至逻辑电路100。存储器阵列102可以是非易失性的(non-volatile)，例如NOR快闪(NOR flash)存储器阵列、NAND快闪(NAND flash)存储器阵列等。存储器阵列102包含多个存储单元(memory cell)以二维(2D)或三维(3D)的方式排列，用以存储数据。
写入缓冲器103耦接至逻辑电路100及存储器阵列102。写入缓冲器103可用以暂存控制器90要写入存储器阵列102的数据。
感测放大器电路104耦接至逻辑电路100及存储器阵列102。感测放大器电路104可用以感测存储器阵列102内存储的数据，并将数据从存储器阵列102中读出。数据被感测放大器电路104读出后，会将数据暂存至读取缓冲器106。
读取缓冲器106耦接至逻辑电路100及感测放大器电路104。读取缓冲器106可用以暂存感测放大器电路104读出的数据，并输出数据至控制器90。
请参照图2，图2绘示依据本发明实施例的存储器装置的操作方法的流程图。存储器装置10的操作方法包括步骤S201～步骤S207，可用以操作存储器装置10。
在步骤S201中，接收一操作指令。操作指令是由控制器90发出，且由逻辑电路100接收。操作指令例如是一写入指令或一读取指令。
在步骤S203中，响应于操作指令，执行一对应操作。当操作指令是写入指令，逻辑电路100响应于写入指令，执行写入操作。当操作指令是读取指令，逻辑电路100响应于读取指令，执行读取操作。
进一步来说，在进行写入操作时，控制器90除了向存储器装置10发出写入指令外，还会传送待写入的一第一数据序列以及一初始写入地址。初始写入地址用以指示第一数据序列中的第一个位要写入的写入缓冲器103中的写入缓冲器地址或者存储器阵列102中的存储器地址。一般而言，写入缓冲器地址与存储器地址是对应的。本实施例中，初始写入地址假设是写入缓冲器地址。
在进行写入操作时，逻辑电路100先将初始写入地址暂存至一地址缓冲器(未绘示)。接着，逻辑电路100依据初始写入地址将第一数据序列依序暂存至写入缓冲器103。当控制器90将全部的第一数据序列传送至存储器装置10后，控制器90会发送一确认写入指令，以指示逻辑电路100将暂存于写入缓冲器103的第一数据序列写入存储器阵列102。当全部的第一数据序列被写入存储器阵列102，写入操作即完成。
另一方面，在进行读取操作时，控制器90除了向存储器装置10发出读取指令外，还会传送一初始读取地址。初始读取地址用以指示待读取的一第二数据序列中的第一个位所在的存储器阵列102中的存储器地址。
在进行读取操作时，逻辑电路100先将初始读取地址暂存至地址缓冲器。接着，逻辑电路100依据初始读取地址指示感测放大器电路104将第二数据序列依序从存储器阵列102中读出并暂存至读取缓冲器106。暂存于读取缓冲器106的第二数据序列会依序地被输出至控制器90。当全部的第二数据序列被输出至控制器90，读取操作即完成。
在步骤S205中，判断是否有中断事件发生。所谓“中断事件”指的是造成对应操作(步骤S203)在完成之前被迫中断的事件。举例来说，中断事件可以是接收到优先级较操作指令高的另一指令。在一些情况中，读取指令的优先级高于写入指令的优先级，则当操作指令是写入指令时，中断事件可以是接收读取指令。相反地，在一些情况中，写入指令的优先级高于读取指令的优先级，则当操作指令是读取指令时，中断事件可以是接收写入指令。本发明不以此为限。
在步骤S207中，记录一存储器状态。存储器状态可由逻辑电路100所记录。存储器状态的内容可以根据操作指令的不同，而有所不同。以下将对存储器状态所包含的内容进行说明。
第一种情况，假设操作指令为写入指令，对应操作为写入操作。在第一种情况中，中断事件可能发生在逻辑电路100将第一数据序列暂存至写入缓冲器103的期间。换句话说，在中断事件发生时，可能部分的第一数据序列或全部的第一数据序列已被暂存至写入缓冲器103。在中断事件发生后，逻辑电路100会将写入操作的执行状况记录下来，即存储器状态。存储器状态可包括初始写入地址、一中断写入地址、一继续写入地址及一写入初始化标识。所谓中断写入地址是指：中断事件发生时，已被暂存至写入缓冲器103的部分的第一数据序列(或全部的第一数据序列)的最后一个位所在的写入缓冲器地址(或对应的存储器地址)。所谓继续写入地址是指：中断事件结束后，要执行一继续写入操作时从哪一个写入缓冲器地址(或对应的存储器地址)开始继续写入其余部分的第一数据序列。在一些实施例中，继续写入地址可以是中断写入地址的下一个写入缓冲器地址。所谓写入初始化标识是指：用以指示逻辑电路100是否成功接收/辨认写入指令的标识。例如，当写入指令的波形不符规格，导致逻辑电路100未能成功辨识，则写入初始化标识设为失败。值得一提的是，即使逻辑电路100未成功接收/辨认写入指令，而无法顺利执行步骤S203，逻辑电路100仍可将写入初始化标识设为失败，作为存储器状态。
第二种情况，假设操作指令为读取指令，对应操作为读取操作。在第二种情况中，中断事件可能发生在感测放大器电路104将第二数据序列从存储器阵列102中读出的期间。换句话说，在中断事件发生时，可能部分的第二数据序列或全部的第二数据序列已被感测放大器电路104由存储器阵列102中读出。在中断事件发生后，逻辑电路100会将读取操作的执行状况记录下来，即存储器状态。存储器状态可包括初始读取地址、一中断读取地址、一继续读取地址及一读取初始化标识。所谓中断读取地址是指：中断事件发生时，存储有已被感测放大器电路104读出的部分的第二数据序列(或全部的第一数据序列)的最后一个位的存储器阵列102中的存储器阵列地址。所谓继续写入地址是指：中断事件结束后，要执行一继续读取操作时从存储器阵列102中的哪一存储器地址开始继续读取其余部分的第二数据序列。在一些实施例中，继续读取地址可以是中断读取地址的下一个存储器地址。所谓读取初始化标识是指：用以指示逻辑电路100是否成功接收/辨认读取指令的标识。例如，当读取指令的波形不符规格，导致逻辑电路100无法成功辨识，则读取初始化标识设为失败。值得一提的是，当逻辑电路100未成功接收/辨认读取指令，而无法顺利执行步骤S203，逻辑电路100仍可将读取初始化标识设为失败，作为存储器状态。
请参照图3，图3绘示的是依据本发明实施例的存储器装置的操作方法中的状态读取操作方法的流程图。状态读取操作方法可接续在步骤S207之后执行。更具体而言，当中断事件结束，控制器90可指示存储器装置10回报存储器状态，以了解对应操作的执行状态。状态读取操作方法包括步骤S301及步骤S303。
在步骤S301中，接收一状态读取指令。状态读取指令是由控制器90所发出，并由存储器装置10接收。
在步骤S303中，响应于状态读取指令，输出存储器状态。当存储器装置10接收到状态读取指令，逻辑电路100响应于状态读取指令执行一状态读取操作。在状态读取操作中，逻辑电路100会将存储器状态输出至控制器90。控制器90可以根据存储器状态下达进一步的指令，例如继续写入指令或继续读取指令。
请参照图4，图4绘示的是依据本发明实施例的存储器装置的操作方法中的继续写入操作方法的流程图。当操作指令是写入指令，继续写入操作方法可接续在步骤S303之后执行。继续写入操作方法包括步骤S401及步骤S403。
在步骤S401中，接收一继续写入指令。继续写入指令是控制器90依据存储器状态产生及发出。
在步骤S403中，响应于继续写入指令，执行一继续写入操作。在一些实施例中，控制器90可通过存储器状态得知那些部分的第一数据序列已被暂存至写入缓冲器103。继续写入指令可包含有继续写入地址，且控制器90会将未被暂存的其余部分的第一数据序列传送至存储器装置10。逻辑电路100依据继续写入指令将未被暂存的其余部分的第一数据序列依序暂存至写入缓冲器103(从继续写入地址开始)。在一些实施例中，继续写入指令可不包含有继续写入地址。逻辑电路100可依据自身记录的存储器状态将未被暂存的其余部分的第一数据序列暂存至写入缓冲器103。换句话说，即使控制器90未于继续写入指令中指示继续写入地址，逻辑电路100也可将未被暂存的其余部分的第一数据序列暂存至正确的写入缓冲器地址。
请参照图5，图5绘示的是依据本发明实施例的存储器装置的操作方法中的继续读取操作方法的流程图。当操作指令是读取指令，继续读取操作方法可接续在步骤S303之后执行。继续读取操作方法包括步骤S501及步骤S503。
在步骤S501中，接收一继续读取指令。继续读取指令是控制器90依据存储器状态产生及发出。
在步骤S503中，响应于继续读取指令，执行一继续读取操作。在一些实施例中。控制器90可通过存储器状态得知那些部分的第二数据序列已被感测放大器电路104读出，而继续读取指令可包含有继续读取地址。逻辑电路100依据继续读取指令指示感测放大器电路104将未被读出的其余部分的第二数据序列依序从存储器阵列102中读出(从继续读取地址开始)。在一些实施例中，继续读取指令可不包含有继续读取地址。逻辑电路100可依据自身记录的存储器状态指示感测放大器电路104将未被读出的其余部分的第二数据序列从存储器阵列102中读出。换句话说，即使控制器90未于继续读出指令中指示继续读出地址，逻辑电路100也可指示出正确的存储器地址，使感测放大器电路104可将未被读出的其余部分的第二数据序列读出。
另外，在执行继续写入操作时也可视为执行写入操作，而执行继续读取操作时也可视为执行读取操作。因此，当继续写入操作或继续读取操作的过程发生中断事件，逻辑电路100也可以记录存储器状态。
请参照图6，图6绘示的是依据本发明实施例的存储器装置的操作方法中的状态读取操作的时序图。如图6所示，控制器90先通过信号线CSB选取存储器装置10，而使存储器装置10处于可操作的状态。当存储器装置10处于可操作的状态后，控制器90通过信号线SCLK将频率信号传送至存储器装置10，以控制存储器装置10的操作时序。接着，控制器90通过信号线SIO将状态读取指令S_Read以及目标状态地址Addr_1、Addr_2、Addr_3传送至存储器装置10。目标状态地址Addr_1、Addr_2、Addr_3可用以指示存储器装置10输出哪一个存储器状态。存储器装置10响应于状态读取指令S_Read，将存储器状态status_1～status_n通过信号线SIO传送至控制器90。存储器状态可以是一或多个位或字节，本发明不加以限定。值得一提的是，本实施例中，存储器装置10可以记录多个存储器状态。控制器90通过发送目标状态地址以获得所需要的存储器状态。在一些实施例中，目标状态地址可包含在状态读取指令中，或者控制器90可不传送目标状态地址。
依据本发明实施例的存储器装置及其操作方法，可在写入/读取操作发生中断事件时记录存储器状态，并在状态读取操作时提供给控制器。通过获得存储器状态，控制器可以得知写入/读取操作在被中断时的执行状况。此外，控制器能够依据存储器状态向存储器装置发出继续写入/读取指令，以指示存储器装置完成因中断事件而中断的写入/读取操作。由于可依据存储器状态执行继续写入/读取操作，故可有效率地从继续写入/读取地址开始写入/读取数据序列，从而提高存储器装置的整体性能。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与润饰。因此，本发明的保护范围当以申请专利范围所界定的权利要求为准。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种存储器装置，包括：
一存储器阵列；以及
一逻辑电路，耦接至该存储器阵列，该逻辑电路用以响应来自一控制器的一操作指令，以执行一对应操作，
其中当一中断事件发生于该对应操作的期间，该逻辑电路记录一存储器状态，且该逻辑电路还用以响应于来自该控制器的一状态读取指令，输出该存储器状态至该控制器。
2.根据权利要求1所述的存储器装置，还包括：
一写入缓冲器，耦接至该逻辑电路，
其中该操作指令是一写入指令，该对应操作是一写入操作，该写入缓冲器用以在该写入操作的期间暂存来自该控制器的一第一数据序列，该存储器状态包括一初始写入地址、一中断写入地址、一继续写入地址及一写入初始化标识其中至少之一。
3.根据权利要求2所述的存储器装置，其中当该中断事件发生时，部分的该第一数据序列已被暂存至该写入缓冲器，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续写入指令，执行一继续写入操作，在该继续写入操作时，该逻辑电路将其余部分的该第一数据序列暂存至该写入缓冲器。
4.根据权利要求2所述的存储器装置，其中当该中断事件发生时，部分的该第一数据序列已被暂存至该写入缓冲器，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续写入指令，执行一继续写入操作，在该继续写入操作时，该逻辑电路依据该存储器状态将其余部分的该第一数据序列暂存至该写入缓冲器。
5.根据权利要求1所述的存储器装置，还包括：
一感测放大器电路，耦接至该逻辑电路及该存储器阵列，
其中该操作指令是一读取指令，该对应操作是一读取操作，该感测放大器电路用以在该读取操作期间将一第二数据序列从该存储器阵列中读出，该存储器状态包括一初始读取地址、一中断读取地址、一继续读取地址及一读取初始化标识其中至少之一。
6.根据权利要求5所述的存储器装置，其中当该中断事件发生时，部分的该第二数据序列已被从该存储器阵列读出，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续读取指令，执行一继续读取操作，在该继续读取操作时，该逻辑电路指示该感测放大器电路将其余部分的该第二数据序列从该存储器阵列读出。
7.根据权利要求5所述的存储器装置，其中当该中断事件发生时，部分的该第二数据序列已被从该存储器阵列读出，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续读取指令，执行一继续读取操作，在该继续读取操作时，该逻辑电路依据该存储器状态指示该感测放大器电路将其余部分的该第二数据序列从该存储器阵列读出。
8.一种存储器装置的操作方法，包括：
接收一操作指令；以及
响应于该操作指令，执行一对应操作；
其中当一中断事件发生于该对应操作期间，记录一存储器状态，并响应于一状态读取指令，输出该存储器状态。
9.根据权利要求8所述的操作方法，其中该操作指令是一写入指令，该对应操作是一写入操作，在该写入操作期间，将一第一数据序列暂存至一写入缓冲器，该存储器状态包括一初始写入地址、一中断写入地址、一继续写入地址及一写入初始化标识其中至少之一。
10.根据权利要求9所述的操作方法，其中当该中断事件发生时，部分的该第一数据序列已被暂存至该写入缓冲器，该逻辑电路进一步用以响应该控制器依据该存储器状态产生的一继续写入指令，执行一继续写入操作，在该继续写入操作时，将其余部分的该第一数据序列暂存至该写入缓冲器。
11.根据权利要求9所述的操作方法，其中当该中断事件发生时，部分的该第一数据序列已被暂存至该写入缓冲器，响应于依据该存储器状态产生的一继续写入指令，执行一继续写入操作，在该继续写入操作时，依据该存储器状态将其余部分的该第一数据序列暂存至该写入缓冲器。
12.根据权利要求8所述的操作方法，其中该操作指令是一读取指令，该对应操作是一读取操作，在该读取操作期间，将一第二数据序列从一存储器阵列中读出，该存储器状态包括一初始读取地址、一中断读取地址、一继续读取地址及一读取初始化标识其中至少之一。
13.根据权利要求12所述的操作方法，其中当该中断事件发生时，部分的该第二数据序列已被从该存储器阵列读出，响应于依据该存储器状态产生的一继续读取指令，执行一继续读取操作，在该继续读取操作时，将其余部分的该第二数据序列从该存储器阵列读出。
14.根据权利要求12所述的操作方法，其中当该中断事件发生时，部分的该第二数据序列已被从该存储器阵列读出，响应于依据该存储器状态产生的一继续读取指令，执行一继续读取操作，在该继续读取操作时，依据该存储器状态将其余部分的该第二数据序列从该存储器阵列读出。
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