KR20230056901A - 메모리 장치에 데이터를 프로그램하는 장치 및 방법 - Google Patents

메모리 장치에 데이터를 프로그램하는 장치 및 방법 Download PDF

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Abstract

본 기술은 멀티-비트 데이터를 저장하는 복수의 제1 비휘발성 메모리 셀을 포함하는 제1 메모리 그룹; 싱글-비트 데이터를 저장하는 복수의 제2 비휘발성 메모리 셀을 포함하는 제2 메모리 그룹; 및 상기 멀티-비트 데이터 중 부분 데이터에 대해 논리 연산을 수행하여 패리티를 생성하고, 상기 부분 데이터를 상기 제1 메모리 그룹에 프로그램할 때 상기 패리티를 상기 제2 메모리 그룹에 프로그램하며, SPO가 발생한 후 상기 부분 데이터에 대한 검증 동작을 수행하고, 검증 결과에 따라 상기 패리티를 바탕으로 복원된 부분 데이터를 상기 제1 메모리 그룹에 프로그램하는 프로그램 동작 제어부를 포함하는 메모리 장치를 제공한다.

Description

메모리 장치에 데이터를 프로그램하는 장치 및 방법{APPARATUS AND METHOD FOR PROGRAMMING DATA IN A MEMORY DEVICE}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 메모리 시스템 내 비휘발성 메모리 장치에 데이터를 프로그램하는 장치 및 방법에 관한 것이다.
메모리 시스템(memory system) 혹은 데이터 저장 장치(data storage device)를 포함하는 데이터 처리 시스템(data processing system)은, 데이터 저장 장치에 보다 많은 데이터를 저장하고, 데이터 저장 장치에 데이터를 보다 빠르게 저장하며, 데이터 저장 장치에 저장된 데이터를 보다 빠르게 출력하도록 개발되고 있다. 데이터 저장 장치는 데이터를 저장하기 위한 비휘발성 메모리 셀 및/혹은 휘발성 메모리 셀을 포함할 수 있다.
본 발명의 일 실시예는 메모리 시스템의 데이터 입출력 동작을 개선할 수 있는 장치 및 방법을 제공할 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 데이터 통신 장치, 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 복수의 멀티-비트 데이터를 저장하는 복수의 제1 비휘발성 메모리 셀을 포함하는 제1 메모리 그룹; 적어도 하나의 싱글-비트 데이터를 저장하는 복수의 제2 비휘발성 메모리 셀을 포함하는 제2 메모리 그룹; 및 외부 장치에서 입력된 데이터를 상기 복수의 멀티-비트 데이터로 구성한 후, 상기 복수의 멀티-비트 데이터 중 복수의 부분 데이터에 대해 논리 연산을 수행하여 패리티를 생성하고, 상기 복수의 부분 데이터를 상기 제1 메모리 그룹에 프로그램한 후 상기 패리티를 상기 제2 메모리 그룹에 프로그램하며, SPO가 발생한 후 상기 복수의 부분 데이터에 대한 검증 동작을 수행하고, 검증 결과에 따라 상기 패리티를 바탕으로 복원된 부분 데이터를 상기 제1 메모리 그룹에 프로그램하는 프로그램 동작 제어부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 시스템은 복수의 멀티-비트 데이터를 저장하는 복수의 제1 비휘발성 메모리 셀을 포함하는 제1 메모리 그룹과 적어도 하나의 싱글-비트 데이터를 저장하는 복수의 제2 비휘발성 메모리 셀을 포함하는 제2 메모리 그룹을 포함하는 적어도 하나의 메모리 다이; 및 외부 장치에서 입력된 데이터를 상기 복수의 멀티-비트 데이터로 구성한 후, 상기 복수의 멀티-비트 데이터 중 복수의 부분 데이터에 대해 논리 연산을 수행하여 패리티를 생성하고, 상기 복수의 부분 데이터를 상기 제1 메모리 그룹에 프로그램할 때 상기 패리티를 상기 제2 메모리 그룹에 프로그램하며, SPO가 발생한 후 상기 복수의 부분 데이터에 대한 검증 동작을 수행하고, 검증 결과에 따라 상기 패리티를 바탕으로 복원된 부분 데이터를 상기 제1 메모리 그룹에 프로그램하는 적어도 하나의 프로그램 동작 제어부를 포함할 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 데이터를 프로그램하는 과정에서 데이터를 복원하기 위해 사용되는 패리티 정보의 생성하는 데 소요되는 오버헤드(overhead), 자원(resource)을 줄일 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 프로그램 동작의 비정상적인 중단으로부터 데이터를 복구할 수 있는 장치를 컨트롤러 혹은 메모리 장치에 선택적으로 포함시킬 수 있어, 메모리 시스템의 설계 자유도를 증가시킬 수 있다.
또한, 본 발명의 일 실시 예에 따른 메모리 시스템은 비휘발성 메모리 셀로 구성된 데이터 버퍼의 크기를 증가시키지 않아도 프로그램 동작의 안전성을 개선할 수 있어, 메모리 장치에 데이터를 저장할 수 있는 공간을 증가시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 일 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4는 도 1~3에서 설명한 컨트롤러의 내부 계층을 설명한다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 설명한다.
도 6은 멀티 비트 데이터를 프로그램하는 제1예를 설명한다.
도 7은 멀티 비트 데이터를 프로그램하는 제2예를 설명한다.
도 8은 멀티 비트 데이터를 프로그램하는 제3예를 설명한다.
도 9는 RAID에 대해 설명한다.
도 10은 본 발명의 일 실시예에 따른 데이터 프로그램 방법을 설명한다.
도 11은 데이터 프로그램 동작의 제1예를 설명한다.
도 12는 데이터 프로그램 동작의 제2예를 설명한다.
도 13은 데이터 프로그램 동작 중 컨트롤러와 메모리 장치 사이에 데이터의 전송을 설명한다.
도 14는 데이터 프로그램 동작이 중단된 경우를 설명한다.
도 15는 데이터 프로그램 동작을 제어하는 장치의 제1예를 설명한다.
도 16은 데이터 프로그램 동작을 제어하는 장치의 제2예를 설명한다.
도 17은 데이터 프로그램 동작을 제어하는 장치의 제3예를 설명한다.
도 18은 도 17에서 설명한 장치의 동작을 설명한다.
도 19는 데이터 프로그램 동작을 제어하는 장치의 제4예를 설명한다.
도 20은 도 19에서 설명한 장치의 동작의 제1예를 설명한다.
도 21은 도 19에서 설명한 장치의 동작의 제2예를 설명한다.
도 22는 본 발명의 실시예의 효과를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다. 메모리 시스템(110)은 데이터를 저장하고, 저장된 데이터를 출력할 수 있다. 메모리 시스템(110) 내 데이터를 저장할 수 있는 영역을 포함할 수 있고, 데이터를 저장, 삭제, 혹은 읽기 위한 동작을 수행할 수 있는 제어 장치를 포함할 수 있다. 메모리 시스템(110)에 포함된 구성 요소들은 도 2 내지 도 3을 참조하여 후술한다.
도 1을 참조하면, 메모리 시스템(110)은 복수의 비휘발성 메모리 셀 영역을 포함할 수 있다. 예를 들면, 복수의 비휘발성 메모리 셀 영역은 제1 비휘발성 셀 영역(522) 및 제2 비휘발성 셀 영역(524)을 포함할 수 있다.
실시예에 따라, 제1 비휘발성 셀 영역(522) 및 제2 비휘발성 셀 영역(524)은 서로 다른 메모리 셀을 포함할 수 있다. 예를 들면, 제1 비휘발성 셀 영역(522)은 멀티-비트 데이터를 저장할 수 있는 메모리 셀을 포함할 수 있고, 제2 비휘발성 셀 영역(524)는 싱글-비트 데이터를 저장할 수 있는 메모리 셀을 포함할 수 있다. 또 다른 예로는 제1 비휘발성 셀 영역(522)과 제2 비휘발성 셀 영역(524)는 멀티-비트 데이터를 저장할 수 있는 메모리 셀을 포함하지만, 제1 비휘발성 셀 영역(522)에 포함된 메모리 셀이 제2 비휘발성 셀 영역(524)에 포함된 메모리 셀보다 더 많은 비트 수의 데이터를 저장할 수 있다.
메모리 시스템(110)에 포함된 제1 비휘발성 셀 영역(522) 및 제2 비휘발성 셀 영역(524)은 서로 다른 종류의 데이터를 저장할 수 있다. 예를 들면, 제1 비휘발성 셀 영역(522)은 메모리 시스템(110)에 저장되도록 외부 장치에서 전달된 데이터를 저장할 수 있다. 제2 비휘발성 셀 영역(524)은 제1 비휘발성 셀 영역(522)에 저장되는 데이터의 패리티 정보를 저장할 수 있다. 여기서, 패리티 정보는 제1 비휘발성 셀 영역(522)에 데이터를 프로그램되는 동작 중 인터럽트 혹은 오류가 발생하여 제1 비휘발성 셀 영역(522)에 프로그램된 데이터를 복구하기 위해 사용될 수 있다.
멀티-비트 데이터를 저장할 수 있는 메모리 셀을 포함하는 제1 비휘발성 셀 영역(522)에 멀티-비트 데이터를 프로그램하는 동작은 여러 단계로 수행될 수 있다. 실시예에 따라, 멀티-비트 데이터를 프로그램하기 위해, 메모리 시스템(110)은 두-스텝 프로그래밍(two-step programming) 혹은 멀티-스텝 프로그래밍(multi-step programming)을 수행할 수 있다. 또 다른 실시예에서는, 멀티-비트 데이터를 프로그램하기 위해, 메모리 시스템(110)은 포기 프로그래밍(foggy programming) 및 파인 프로그래밍(fine programming)을 수행할 수 있다. 멀티-비트 데이터를 저장하기 위해, 메모리 시스템(110)이 수행하는 동작에 대해서는 도 7 내지 도 9를 참조하여 후술한다.
제1 비휘발성 셀 영역(522)의 특정 워드 라인에 연결된 비휘발성 메모리 셀이 멀티-비트 데이터로 완전히 프로그래밍될 때까지 셀을 프로그래밍하는 데 필요한 모든 ISPP 스텝 펄스가 연속적으로 적용되는 원샷 프로그래밍(One-shot program)이 사용될 수 있다. 원샷 프로그래밍 방식은 프로그램 동작을 특정 워드 라인을 통해 수행하는 동안 다른 프로그램 동작을 다른 워드 라인을 통해 수행하지 않을 수 있다. 하지만, 제1 비휘발성 셀 영역(522)의 집적도가 높아지면서, 프로그램 동작 사이의 인터리빙(interleaving)이 없는 경우, 원샷 프로그래밍(One-shot program)이 수행되는 워드 라인에서 바로 인접한 워드 라인에 연결된 비휘발성 메모리 셀에 상당한 양의 셀 간 프로그램 간섭(cell-to-cell interference)이 발생할 수 있다. 프로그램 간섭의 영향을 줄이기 위해, 제1 비휘발성 셀 영역(522)에 포함된 비휘발성 메모리 셀에 멀티-비트 데이터를 저장할 때에는 제2 단계 프로그래밍(2-step programming) 방식이 사용될 수 있다. 제2 단계 프로그래밍(2-step programming) 방식은 삭제 상태의 문턱 전압을 가지는 비휘발성 메모리 셀에 LSB 데이터를 먼저 프로그램한 후(제1 단계 프로그램), MSB 데이터를 프로그램할 수 있다(제2 단계 프로그램). 특정 워드 라인에 연결된 비휘발성 메모리 셀에 LSB 데이터를 프로그램한 후, 해당 워드 라인과 인접한 다른 워드 라인에 연결된 비휘발성 메모리 셀에 또 다른 LSB 데이터를 프로그램할 수 있다. 복수의 워드 라인에 연결된 비휘발성 메모리 셀에 LSB 데이터를 프로그램한 후 MSB 데이터를 순차적으로 프로그램함으로써, 셀 간 프로그램 간섭(cell-to-cell interference)을 줄일 수 있다.
메모리 시스템(110)에서 제2 단계 프로그래밍(2-step programming) 방식을 통해 복수의 워드 라인과 연결된 비휘발성 메모리 셀에 저장되는 데이터의 크기는 하나의 워드 라인에 연결된 비휘발성 메모리 셀에 저장되는 데이터의 크기보다 크고, 제2 단계 프로그래밍(2-step programming) 방식을 통해 수행되는 프로그램 동작에 소요되는 시간은 길어질 수 있다. 메모리 시스템(110)은 메모리 셀에 멀티-비트 데이터가 완전하게 프로그램되지 않더라도 메모리 셀에 멀티-비트 데이터를 완전하게 프로그램할 수 있다면, 메모리 시스템(110)은 해당 데이터에 대한 프로그램 동작이 완료되었다고 외부 장치에 통지할 수 있다. 특히, 제1 비휘발성 셀 영역(522) 내 복수의 워드 라인과 연결된 비휘발성 메모리 셀에 대용량의 데이터를 프로그램하는 경우, 제1 단계 프로그램이 완료되면 제2 단계 프로그램이 완료되기 전에, 제1 단계 프로그램 동작이 완료되었음을 통지할 수 있다.
제1 비휘발성 셀 영역(522)에서 제1 단계 프로그램 동작이 완료되면, 메모리 시스템(110)은 제1 단계 프로그램 동작에 의해 제1 비휘발성 셀 영역(522)에 저장된 프로그램 데이터가 비휘발성 메모리 장치에 저장되었다고 결정할 수 있다. 메모리 시스템(110)은 해당 프로그램 데이터에 대한 프로그램 명령(program command)에 대한 완료(completion) 통지를 외부 장치인 호스트(102, 도 2 내지 3 참조)에 전달할 수 있다. 이를 통해, 호스트(102)는 메모리 시스템(110) 내에서 해당 프로그램 명령과 프로그램 동작에 대한 동작이 완료되었다고 판단할 수 있다.
제1 비휘발성 셀 영역(522)에서 제1 단계 프로그램 동작이 완료되었지만, 제2 단계 프로그램 동작은 수행 중일 수 있고, 제2 단계 프로그램 동작이 수행 중에 메모리 시스템(110) 내 오류가 발생하거나 인터럽트가 발생될 수 있다. 제1 비휘발성 셀 영역(522)에 포함된 비휘발성 메모리 셀에 LSB 데이터가 프로그램된 후, MSB 데이터가 프로그램되는 중 프로그램 동작이 비정상적으로 종료되거나 중단될 수도 있다. 이 경우, 메모리 시스템(110)은 제1 비휘발성 셀 영역(522)에서 제1 단계 프로그램 동작을 통해 프로그램한 LSB 데이터의 안전성을 보장할 수 있어야 한다. 즉, 메모리 시스템(110) 내에서 데이터를 제1 비휘발성 셀 영역(522)에 프로그램하는 동작 중, 제1 비휘발성 셀 영역(522)에 예기치 않은 오류가 발생하거나, 전원의 불안정, 응급 상황 발생 등의 인터럽트가 발생할 수 있다. 이러한 오류 혹은 인터럽트로 인해 메모리 시스템(110) 내에서 데이터를 제1 비휘발성 셀 영역(522)에 프로그램하는 동작이 완료되지 못할 수 있다. 만약 메모리 시스템(110)이 특정 프로그램 데이터와 특정 프로그램 명령(program command)에 대해 완료(completion) 통지를 호스트(102)에 전송한 경우, 메모리 시스템(110)은 완료 통지를 전송한 프로그램 데이터를 제1 비휘발성 셀 영역(522)에 안전하게 저장하고 복원할 수 있어야 데이터 입출력 동작의 안전성을 보장할 수 있다.
예를 들어, 멀티-비트 데이터를 제1 비휘발성 셀 영역(522)에 프로그램하는 경우, 멀티-비트 데이터 중 LSB(Least Significant Bit) 데이터가 제1 비휘발성 셀 영역(522) 내 메모리 셀에 프로그램된 후 완료 통지를 전송했다고 가정한다. 멀티-비트 데이터 중 LSB(Least Significant Bit) 데이터가 프로그램된 후, 멀티-비트 데이터 중 MSB(Most Significant Bit) 데이터를 프로그램하는 중 오류 혹은 인터럽트로 인해 프로그램 동작이 중단될 수 있다. 메모리 시스템(110)은 멀티-비트 데이터 중 이미 프로그램된 LSB 데이터를 제1 비휘발성 셀 영역(522)에서 읽어 복구할 수 있다. 다만, 프로그램 동작이 중단되었기 때문에 제1 비휘발성 셀 영역(522)에서 읽은 LSB 데이터를 신뢰하기 어렵다. 만약 LSB 데이터에 대한 패리티 정보를 제2 비휘발성 셀 영역(524)에 저장했다면, 메모리 시스템(110)은 패리티 정보와 제1 비휘발성 셀 영역(522)에서 읽은 LSB 데이터를 바탕으로 원래의 LSB 데이터를 복원할 수 있다.
메모리 시스템(110)은 제1 비휘발성 셀 영역(522)에 저장되는 데이터를 기초로 제2 비휘발성 셀 영역(524)에 저장되는 패리티 정보를 생성할 수 있는 패리티 생성 엔진(510)을 포함할 수 있다. 실시예에 따라, 패리티 생성 엔진(510)은 에러 정정 코드(Error Correction Code)를 사용할 수 있다. 다만, 패리티 생성 엔진(510)이 패리티 정보를 생성하기 위한 연산을 복잡하게 수행하는 경우 메모리 시스템(110)이 수행하는 프로그램 동작의 속도, 성능을 저하시킬 수 있다. 따라서, 패리티 생성 엔진(510)은 프로그램 동작의 속도, 성능을 악화시키지 않도록 설계될 필요가 있다.
실시예에 따라, 메모리 시스템(110)은 데이터 중 다중 비트에서 에러가 발생하더라도 원래의 데이터를 복원할 수 있는 칩킬 복호(chipkill decoding)를 사용할 수 있다. 메모리 시스템(110)이 칩킬 패리티(chipkill parity)를 생성하는 과정은 도 2를 참조하여 후술한다. 예를 들면, 도 2에서 설명하는 에러 정정부(138)는 칩킬 복호(chipkill decoding)를 수행할 수 있다. 예를 들면, 칩킬 복호(chipkill decoding)를 통해, 메모리 시스템(110)은제1 비휘발성 셀 영역(522)의 일부가 오류로 인해 복구가 불가능하더라도 다른 영역에 저장된 데이터를 바탕으로 복구가 불가능한 일부에 저장된 데이터를 복원할 수 있다.
한편, 메모리 시스템(110)은 제1 비휘발성 셀 영역(522) 및 제2 비휘발성 셀 영역(524)을 하나의 저장공간으로 사용하는 독립된 디스크의 복수 배열(Redundant Array of Independent Disk, RAID) 혹은 저렴한 디스크의 복수 배열(Redundant Array of Inexpensive Disk, RAID)을 통해 데이터를 저장할 수 있다. 메모리 시스템(110)은 RAID를 통해 대용량의 단일 볼륨을 사용하면서 디스크의 입출력(I/O)을 병렬화할 수 있다. 예를 들면, 메모리 시스템(110)은 동일한 크기(비트 수)를 가지는 4개의 데이터와 4개의 데이터를 바탕으로 생성한 1개의 패리티 데이터를 합한 5개의 데이터를 복수의 영역에 저장할 수 있다(RAID 5). 실시예에 따라, 메모리 시스템(110)은 동일한 크기(비트 수)를 가지는 4개의 데이터와 4개의 데이터를 바탕으로 생성한 2개의 패리티 데이터를 합한 6개의 데이터를 복수의 영역에 저장할 수 있다(RAID 6). 도 1에서 설명하는 패리티 생성 엔진(510)은 복수의 데이터를 바탕으로 적어도 하나의 패리티 데이터를 생성할 수 있다.
예를 들어, 4개의 데이터가 제1 비휘발성 셀 영역(522) 내 서로 다른 4개의 공간에 저장되면, 패리티 생성 엔진(510)은 4개의 데이터를 바탕으로 1개의 패리티 데이터를 생성할 수 있다. 1개의 패리티 데이터는 제2 비휘발성 셀 영역(524)에 저장될 수 있다. 만약 제1 비휘발성 셀 영역(522)에 저장된 4개의 데이터 중 하나의 데이터에서 오류가 발생하면, 패리티 생성 엔진(510)은 제1 비휘발성 셀 영역(522)에 저장된 4개의 데이터 중 다른 세개의 데이터와 제2 비휘발성 셀 영역(524)에 저장된 패리티 데이터를 바탕으로 오류가 발생한 하나의 데이터를 복원할 수 있다.
패리티 생성 엔진(510)은, 멀티 비트 데이터를 제1 비휘발성 셀 영역(522)에 프로그램하는 경우, 멀티 비트 데이터에 포함된 LSB 데이터에 대한 패리티 정보를 생성할 수 있다. 예를 들면, 제1 비휘발성 셀 영역(522)에 포함된 메모리 셀이 세 비트의 데이터를 저장할 수 있다. 세 비트의 데이터는 LSB 데이터, CSB 데이터, MSB 데이터로 구분할 수 있다. 메모리 시스템(110)이 멀티-스텝 프로그래밍 방식으로 LSB 데이터, CSB 데이터, MSB 데이터를 순차적으로 프로그램할 수 있다. 즉, 동일한 워드 라인으로 연결된 복수의 메모리 셀에 LSB 페이지 데이터, CSB 페이지 데이터, MSB 페이지 데이터가 순차적으로 프로그램될 수 있다. 이때, LSB 페이지 데이터가 제1 비휘발성 셀 영역(522)에 프로그램 완료된 후, 패리티 생성 엔진(510)은 LSB 페이지 데이터에 대응하는 패리티 정보를 제2 비휘발성 셀 영역(522)에 저장할 수 있다. 패리티 생성 엔진(510)의 동작에 대해서는 도 11을 참조하여 후술한다.
실시예에 따라, 패리티 생성 엔진(510)은 외부에서 전달되어 제1 비휘발성 셀 영역(522)에 저장되는 데이터에 대해서만 패리티 정보를 생성할 수 있다. 예를 들어, 제1 비휘발성 셀 영역(522)에서 가비지 컬렉션 혹은 웨어 레벨링을 통해 데이터가 특정 위치에서 다른 위치로 이동하는 경우, 패리티 생성 엔진(510)은 데이터의 내부 이동(복사)에 따른 프로그램 동작에서는 패리티 정보를 생성하지 않을 수 있다. 가비지 컬렉션 혹은 웨어 레벨링을 통해 데이터가 제1 비휘발성 셀 영역(522) 내에서 이동(복사)하는 경우, 데이터가 내부에서 이동(복사)하는 중 오류 혹은 인터럽트에 의해 중단되더라도 원본 데이터가 제1 비휘발성 셀 영역(522)에 여전히 저장되어 있다. 따라서, 이동되는 데이터를 잃어버릴 가능성이 낮으므로, 동작 효율성을 높이기 위해 메모리 시스템(110) 내 패리티 생성 엔진(510)은 해당 데이터에 대한 패리티 정보를 생성하지 않을 수 있다.
본 발명의 일 실시예는 멀티 비트 데이터를 저장하는 비휘발성 메모리 셀에 데이터를 프로그램하는 동작에 대해 사전 완료(early completion)를 통지하였으나 멀티 비트 데이터를 비휘발성 메모리 셀에 완전히(completely) 프로그램하지 못한 경우, 비휘발성 메모리 셀에 저장된 데이터 및 데이터에 대응하는 패리티 정보를 바탕으로 데이터를 복구할 수 있는 장치 및 방법을 제공할 수 있다. 데이터를 프로그램하는 장치는 프로그램되는 데이터에 대응하여 생성되는 패리티 정보의 크기를 줄일 수 있고, 패리티 정보는 데이터가 프로그램되는 영역이 아닌 다른 영역에 저장할 수 있다. 이를 위해, 비휘발성 메모리 셀을 포함하는 메모리 장치는 데이터를 저장하는 영역과 패리티를 저장하기 위한 영역을 포함할 수 있다.
한편, 메모리 시스템 내 데이터를 프로그램하는 장치와 방법은 비휘발성 메모리 셀에 프로그램되는 데이터의 특성에 대응하여, 패리티 정보의 생성 여부를 결정할 수 있다. 실시예에 따라, 외부 장치에서 입력되어 메모리 시스템 내 저장되는 데이터에 대해서는 패리티 정보가 생성되지만, 메모리 시스템 내 저장된 데이터를 복사 혹은 이동시키는 과정에서는 패리티 정보를 생성하지 않을 수 있다. 예를 들어, 메모리 시스템이 가비지 컬렉션(garbage collection), 웨어 레벨링(wear leveling) 등의 동작을 수행하는 경우, 실시예에 따른 장치는 해당 동작 중 복사 혹은 이동되는 데이터에 대응하는 패리티 정보를 생성하지 않을 수 있다. 반면, 실시예에 따른 장치는 호스트가 메모리 시스템에 전송한 데이터를 프로그램하는 동작 중에 해당 데이터에 대응하는 패리티 정보를 생성할 수 있다.
메모리 시스템은 멀티 비트 데이터를 저장하는 비휘발성 메모리 셀에 저장되는 데이터 중 일부인 LSB(Least Significant Bit)에 대응하는 데이터에 대해 패리티 정보를 생성함으로써, 프로그램 동작 중 생성되는 패리티 정보의 크기를 줄일 수 있다. 패리티 정보의 크기가 작기 때문에, 프로그램 동작 중 패리티 정보를 생성하는 동작으로 인한 오버헤드(overhead)가 작아질 수 있다. 또한, 프로그램 동작 중 생성되는 패리티 정보의 크기가 줄어들면서, 전원 중단(Sudden power off, SPO) 등의 긴급 상황에서 백업(back-up)해야 하는 데이터의 크기가 줄어들 수 있다. 따라서, 메모리 시스템 내에 패리티 정보를 생성하는 동작 중 필요한 휘발성 메모리 장치의 저장 공간이 크지 않아도 되고, 패리티 정보를 저장하는 비휘발성 메모리 버퍼의 저장 공간이 크지 않을 수 있다. 실시예에 따라, 패리티 정보를 생성하는 장치를 메모리 시스템 내 컨트롤러에 포함시킬 수 있다. 다른 실시예에서는 비휘발성 메모리 셀을 포함하는 메모리 다이에 패리티 정보를 생성하는 장치를 포함시킬 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip) 혹은 복수의 반도체 장치 칩(chip)을 통해 구현될 수 있다. 예를 들어, 대용량의 데이터를 저장할 수 있는 메모리 장치(150)는 복수의 메모리 다이(182, 184, 도 15 내지 도 16 참조)를 포함할 수 있다. 실시예에 따라, 높은 집적도가 요구되는 메모리 시스템(110)의 경우, 메모리 장치(150)와 컨트롤러(130)는 하나의 반도체 장치 칩(chip)으로 구성될 수도 있다.
실시예에 따라, 메모리 다이(182, 184)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 메모리 다이(182, 184)는 컨트롤러(130)와 데이터 채널을 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다. 또한, 메모리 다이(182, 184)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹을 포함할 수 있다. 복수의 비휘발성 메모리 셀은 워드 라인, 비트 라인을 통해 연결될 수 있다. 메모리 다이(182, 184)는 복수의 플레인 혹은 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다.
메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 메모리 블록(152, 154, 156)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(152, 154, 156)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(152, 154, 156)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(152, 154, 156), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 메모리 블록(152, 154, 156)은 SLC (Single Level Cell) 타입, MLC (Multi Level Cell) 타입, TLC (Triple Level Cell) 타입 혹은 QLC (Quadruple Level Cell) 타입 등을 포함할 수 있다. 도 2에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 2에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 2를 참조하면, 메모리 장치(150)는 메모리 블록(152, 154, 156)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(170)를 포함할 수 있다. 전압 공급 회로(170)는 읽기 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 읽기 전압(Vrd)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(170)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(170)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(152, 154, 156)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(170)는 메모리 블록(152, 154, 156)에 삭제 전압(Vers)을 공급할 수 있다.
메모리 장치(150)는 메모리 블록(152, 154, 156)에 공급하는 다양한 전압에 대한 정보를 저장할 수 있다. 예를 들어, 메모리 블록(152, 154, 156) 내 비휘발성 메모리 셀이 멀티 비트의 데이터를 저장할 수 있는 경우, 멀티 비트의 데이터를 식별하기 위한 읽기 전압(Vrd)의 레벨은 다양할 수 있다. 메모리 장치(150)는 멀티 비트의 데이터에 대응하는 복수의 읽기 전압(Vrd)의 레벨을 포함하는 전압 테이블을 포함할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함하거나, 휴대용 전자 장치 혹은 비휴대용 전자 장치에 포함된 중앙 처리 장치(CPU) 등을 포함할 수 있다. 실시예에 따라, 호스트(102)과 메모리 시스템(110)은 컴퓨팅 장치 혹은 유무선 전자 장치들을 구성할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 읽기 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다. 전압 공급 회로(170)는 컨트롤러(130)가 메모리 장치(150)에 전송한 명령 혹은 요청에 따라 대상 전압을 메모리 그룹(330) 혹은 메모리 블록(152, 154, 156)에 전달할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
실시예에 따라, 에러 정정부(138)는 칩킬 복호(chipkill decoding)를 통해 메모리 시스템(110)이 메모리 장치(150) 내에서 멀티 비트 에러를 복구 혹은 복원 수 있다. 에러는 메모리 장치(150)의 모든 비휘발성 메모리 셀에 저장된 데이터가 잘못되었거나 여러가지 이유로 데이터가 정확하게 출력되지 않을 수 있는 경우를 포함할 수 있다. 실시예에 따라, 칩킬 복호는 두 가지 서로 다른 방식으로 수행되거나, 두 방식을 조합하여 수행될 수 있다. 칩킬 복호의 실시예는 메모리 시스템(110)의 하드웨어 구조에 대응하여 선택되거나 결정될 수 있으며, 컨트롤러(130)의 동작을 위한 소프트웨어에 의해 변경되기는 어려울 수 있다. 칩킬 복호(chipkill decoding)를 적용하는 경우, 메모리 장치(150)의 각 데이터 비트는 별도의 코드 워드에 포함될 수 있다. 여기서, 코드 워드는 에러 정정 코드(ECC) 알고리즘이 에러 검출 및 정정을 위해 제공하는 데이터 비트 및 체크 비트의 세트이다. 예를 들어, 256(64x4) 비트의 데이터가 메모리 장치(150) 내 서로 다른 네 위치에 저장된다고 가정한다. 메모리 장치(150)의 유저 데이터 영역을 64비트 단위로 설계되면, 8비트의 에러 정정 영역을 포함시켜, 코드 워드의 크기는 72비트가 될 수 있다. 이 경우, 메모리 시스템(110)은 싱글 데이터 비트의 에러의 경우에는 자동으로 정정되고, 2 데이터 비트 에러의 경우에는 보장된 검출을 제공하는 데, 이러한 능력을 싱글 에러 정정/더블 에러 검출(Single Error Correction/Double Error Detection, SEC/DED)로 표현할 수 있다. 256(64x4) 비트의 데이터를 저장한 서로 다른 네 위치에서 만약 다중 비트에서 에러가 발생하면, 복호화부(196)은 256(64x4) 비트의 데이터에 포함된 에러를 정정하기 위해 칩킬 복호(chipkill decoding)를 수행할 수 있다.
실시예에 따라, 칩킬 복호(chipkill decoding)의 성능을 높이기 위해, 메모리 시스템(110)은 각 코드 워드에 단일 비트 이상을 수정할 수 있도록 더 많은 에러 정정 비트를 포함시킬 수 있다. 코드 워드에 포함되는 데이터 비트 및 에러 정정 비트는 다중 비트 에러의 보정을 제공하는 다양한 수학적 알고리즘을 바탕으로 결정될 수 있다. 예를 들어, 128 개의 데이터 비트와 16 개의 ECC 비트로 구성된 144 비트의 코드 워드를 사용하면, 특정 데이터 비트 필드 내에서 최대 4 비트 에러를 수정할 수 있다. 단, 에러인 4 비트는 랜덤이 아닌 인접한 경우에 해당될 수 있다. 에러 정정 비트 대 데이터 비트의 비율이 이전 예와 동일하더라도(예, 16/128 vs. 8/64), 에러 보정 능력을 향상될 수 있다(예, 코드 워드가 길수록 수정될 수 있는 에러가 더 많을 수 있다).
예를 들어, 칩킬 복호(chipkill decoding)은 에러 정정 코드(ECC)를 이용하여 정정할 수 없는 오류를 복원할 수 있다. 칩킬 복호(chipkill decoding)는 4 비트 니블(1/2 바이트) 상에서 수행될 수 있다. 4비트 니블은 심볼(symbol)로 불릴 수 있다. 하나의 니블이 잘못된 경우, 칩킬 복호는 필요에 따라 4비트 모두를 수정할 수 있다. 하지만, 둘 이상의 심볼에 오류가 있는 경우, 칩킬 복호는 오류가 있는 심볼을 감지할 수 있다. 컨트롤러(130)는 칩킬 복호를 지원하는 메모리 장치(150)로부터 16비트의 체크 비트와 함께 128비트를 한 번에 읽어, 총 144비트의 데이터를 구성할 수 있다. 128비트의 데이터는 32개의 4비트의 니블(N0~N31)로, 16비트의 체크비트는 4개의 4비트 니블(C0~C3)로 구분될 수 있다. 예를 들어, 갈루아체(Galois field)를 사용할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 읽기 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 읽기 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 읽기 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 읽기 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령 큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 읽기 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력 되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 읽기 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 읽기 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리적 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리적 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리적 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리적 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4는 도 1 내지 도 4에서 설명한 컨트롤러(130)의 내부 계층 을 설명한다.
도 4를 참조하면, 컨트롤러(130) 내 플래시 변환 계층(Flash Translation Layer (FTL), 240)은 크게 어드레스 변환 계층(Address Translation Layer, ATL), 가상 플래시 계층(Virtual Flash Layer, VFL) 및 플래시 인터페이스 계층(Flash Interface Layer, FIL)으로 구분될 수 있다.
예를 들면, 어드레스 변환 계층(ATL)은 파일 시스템으로부터 전송된 논리 어드레스(LA)을 논리 페이지 어드레스(Logical Page Address)로 변환할 수 있다. 어드레스 변환 계층(ATL)은 논리 어드레스 공간의 어드레스 변환 과정을 수행한다. 즉, 어드레스 변환 계층(ATL)은 호스트에서 전송된 논리 어드레스(LA)에 대하여 플래시 메모리(144)의 논리 페이지 어드레스(LPA)가 맵핑되는 맵핑 정보에 의거하여 어드레스 변환 과정을 수행한다. 이러한 논리 대 논리 어드레스 맵핑 정보(Logical to Logical Address mapping information: 이하 'L2L'이라고 함)들은 메모리 장치(150) 내 메타 데이터를 저장하는 영역에 저장될 수 있다.
가상 플래시 계층(VFL)은 어드레스 변환 계층(ATL)로부터 변환된 논리 페이지 어드레스(LPA)을 가상 페이지 어드레스(Virtual Page Address, VPA)로 변환할 수 있다. 여기서 가상 페이지 어드레스(VPA)는 가상의 플래시 메모리의 물리적 어드레스에 대응할 수 있다. 즉, 가상 페이지 어드레스(VPA)는 도 2에서 설명한 메모리 장치(150) 내 메모리 블록(152, 154, 156)에 대응할 수 있다. 이때, 메모리 장치(150) 내 메모리 블록(152, 154, 156) 중 배드 블록이 있다면 제외될 수 있다. 또한, 가상 플래시 계층(VFL)은 메모리 장치(150)에 저장된 논리 대 가상 어드레스 맵핑 정보(L2V) 및 유저 데이터를 저장하기 위한 데이터 영역 내 맵핑 정보를 복원하기 위한 스캔 영역으로부터 스캔된 정보(Scanned Information)을 이용하여 논리 대 가상 어드레스 맵핑 정보(L2V)을 복원할 수 있는 복원 알고리즘(Recovering Algorithm)은 포함할 수 있다. 가상 플래시 계층(VFL)은 이러한 복원 알고리즘을 통하여 복원된 논리 대 가상 어드레스 맵핑 정보(L2V)을 이용하여 가상 어드레스 공간의 어드레스 변환 과정을 수행할 수 있다.
플래시 인터페이스 계층(FIL)는 가상 플래시 계층(VFL)의 가상 페이지 어드레스(Virtual Page Address)을 메모리 장치(150)의 물리적 페이지 어드레스(Physical Page Address)로 변환한다. 플래시 인터페이스 계층(FIL)은 메모리 장치(150)와의 인터페이싱 동작을 수행하는 위한 로우 레벨 동작을 수행한다. 예를 들어, 메모리 장치(150)의 하드웨어를 제어하기 위한 로우 레벨 드라이버, 메모리 장치(150)로부터 전달된 데이터의 에러를 정정하기 위한 에러 정정코드(Error Correction Code, ECC) 및 베드 블록 관리 모듈(Bad Block Management, BBM) 등의 동작을 수행하는 모듈 혹은 회로들이 플래시 인터페이스 계층(FIL)에 포함될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 설명한다. 구체적으로, 도 5는 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 다이 혹은 메모리 플레인 내 메모리 셀 어레이 회로를 개략적으로 설명한다.
도 5를 참조하면, 메모리 장치(150)는 복수의 비휘발성 메모리 셀을 포함하는 메모리 그룹(330)을 포함한다. 메모리 그룹(330)에는 복수의 비휘발성 메모리 셀이 비트 라인(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링(340)을 포함할 수 있다. 각 열(column)에 배치된 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 5에서는 낸드(NAND) 플래시 메모리 셀로 구성된 메모리 그룹(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 메모리 그룹(330)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 그룹(330)은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, CTF) 메모리 장치 등으로도 구현될 수 있다.
실시예에 따라, 도 5에서 설명하는 메모리 그룹(330)은 도 2에서 설명하는 메모리 장치(150) 내 적어도 하나의 메모리 블록(152, 154, 156)을 포함할 수도 있다. 한편, 메모리 다이(200)는 2차원 또는 3차원의 구조를 가지는 메모리 장치를 포함할 수 있다. 3차원 구조의 메모리 장치에서는 각각의 메모리 블록(152,154,156)이 3차원 구조(또는 수직 구조)로 구현될 수도 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
메모리 장치(150)의 복수의 메모리 블록(152,154,156)을 구성하는 메모리 그룹(330)은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링(NS)을 포함할 수 있다. 메모리 그룹(330)에서는, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 포함될 수 있다.
메모리 다이(200)의 전압 공급 회로(170)는 동작 모드에 따라서 각각의 워드 라인으로 공급될 워드 라인 전압(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등의 대상 전압(subject voltage))과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(170)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(170)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인 중 하나를 선택할 수 있으며, 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인으로 각각 제공할 수 있다. 제어 회로(180)는 전압 공급 회로(170)는 메모리 그룹(330)에 인가할 수 있는 다양한 대상 전압을 생성하고, 다양한 대상 전압이 메모리 그룹(330)의 워드 라인에 인가될 수 있도록 한다.
메모리 장치(150)는, 제어 회로(180)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있는 리드/라이트 회로(320)를 포함할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼(PB)(322,324,326)를 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치(도시하지 않음)가 포함될 수 있다.
도시되지 않았지만, 페이지 버퍼(322,324,326)는 복수의 버스(BUS)를 통해 입출력 소자(예, 직렬화 회로(serialization circuit))와 연결될 수 있다. 페이지 버퍼(322,324,326) 각각이 서로 다른 버스를 통해 입출력 소자와 연결되면, 페이지 버퍼(322,324,326)에서 데이터를 출력하는 데 발생할 수 있는 지연을 줄일 수 있다.
실시예에 따라, 메모리 장치(150)는 쓰기 명령, 쓰기 데이터 및 쓰기 데이터가 저장될 위치에 대한 정보(예, 물리 주소)를 수신할 수 있다. 제어 회로(180)는 쓰기 명령에 대응하여 전압 공급 회로(170)가 프로그램 동작 시 사용되는 프로그램 펄스, 패스 전압 등을 생성하게 하고, 프로그램 동작 후 수행되는 검증 동작 시 사용되는 다양한 전압을 생성하도록 한다.
메모리 그룹(330)에 포함된 비휘발성 메모리 셀에 여러 비트의 정보를 저장하는 경우, 한 비트의 데이터를 저장하는 경우보다 에러율이 높아질 수 있다. 예를 들면, 셀 간 간섭(Cell-to-Cell Interference, CCI) 등으로 인해 셀에서 에러가 유발될 수 있다. 비휘발성 메모리 셀에서 에러를 줄이기 위해서는 셀에 저장되는 데이터에 대응하는 문턱 전압 분포의 폭(편차)을 줄여야 한다. 이를 위해서, 메모리 장치(150)는 ISPP(Incremental Step Pulse Programming)라는 프로그램 기법을 사용하여 효과적으로 좁은 문턱 전압 분포를 가지도록 할 수 있다. 또한, ISPP 프로그램 방법을 통해, 메모리 장치(150)는 정해진 셀의 순서에 따라 LSB(Least Significant Bit)와 MSB(Most significant Bit)로 나누어 프로그램을 수행할 수 있다.
도 6은 멀티 비트 데이터를 프로그램하는 제1예를 설명한다. 도 6은 비휘발성 메모리 셀에 2비트의 데이터를 저장하는 두 단계(two-step) 프로그램 동작에 대해 설명한다.
도 6을 참조하면, 데이터를 프로그램하기 전 비휘발성 메모리 셀은 삭제 상태(Erased State)의 문턱 전압을 가질 수 있다. 제1 단계 프로그램 동작(First-Step Program)이 수행되면, 비휘발성 메모리 셀에 LSB 데이터가 프로그램될 수 있다. 이후, 제2 단계 프로그램 동작(Second-Step Program)이 수행되면, 비휘발성 메모리 셀에 MSB 데이터가 프로그램될 수 있다. 제1 단계 프로그램 동작(First-Step Program)과 제2 단계 프로그램 동작(Second-Step Program)을 통해, 비휘발성 메모리 셀의 문턱 전압은 4개의 서로 다른 레벨(ER, P1, P2, P3)이 될 수 있다. 비휘발성 메모리 셀이 가질 수 있는 4개의 서로 다른 문턱 전압 레벨(ER, P1, P2, P3)은 서로 다른 2비트 데이터('11', '01', '00', '10')에 대응될 수 있다.
메모리 장치(150)는 멀티-비트 데이터를 저장하는 데 소요되는 시간이 길 수 있다. 도 1에서 설명한 바와 같이, 제1 단계 프로그램 동작(First-Step Program)이 완료되면, 메모리 장치(150)는 LSB 데이터에 대해 완료 통지(LSB DATA COMPLETION)를 할 수 있다. 이후, 메모리 장치(150)는 제2 단계 프로그램 동작(Second-Step Program)을 통해 MSB 데이터를 프로그램할 수 있다. 제2 단계 프로그램 동작(Second-Step Program)이 완료되면, 메모리 장치(150)는 MSB 데이터에 대해 완료 통지(MSB DATA COMPLETION)를 할 수 있다.
도 7은 멀티 비트 데이터를 프로그램하는 제2예를 설명한다. 도 7은 비휘발성 메모리 셀에 3비트의 데이터를 저장하는 두 단계(two-step) 프로그램 동작에 대해 설명한다.
도 7을 참조하면, 데이터를 프로그램하기 전 비휘발성 메모리 셀은 삭제 상태(Erased State)의 문턱 전압을 가질 수 있다. 제1 단계 프로그램 동작(First-Step Program)이 수행되면, 비휘발성 메모리 셀에 LSB 데이터가 프로그램될 수 있다. 이후, 제2 단계 프로그램 동작(Second-Step Program)이 수행되면, 비휘발성 메모리 셀에 CSB 데이터 및 MSB 데이터가 프로그램될 수 있다. 제1 단계 프로그램 동작(First-Step Program)과 제2 단계 프로그램 동작(Second-Step Program)을 통해, 비휘발성 메모리 셀의 문턱 전압은 8개의 서로 다른 레벨이 될 수 있다. 비휘발성 메모리 셀이 가질 수 있는 8개의 서로 다른 문턱 전압 레벨은 서로 다른 3비트 데이터('111', '011', '101', '001', '110', '010', '100', '000')에 대응될 수 있다.
메모리 장치(150)는 멀티-비트 데이터를 저장하는 데 소요되는 시간이 길 수 있다. 도 1에서 설명한 바와 같이, 제1 단계 프로그램 동작(First-Step Program)이 완료되면, 메모리 장치(150)는 LSB 데이터에 대해 완료 통지(LSB DATA COMPLETION)를 할 수 있다. 이후, 메모리 장치(150)는 제2 단계 프로그램 동작(Second-Step Program)을 통해 CSB 데이터 및 MSB 데이터를 프로그램할 수 있다. 제2 단계 프로그램 동작(Second-Step Program)이 완료되면, 메모리 장치(150)는 CSB 데이터 및 MSB 데이터에 대해 완료 통지(MSB DATA COMPLETION)를 할 수 있다.
도 7에서는 비휘발성 메모리 셀에 3비트 데이터를 두 단계(two-step) 프로그램 동작으로 프로그램하는 것을 설명하였으나, 실시예에 따라 3비트 데이터를 세 단계(three-step) 프로그램 동작으로 프로그램할 수도 있다. 세 단계(three-step) 프로그램 동작으로 프로그램하는 경우, 메모리 장치(150)는 LSB 데이터, CSB 데이터, 및 MSB 데이터에 각각에 대해 완료 통지를 할 수 있다.
도 8은 멀티 비트 데이터를 프로그램하는 제3예를 설명한다. 도 8은 비휘발성 메모리 셀에 3비트의 데이터를 저장하는 두 단계(two-step) 프로그램 동작에 대해 설명한다.
도 8을 참조하면, 데이터를 프로그램하기 전 비휘발성 메모리 셀은 삭제 상태(Erased State)의 문턱 전압을 가질 수 있다. 메모리 장치(150)는 비휘발성 메모리 셀에 저장되는 LSB 데이터를 기반으로 먼저 부분적인 프로그램 동작을 수행할 수 있다. 여기서, 부분적인 프로그램 동작은 매우 큰 ISPP 스텝 펄스를 사용하여 비휘발성 메모리 셀의 문턱전압을 크게 증가시키는 이진 프로그래밍(Binary Program)을 포함할 수 있다. 이진 프로그래밍(Binary Program)을 수행한 후, 메모리 장치(150)는 LSB 데이터에 대해 완료 통지(LSB DATA COMPLETION)를 할 수 있다.
이진 프로그래밍(Binary Program) 이후, 메모리 장치(150)는 CSB 및 MSB 데이터를 기반으로 비휘발성 메모리 셀을 다시 프로그래밍할 수 있다. 이 단계에서는 이진 프로그래밍(Binary Program)보다 작은 ISPP 스텝 펄스를 사용하여 비휘발성 메모리 셀의 문턱전압을 증가시킬 수 있다. 이러한 과정을 포기 프로그램(foggy program, 안개 프로그램)이라고 할 수 있다. 이후, 메모리 장치(150)는 비휘발성 메모리 셀의 문턱 전압 분포를 좁게 만들기 위한 파인 프로그램(fine program, 미세 프로그램)을 수행할 수 있다. 파인 프로그램 단계에서는 포기 프로그램(foggy program)보다 더 작은 ISPP 스텝 펄스를 사용할 수 있다.
이진 프로그램 혹은 포기 프로그램과 달리 파인 프로그램은 비휘발성 메모리 셀의 문턱 전압 분포를 좁게 만드는 과정으로, 프로그램 동작 중 오류 가능성이 높아질 수 있다. 따라서, 메모리 장치(150)는 프로그램된 데이터(모든 비트 값)을 이진 프로그램 및 포기 프로그램 후에 SLC 버퍼에 저장할 수 있다. 한편, 메모리 장치(150)는 포기 프로그램 후 포기 프로그램 완료를 통지할 수 있다. 또한, 메모리 장치(150)는 미세 프로그램 후 미세 프로그램 완료(FINE COMPLETION)를 통지할 수 있다.
전술한 바와 같이, 도 6 내지 도 8을 참조하면, 메모리 장치(150)에 멀티-비트 데이터를 저장하는 과정은 복수의 단계로 구분하여 수행될 수 있고, 메모리 장치(150)는 각 단계가 종료될 때마다 완료 통지를 출력할 수 있다.
도 9는 RAID에 대해 설명한다. 구체적으로, 도 10은 독립된 디스크의 복수 배열(Redundant Array of Independent Disk, RAID) 혹은 저렴한 디스크의 복수 배열(Redundant Array of Inexpensive Disk, RAID)에서 5개의 공간(Plane1, Plane2, Plane3, Plane4, Plane5)을 사용하는 예를 설명한다.
RAID를 사용하는 메모리 장치에 포함된 5개의 공간은 실질적으로 동일한 크기를 가질 수 있다. 실시예에 따라, 메모리 장치(150)에 포함되는 5개의 공간(Plane1, Plane2, Plane3, Plane4, Plane5)은 플레인, 블록, 다이 등으로 달라질 수 있다. 또한, 5개의 공간(Plane1, Plane2, Plane3, Plane4, Plane5)은 사용자가 정의한 5개의 논리적인 영역일 수도 있다.
RAID을 사용하여 4개의 데이터(A1, A2, A3, A4)와 1개의 패리티 정보(Ap)를 5개의 공간(Plane1, Plane2, Plane3, Plane4, Plane5)에 저장하는 경우, 5개의 공간(Plane1, Plane2, Plane3, Plane4, Plane5) 중 하나에 문제가 발생하더라도 나머지 4개의 공간에 저장된 데이터 혹은 패리티 정보를 바탕으로 문제가 발생한 공간에 저장되어 있던 데이터를 복원할 수 있다. 예를 들면, 4개의 데이터(A1, A2, A3, A4)를 배타적 논리합(XOR) 연산을 수행하여 1개의 패리티 정보(Ap)를 생성한다. 이후, 4개의 데이터(A1, A2, A3, A4) 중 제2 데이터(A2)에 에러가 발생하면, 4개의 데이터(A1, A2, A3, A4) 중 제1, 3, 4 데이터(A1, A3, A4)와 1개의 패리티 정보(Ap)를 배타적 논리합(XOR)하여 제2 데이터(A2)를 복원할 수 있다.
또한, 5개의 공간(Plane1, Plane2, Plane3, Plane4, Plane5) 중 어느 공간에서 문제가 발생할 지 예측하기 어렵기 때문에, 4개의 데이터와 1개의 패리티 정보를 저장하는 위치를 다르게 변경할 수 있다. 예를 들면, 첫번째 4개의 데이터(A1, A2, A3, A4)에 대응하는 1개의 패리티 정보(Ap)는 제5 공간(Plane5)에 저장되지만, 두번째 4개의 데이터(B1, B2, B3, B4)에 대응하는 1개의 패리티 정보(Bp)는 제4 공간(Plane4)에 저장될 수 있다.
도 1과 도 9는 참조하면, 메모리 장치(150) 내 5개의 공간(Plane1, Plane2, Plane3, Plane4, Plane5)에는 4개의 데이터(A1, A2, A3, A4)와 1개의 패리티 정보(Ap)를 저장할 수 있다. 도 1에서 설명한 패리티 생성 엔진(510)은 4개의 데이터(A1, A2, A3, A4)를 바탕으로 1개의 패리티 정보(Ap)를 생성할 수 있다. 메모리 시스템(110)에서, 4개의 데이터(A1, A2, A3, A4)는 제1 비휘발성 셀 영역(522)에 저장될 수 있고, 1개의 패리티 정보(Ap)는 제2 비휘발성 셀 영역(524)에 저장될 수 있다. 멀티-비트 데이터를 프로그램하기 위해, 본 발명의 일 실시예에 따른 메모리 장치(150)가 두 단계(two-step) 프로그램 동작을 수행하는 경우, RAID 방식을 이용하여 패리티 정보를 생성하고 저장할 수 있다. 이 경우, 도 9에서 설명한 SLC 버퍼 혹은 도 1에서 설명한 제2 비휘발성 셀 영역(524)의 크기를 줄일 수 있거나 효율적으로 활용할 수 있다.
도 10은 본 발명의 일 실시예에 따른 데이터 프로그램 방법을 설명한다.
도 10을 참조하면, 데이터 프로그램 동작이 시작되면(710), 메모리 장치(150)는 비휘발성 메모리 셀에 LSB 데이터를 프로그램할 수 있다(712). 메모리 장치(150)가 비휘발성 메모리 셀에 LSB 데이터를 프로그램한 후(712), 메모리 장치(150)는 비휘발성 메모리 셀에 저장된 LSB 데이터에 대해 오류 혹은 인터럽트(예, Sudden Power Off Recovery (SPOR))로 인해 중단되었을 때 데이터의 복원을 위해 수행되는 지를 판단할 수 있다(714). 만약 메모리 장치(150)에 프로그램되는 데이터에 대응하여 오류 혹은 인터럽트(예, Sudden Power Off Recovery (SPOR))로 인한 데이터 복원(Fail Data Recovery)을 위해 수행되는 경우(714단계의 예), 메모리 장치(150)는 비휘발성 메모리 셀에 저장된 LSB 데이터를 백업할 수 있다(716). LSB 데이터를 백업하는 동작(716)의 예는 도11을 참조하여 후술한다.
한편 메모리 장치(150)에 프로그램되는 데이터에 대응하여 오류 혹은 인터럽트(예, Sudden Power Off Recovery, SPOR)로 인한 데이터 복원(Fail Data Recovery)을 수행하는 것이 아니라면(714단계의 아니오), 메모리 장치(150)는 프로그램되는 데이터가 메모리 시스템(110) 내에서 이동 중인지를 확인할 수 있다(718). 여기서, 메모리 시스템(110) 내에서의 데이터 이동(Data Migration)은 가비지 컬렉션(garbage collection) 혹은 웨어 레벨링(wear leveling) 등으로 인해 메모리 시스템(110)에 이미 저장된 데이터를 다른 위치로 복사, 이동시키는 동작을 포함할 수 있다. 만약 프로그램되는 데이터가 메모리 시스템(110) 내에서의 데이터 이동에 해당하는 경우(718단계의 예), 메모리 장치(150)는 이미 프로그램된 LSB 데이터에 대한 백업 혹은 패리티 생성 및 저장을 수행하지 않을 수 있다.
한편, LSB 데이터의 프로그램이 데이터 복원(Fail Data Recovery) 혹은 데이터 이동(Data Migration)에 의한 것이 아니라면(718단계의 아니오), 패리티 생성 엔진(510)은 이전까지 계산된 패리 정보를 프로그램된 LSB 데이터(712)에 기초하여 갱신할 수 있다(720). 패리티 생성 엔진(510)가 패리티 정보를 갱신한 후(720), 메모리 장치(150)는 프로그램된 LSB 데이터가 마지막 LSB 데이터 인지를 확인할 수 있다(722). LSB 데이터의 프로그램이 데이터 복원(Fail Data Recovery) 혹은 데이터 이동(Data Migration)에 의한 것이 아니라면, 해당 데이터는 외부 장치인 호스트(102)에서 메모리 시스템(110)에 저장하기 위해 전달된 프로그램 데이터일 수 있다. 만약 프로그램된 LSB 데이터가 마지막 LSB 데이터인 경우(722단계의 예), 패리티 생성 엔진(510)이 생성한 패리티 정보를 저장할 수 있다. LSB 데이터에 대한 패리티를 백업하는 동작에 대해서는 도 12를 참조하여 후술한다. 만약 프로그램된 LSB 데이터가 마지막 LSB 데이터가 아닌 경우(722단계의 아니오), 메모리 장치(150)는 다음 LSB 데이터를 프로그램할 수 있다(712).
도 10을 참조하면, 메모리 장치(150) 혹은 패리티 생성 엔지(510)은 비휘발성 메모리 셀에 프로그램되는 데이터가 LSB 데이터인 경우, LSB 데이터를 백업(716)하는 제1 경우(CASE1), LSB 데이터에 대한 패리티를 백업(724)하는 경우(CASE3), 혹은 백업 동작을 수행하지 않는 경우(CASE2)로 구분하여 프로그램 동작을 수행할 수 있다.
도 11은 데이터 프로그램 동작의 제1예를 설명한다. 도 11은 도 10에서 설명한 LSB 데이터를 백업(716)하는 제1 경우(CASE1)에 대한 구체적인 동작을 설명할 수 있다. 구체적으로, 도 9는 복수의 플레인(Plane0, Plane1, Plane2, Plane3)을 포함하는 메모리 장치에 멀티-비트 데이터(3비트 데이터)를 프로그램하는 동작을 설명한다. 복수의 플레인(Plane0, Plane1, Plane2, Plane3)은 멀티-비트 데이터가 프로그램되는 영역을 설명하기 위해 예로 제시된 것이며, 복수의 블록 혹은 복수의 다이 등에도 실질적으로 동일한 방식으로 멀티-비트 데이터를 저장할 수 있다. 실시예에 따라, 메모리 장치(150)는 하나의 메모리 블록 내 복수의 영역(예, 기 설정된 수의 스트링 혹은 복수의 서브 페이지 등)에 멀티-비트 데이터를 순차적으로 저장할 수도 있다.
도 11을 참조하면, 제1 플레인(Plane0)에는 복수의 TLC 블록과 적어도 하나의 SLC 버퍼가 포함될 수 있다. TLC 블록은 복수의 워드 라인(WL0, WL1, WL2, WL3)과 연결된 복수의 메모리 셀을 포함될 수 있다. TLC 블록 내 각 워드 라인(WL0, WL1, WL2, WL3)에 연결된 복수의 메모리 셀에는 복수의 페이지에 대응하는 데이터가 저장될 수 있다. 즉, 각 메모리 셀에는 멀티-비트 데이터가 저장될 수 있다. 예를 들어, 제1 플레인(Plane0) 내 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에는 LSB 페이지 데이터, CSB 페이지 데이터, MSB 페이지 데이터에 대응하는 제1 데이터(D0), 제6 데이터(D5) 및 제7 데이터(D6)가 저장될 수 있다. 1 플레인(Plane0) 내 제1 블록(TLC Block)의 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에는 LSB 페이지 데이터, CSB 페이지 데이터, MSB 페이지 데이터에 대응하는 제5 데이터(D4), 제18 데이터(D17) 및 제19 데이터(D18)가 저장될 수 있다
또한, SLC 버퍼에도 복수의 워드 라인(WL0, WL1, WL2, WL3)과 연결된 복수의 메모리 셀을 포함될 수 있다. SLC 블록 내 각 워드 라인(WL0, WL1, WL2, WL3)에 연결된 복수의 메모리 셀에는 하나의 페이지에 대응하는 데이터가 저장될 수 있다. 예를 들어, 제1 플레인(Plane0) 내 제1 SLC 버퍼의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에는 제1 데이터(D0)를 저장할 수 있다.
도 7 내지 도 8을 참조하면, 복수의 TLC 블록에 복수의 멀티-비트 데이터를 저장하는 동작은 복수의 단계로 수행될 수 있다. 도 7을 참조하면, 복수의 플레인(Plane0, Plane1, Plane2, Plane3) 내 복수의 TLC 블록에 복수의 멀티-비트 데이터를 저장하는 프로그램 동작 중 LSB 데이터를 저장하는 제1 단계 프로그램 동작이 완료되면, LSB 데이터에 대한 완료 통지를 출력할 수 있다. 제2 단계 프로그램 동작이 수행될 때 오류 혹은 인터럽트가 발생할 수 있으므로, 데이터 안전성을 높이기 위해 제1 단계 프로그램 동작이 수행될 때 복수의 TLC 블록에 저장된 LSB 데이터를 SLC 버퍼에 백업할 수 있다. 예를 들어, 제1 시점(T1)에 제1 플레인(Plane0)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제1 데이터(D0)가 LSB 데이터로 프로그램된 후, 제2 시점(T2)에 제1 플레인(Plane0)의 SLC 버퍼의 제1 워드 라인(WL0)에 제1 데이터(D0)가 백업될 수 있다. 제3 시점(T2)에 제2 플레인(Plane1)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제2 데이터(D1)가 LSB 데이터로 프로그램된 후, 제4 시점(T3)에 제2 플레인(Plane1)의 SLC 버퍼의 제1 워드 라인(WL0)에 제2 데이터(D1)가 백업될 수 있다. 제5 시점(T5)에 제3 플레인(Plane2)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제3 데이터(D2)가 LSB 데이터로 프로그램되면, 제6 시점(T6)에 제3 플레인(Plane2)의 SLC 버퍼의 제1 워드 라인(WL0)에 제3 데이터(D2)가 백업될 수 있다. 마찬가지로, 제7 시점(T7)에 제4 플레인(Plane3)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제4 데이터(D3)가 LSB 데이터로 프로그램되면, 제8 시점(T8)에 제3 플레인(Plane3)의 SLC 버퍼의 제1 워드 라인(WL0)에 제4 데이터(D3)가 백업될 수 있다.
메모리 장치(150)는 제1 워드 라인(WL0)에 대한 LSB 데이터가 프로그램된 후, 제1 워드 라인(WL0)에 인접한 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 LSB 데이터를 프로그램하기 위한 제1 단계 프로그램 동작을 수행할 수 있다. 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 LSB 데이터를 프로그램하는 제1 단계 프로그램 동작을 수행한 후, 메모리 장치(150)는 제1 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 CSB 데이터 및 MSB 데이터를 프로그램하기 위한 제2 단계 프로그램 동작을 수행할 수 있다. 이러한 프로그램 순서를 통해, 제9 시점(T9)에 제5 데이터(D4)는 제1 플레인(Plane0) 내 제1 블록(TLC Block)의 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 LSB 데이터로 프로그램되고, 제10 시점(T10)에 제5 데이터(D5)는 제1 플레인(Plane0) 내 SLC 버퍼의 제2 워드 라인(WL0)에 제5 데이터(D4)가 백업될 수 있다. 이후, 제11시점(T11)에 제6 데이터(D5) 및 제7 데이터(D6)은 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 CSB 데이터 및 MSB 데이터로 프로그램될 수 있다.
한편, 메모리 장치(150)는 제6 데이터(D5) 및 제7 데이터(D6)를 CSB 데이터 및 MSB 데이터로서 제1 블록(TLC Block)에 프로그램한 후, 제6 데이터(D5) 및 제7 데이터(D6)를 SLC 버퍼에 백업하지 않을 수 있다. 제1 플레인(Plane0)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 3비트 데이터인 LSB 데이터, CSB 데이터, MSB 데이터가 완전하게 프로그램되었기 때문에, 메모리 장치(150)는 제6 데이터(D5) 및 제7 데이터(D6)를 SLC 버퍼에 백업할 필요가 없으며, 이미 백업한 제1 데이터(D0)는 이제 불필요하게 된다.
도 11에서 설명한 데이터 프로그램 동작은 복수의 플레인(Plane0, Plane1, Plane2, Plane3)에 포함된 제1 블록(TLC Block)에 멀티-비트 데이터를 프로그램하는 과정 중 제1 단계 프로그램에 해당하는 LSB 데이터에 대해 프로그램 완료를 통지하면서 해당 LSB 데이터를 SLC 버퍼에 백업한다. 이후, 제2 단계 프로그램 동작을 통해 CSB 데이터 혹은 MSB 데이터를 프로그램하는 과정에서 오류 혹은 인터럽트가 발생하더라도, LSB 데이터가 백업되어 있기 때문에 프로그램 완료 통지를 한 LSB 데이터를 복원할 수 있다. 도 11에서 설명한 제1 블록(TLC Block)은 도 1에서 설명한 제1 비휘발성 셀 영역(522)에 대응할 수 있고, 도 11에서 설명한 SLC 블록은 도 1에서 설명한 제2 비휘발성 셀 영역(524)에 대응할 수 있다.
한편, 메모리 장치(150)의 프로그램 동작 중 특정 시점에서 오류 혹은 인터럽트가 발생할 수 있고, 메모리 시스템(110)은 데이터를 복원하기 위한 동작을 수행할 수 있다. 특정 시점에서 오류 혹은 인터럽트가 발생하면, 메모리 장치(150)가 오류 혹은 인터럽트가 발생하기 전 프로그램 완료를 통지한 데이터에 대한 안전성을 제공할 필요가 있다. 도 11에서는 제1 블록(TLC Block)에 저장되는 LSB 데이터를 SLC 블록에 백업하기 때문에, 해당 데이터의 안전성을 제공하기 용이하다.
도 12는 데이터 프로그램 동작의 제2예를 설명한다. 도 12는 도 10에서 설명한 LSB 데이터에 대한 패리티를 백업(724)하는 경우(CASE3)에 대한 구체적인 동작을 설명할 수 있다. 구체적으로, 도 12는 복수의 플레인(Plane0, Plane1, Plane2, Plane3)을 포함하는 메모리 장치에 멀티-비트 데이터(3비트 데이터)를 프로그램하는 동작을 설명한다. 복수의 플레인(Plane0, Plane1, Plane2, Plane3)은 멀티-비트 데이터가 프로그램되는 영역을 설명하기 위해 예로 제시된 것이며, 복수의 블록 혹은 복수의 다이 등에도 실질적으로 동일한 방식으로 멀티-비트 데이터를 저장할 수 있다.
도 12를 참조하면, 제1 플레인(Plane0)에는 복수의 TLC 블록과 적어도 하나의 SLC 버퍼가 포함될 수 있다. TLC 블록은 복수의 워드 라인(WL0, WL1, WL2, WL3)과 연결된 복수의 메모리 셀을 포함될 수 있다. TLC 블록 내 각 워드 라인(WL0, WL1, WL2, WL3)에 연결된 복수의 메모리 셀에는 복수의 페이지에 대응하는 데이터가 저장될 수 있다. 도 12에서 설명한 TLC 블록에 저장되는 데이터의 순서는 도 11에서 설명한 TLC 블록에 저장되는 데이터의 순서와 실질적으로 동일한다.
SLC 버퍼에도 복수의 워드 라인(WL0, WL1, WL2, WL3)과 연결된 복수의 메모리 셀을 포함될 수 있다. 도 11에서 설명한 실시예와 달리, 도 12에서 설명한 SLC 블록 내 각 워드 라인(WL0, WL1, WL2, WL3)에 연결된 복수의 메모리 셀에는 복수의 플레인(Plane0, Plane1, Plane2, Plane3) 내 TLC 블록 각각의 페이지에 대응하는 LSB 데이터에 대응하는 패리티 정보(P0, P1, P2, P3)가 저장될 수 있다. 예를 들어, 복수의 플레인(Plane0, Plane1, Plane2, Plane3) 내 TLC 블록 각각의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 저장된 제1 데이터 내지 제4 데이터(D0, D1, D2, D3)에 대해, 패리티 생성 엔진(510)은 제1 패리티 정보(P0)를 생성할 수 있다. 제1 패리티 정보(P0)는 SLC 버퍼에 저장될 수 있다. 도 9에서 설명한 RAID 방식을 이용하여 패리티 생성 엔진(510)은 제1 데이터 내지 제4 데이터(D0, D1, D2, D3)를 순차적으로 프로그램하는 동안, 패리티 생성 엔진(510)은 프로그램되는 LSB 데이터에 대한 배타적 논리합(XOR)을 수행하여 제1 패리티 정보(P0)를 생성할 수 있다.
도 7 내지 도 8을 참조하면, 복수의 TLC 블록에 복수의 멀티-비트 데이터를 저장하는 동작은 복수의 단계로 수행될 수 있다. 도 7을 참조하면, 복수의 플레인(Plane0, Plane1, Plane2, Plane3) 내 복수의 TLC 블록에 복수의 멀티-비트 데이터를 저장하는 프로그램 동작 중 LSB 데이터를 저장하는 제1 단계 프로그램 동작이 완료되면, LSB 데이터에 대한 완료 통지를 출력할 수 있다. 도 10에서 설명한 바와 같이, 외부 장치인 호스트(102)로부터 전달된 프로그램 데이터 중 메모리 시스템(110)이 완료 통지를 전송한 경우, 메모리 시스템(110)은 해당 프로그램 데이터에 대한 안전성을 보장할 필요가 있다. 제2 단계 프로그램 동작이 수행될 때 오류 혹은 인터럽트가 발생할 수 있으므로, 제1 단계 프로그램 동작이 수행된 후 복수의 TLC 블록에 저장된 LSB 데이터에 대한 제1 패리티 정보(P0)를 SLC 버퍼에 백업할 수 있다.
예를 들어, 메모리 장치(150)는 제1 시점(T1)에 제1 플레인(Plane0)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제1 데이터(D0)를 LSB 데이터로 프로그램하고, 패리티 생성 엔진(510)은 제1 데이터(D0)를 제1 패리티 정보(P0)로 결정할 수 있다(P0 = D0). 제2 시점(T2)에서, 메모리 장치(150)는 제2 플레인(Plane1)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제2 데이터(D1)를 LSB 데이터로 프로그램하고, 패리티 생성 엔진(510)은 제2 데이터(D1)와 이전 제1 패리티 정보(P0 = D0)를 배타적 논리합(XOR, exclusive OR)하여 제1 패리티 정보(P0)를 갱신할 수 있다(P0 = P0 XOR D1 = D0 XOR D1). 메모리 장치(150)는 제3 시점(T3)에 제3 플레인(Plane2)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제3 데이터(D2)를 LSB 데이터로 프로그램하고, 패리티 생성 엔진(510)은 제3 데이터(D2)와 이전 제1 패리티 정보(P0 = D0 XOR D1)를 배타적 논리합(XOR, exclusive OR)하여 제1 패리티 정보(P0)를 갱신할 수 있다(P0 = P0 XOR D2 = (D0 XOR D1) XOR D2). 이후 제4 시점(T4)에서, 메모리 장치(150)는 제4 플레인(Plane3)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 제4 데이터(D3)를 LSB 데이터로 프로그램할 수 있고, 패리티 생성 엔진(510)은 제4 데이터(D3)와 이전 제1 패리티 정보(P0 = (D0 XOR D1) XOR D2)를 배타적 논리합(XOR, exclusive OR)하여 제1 패리티 정보(P0)를 갱신할 수 있다(P0 = P0 XOR D3 = ((D0 XOR D1) XOR D2) XOR D3). 메모리 장치(150)가 제1 데이터(D0)부터 제4 데이터(D3)를 복수의 플레인(Plane0, Plane1, Plane2, Plane3) 내 TLC 블록 각각의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 LSB 데이터로 프로그램한 후, 패리티 생성 엔진(510)은 제1 데이터(D0)부터 제4 데이터(D3)에 대한 제1 패리티 정보(P0 = ((D0 XOR D1) XOR D2) XOR D3)를 제1 플레인(Plane0) 내 SLC 버퍼의 제1 워드 라인(WL0)에 연결된 복수의 비휘발성 메모리 셀에 저장할 수 있다.
메모리 장치(150)는 제1 워드 라인(WL0)에 대한 LSB 데이터가 프로그램된 후, 제1 워드 라인(WL0)에 인접한 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 LSB 데이터를 프로그램하기 위한 제1 단계 프로그램 동작을 수행할 수 있다. 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 LSB 데이터를 프로그램하는 제1 단계 프로그램 동작을 수행한 후, 메모리 장치(150)는 제1 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 CSB 데이터 및 MSB 데이터를 프로그램하기 위한 제2 단계 프로그램 동작을 수행할 수 있다.
이러한 프로그램 순서를 통해, 제6 시점(T6)에 제5 데이터(D4)는 제1 플레인(Plane0) 내 제1 블록(TLC Block)의 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 LSB 데이터로 프로그램되고, 제2 패리티 정보(P1)는 제5 데이터(D4)로 결정할 수 있다(P1 = D5). 제7 시점(T7)에서, 메모리 장치(150)는 제6 데이터(D5) 및 제7 데이터(D6)를 제1 플레인(Plane0) 내 TLC 블록의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 CSB 데이터 및 MSB 데이터로 프로그램할 수 있다. 메모리 장치(150)가 제6 데이터(D5) 및 제7 데이터(D6)를 CSB 데이터 및 MSB 데이터로서 제1 블록(TLC Block)에 프로그램한 후, 제6 데이터(D5) 및 제7 데이터(D6)에 대한 패리티 정보는 SLC 버퍼에 백업하지 않을 수 있다. 제1 플레인(Plane0)의 제1 블록(TLC Block)의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 3비트 데이터인 LSB 데이터, CSB 데이터, MSB 데이터가 완전하게 프로그램되었기 때문에, 메모리 장치(150)는 제6 데이터(D5) 및 제7 데이터(D6)에 대한 패리티 정보를 SLC 버퍼에 백업할 필요가 없을 수 있다.
이후, 제8 시점(T8)에서, 메모리 장치(150)는 제8 데이터(D7)를 제2 플레인(Plane1) 내 제1 블록(TLC Block)의 제2 워드 라인(WL1)에 연결된 비휘발성 메모리 셀에 LSB 데이터로 프로그램되고, 제2 패리티 정보(P1)는 제8 데이터(D7)와 이전 제2 패리티 정보(P1 = D5)의 배타적 논리합의 결과로 갱신할 수 있다(P1 = P0 XOR D7 = D5 XOR D7). 제9 시점(T9)에서, 메모리 장치(150)는 제6 데이터(D5) 및 제7 데이터(D6)를 제2 플레인(Plane1) 내 TLC 블록의 제1 워드 라인(WL0)에 연결된 비휘발성 메모리 셀에 CSB 데이터 및 MSB 데이터로 프로그램할 수 있다.
도 12에서 설명한 데이터 프로그램 동작은 복수의 플레인(Plane0, Plane1, Plane2, Plane3)에 포함된 제1 블록(TLC Block)에 멀티-비트 데이터를 프로그램하는 과정 중 제1 단계 프로그램에 해당하는 LSB 데이터에 대해 프로그램 완료를 통지하면서 해당 LSB 데이터에 대한 패리티 정보를 SLC 버퍼에 백업한다. 이후, 제2 단계 프로그램 동작을 통해 CSB 데이터 혹은 MSB 데이터를 프로그램하는 과정에서 오류 혹은 인터럽트가 발생하더라도, LSB 데이터와 패리티 정보가 백업되어 있기 때문에 프로그램 완료 통지를 한 LSB 데이터를 복원할 수 있다. 예를 들어, 도 9를 참조하면, 제1 데이터 내지 제4 데이터(D1, D2, D3, D4)와 제1 패리티 정보(P0)를 바탕으로, 제1 데이터 내지 제4 데이터(D1, D2, D3, D4) 중 하나의 데이터에 에러가 발생하더라도 에러가 발생한 데이터를 복원할 수 있다. 도 12에서 설명한 제1 블록(TLC Block)은 도 1에서 설명한 제1 비휘발성 셀 영역(522)에 대응할 수 있고, 도 12에서 설명한 SLC 블록은 도 1에서 설명한 제2 비휘발성 셀 영역(524)에 대응할 수 있다.
도 13은 데이터 프로그램 동작 중 컨트롤러와 메모리 장치 사이에 데이터의 전송을 설명한다. 구체적으로, 도 12에서 설명한 패리티 정보를 생성하고 백업하는 동작을 도 2 내지 도 3에서 설명한 컨트롤러(130)와 메모리 장치(150)가 수행할 수 있다. 도 13은 프로그램 동작 중 컨트롤러(130)와 메모리 장치(150)를 연결하는 채널(Channel 0 (Ch0), Channel 1 (Ch1))에서의 데이터 전송과 그에 따른 메모리 장치(150) 내 동작에 소요되는 시간을 설명한다.
도 13을 참조하면, 컨트롤러(130)와 제1 채널(Channel 0, Ch0)을 통해 연결된 데이터 블록에는 제1 데이터(D0)가 저장되어 있고, 제2 채널(Channel 1, Ch1)을 통해 연결된 데이터 블록에는 제2 데이터(D1)가 저장되어 있다. 컨트롤러(130)는 제1 채널(Ch0)을 통해 제3 데이터(D2)를 데이터 블록으로 전달하고, 제2 채널(Ch0)을 통해 제4 데이터(D3)를 데이터 블록으로 전달한다. 실시예에 따라, 제1 채널(Ch0) 혹은 제2 채널(Ch1)을 통해 컨트롤러(130)와 연결된 데이터 블록 각각 서로 다른 메모리 칩, 메모리 다이 혹은 플레인에 포함될 수 있다.
컨트롤러(130)는 제1 채널(Ch0) 및 제2 채널(Ch1)을 통해 제3 데이터(D2) 및 제4 데이터(D3)를 병렬로 저장될 위치의 데이터 블록을 포함하는 메모리 장치(150)에 전달할 수 있다(①). 메모리 장치(150) 내 포함된 캐시 버퍼에 제3 데이터(D2) 및 제4 데이터(D3)가 저장되면, 메모리 장치(150)는 캐시 버퍼에 저장된 제3 데이터(D2) 및 제4 데이터(D3)를 페이지 버퍼로 복사하고, 페이지 버퍼에 제3 데이터(D2) 및 제4 데이터(D3)를 데이터 블록에 프로그램할 수 있다(②). 메모리 장치(150)는 페이지 버퍼에 이미 저장되어 있던 제1 데이터(D0)와 제2 데이터(D1)를 페이지 버퍼로 읽은 뒤, 캐시 버퍼에 저장되어 있던 제3 데이터(D2) 및 제4 데이터(D3)와 배타적 논리합(XOR)을 수행할 수 있다(③). 메모리 장치(150)는 배타적 논리합(XOR)의 결과(D0D2, D1D3)를 백업 블록에 프로그램할 수 있다(④). 전술한 과정에서 이미 저장된 데이터를 읽어 배타적 논리합을 수행하는 데 소요되는 시간(③)과 배타적 논리합의 결과를 프로그램하는 데 소요되는 시간(④)은 패리티 정보의 생성과 백업을 위한 오버헤드(overhead)가 될 수 있다.
메모리 장치(150)로 전달되어 프로그램되는 데이터에 대해 전술한 오버헤드가 발생하는 경우, 메모리 장치(150)의 데이터 입출력 성능이 낮아질 수 있다. 실시예에 따라, 메모리 장치(150)는 RAID 방식을 적용하여 도 12에서 설명한 것과 같이 기 설정된 개수의 데이터를 프로그램하는 동안 패리티 정보를 갱신하고, 기 설정된 개수의 데이터가 프로그램 완료되면 갱신된 패리티 정보를 프로그램할 수 있다. 이를 통해, 메모리 장치(150)는 패리티 정보의 양을 줄이고, 오버헤드를 감소시킬 수 있다. 또한, 데이터 블록에 저장된 이전 데이터를 읽어 페이지 버퍼에 저장하는 시간을 줄이기 위해, 본 발명의 실시예에 따른 페이지 버퍼 혹은 캐시 버퍼에 패리티 정보를 연산 혹은 갱신을 위한 별도의 저장 공간이 추가될 수 있다.
도 14는 데이터 프로그램 동작이 중단된 경우를 설명한다. 도 14에서 설명한 데이터 프로그램 동작은 도 12에서 설명한 데이터 프로그램 동작과 실질적으로 동일하다. 다만, 도 14에서는 제20 시점(T20)에서 긴급 전원 중단(Sudden Power Off)이 발생하여 메모리 장치(150)가 제24 데이터(D23) 및 제25 데이터(D24)가 제3 플레인(Plane2) 내 TLC 블록의 제2 워드 라인(WL1)에 연결된 복수의 비휘발성 메모리 셀의 CSB 데이터 및 MSB 데이터로 프로그램하는 동작이 실패했다고 가정한다.
제1 시점(T1)부터 제19 시점(T19)까지 수행된 프로그램 동작이 성공했기 때문에, 메모리 장치(150)는 제1 데이터(D0)부터 제23 데이터(D22)까지의 데이터 안전성을 보장할 수 있다. 다만, 제20 시점(T20)에서 제24 데이터(D23) 및 제25 데이터(D24)가 CSB 데이터 및 MSB 데이터로 프로그램되는 동작이 실패했기 때문에 동일한 위치의 비휘발성 메모리 셀에 저장된 LSB 데이터인 제11 데이터(D10)의 안전성이 의심될 수 있다.
전원이 공급되면 메모리 시스템(110) 혹은 메모리 장치(150)는 안전성이 의심되는 제11 데이터(D10)를 복구할 필요가 있다. 전원이 공급된 후 제1 시점(T1)에서, 메모리 장치(150)는 제11 데이터(D10)와 연관된 제5 데이터(D4)를 TLC 블록에서 읽은 후, 제11 데이터(D10)로서 제5 데이터(D4)를 저장한다(D10 = D5). 이후, 제2 시점(T2)에서 메모리 장치(150)는 제11 데이터(D10)와 연관된 제8 데이터(D7)를 TLC 블록에서 읽어 제11 데이터(D10)로서 저장된 제5 데이터(D4)와 배타적 논리합(XOR)을 수행한 후, 그 결과를 제11 데이터(D10)로 갱신할 수 있다(D10 = D10 XOR D7 = D5 XOR D7). 제3 시점(T3)에서 메모리 장치(150)는 제11 데이터(D10)와 연관된 제14 데이터(D13)를 TLC 블록에서 읽어 이전 제11 데이터(D10)와 배타적 논리합(XOR)을 수행한 후, 그 결과를 제11 데이터(D10)로 갱신할 수 있다(D10 = D10 XOR D13 = (D5 XOR D7) XOR D13). 제4 시점에서, 메모리 장치(150)는 제11 데이터(D10)와 연관된 제2 패리티 정보(P1)를 SLC 버퍼로부터 읽어 이전 제11 데이터(D10)와 배타적 논리합(XOR)을 수행한 후, 그 결과를 제11 데이터(D10)로 갱신할 수 있다(D10 = D10 XOR P1 = ((D5 XOR D7) XOR D13) XOR P1). 제5 시점(T5)에서 메모리 장치(150)는 복원된 제11 데이터(D10)를 TLC블록에 프로그램하여, 긴급 전원 중단(Sudden Power Off)으로 인해 데이터 안전성이 의심되는 데이터를 복구할 수 있다. 전술한 바와 같이, 메모리 시스템(110)은, 특정 시점에 프로그램 동작이 실패하더라도, 해당 시점 이전까지 메모리 장치(150)에 프로그램된 데이터에 대한 안전성을 보장할 수 있다.
도 15는 데이터 프로그램 동작을 제어하는 장치의 제1예를 설명한다.
도 15를 참조하면, 메모리 시스템(110) 내 컨트롤러(130)는 메모리 장치(150)에 이미 저장된 데이터를 복구 혹은 복원하기 위한 코드 혹은 패리티 및 프로그램 동작을 통해 저장되는 데이터를 복구 혹은 복원하기 위한 패리티를 연산하는 모듈 혹은 회로(424, 422)를 포함할 수 있다. 메모리 장치(150)는 복수의 메모리 다이(182, 184)를 포함할 수 있다.
메모리 다이(182, 184)는 복수의 플레인(Plane0, Plane1, Plane2, Plane3)을 포함할 수 있고, 각 플레인은 복수의 메모리 블록과 페이지 버퍼(page buffer, PB)를 포함할 수 있다. 페이지 버퍼(PB, 322A)에는 데이터 입출력 동작을 제어하기 위한 제어 회로(control logic, 434)와 데이터 입출력 동작, 즉 읽기, 프로그램, 삭제 등의 동작 중 전달되는 데이터를 임시 저장할 수 있는 복수의 래치(latches, 432)를 포함할 수 있다.
실시예에 따라, 컨트롤러(130)에 포함된 제1 패리티 연산부(422) 및 제2 패리티 연산부(424)는 서로 다른 동작을 수행할 수 있다. 제1 패리티 연산부(422)는 도 2에서 설명한 에러 정정부(138)에 대응할 수 있다. 제1 패리티 연산부(422)는 메모리 장치(150)에 저장된 데이터에 오류가 발생하거나 메모리 장치(150) 내 일부 비휘발성 메모리 셀에 오류가 발생하여 저장된 데이터를 성공적으로 읽지 못하는 경우에 데이터를 복구하기 위한 에러 정정 코드(Error Collection Code)를 사용하여 데이터를 인코딩할 수 있다. 제1 패리티 연산부(422)는 메모리 장치(150)에서 읽어진 데이터에 오류가 없는지를 확인하기 위해, 에러 정정 코드(Error Collection Code)를 사용하여 데이터를 디코딩할 수도 있다.
제1 패리티 연산부(422)와 달리 제2 패리티 연산부(424)는 메모리 장치(150)에 데이터를 프로그램하는 동작 중 오류 혹은 인터럽트로 인해 데이터가 프로그램되지 못할 때, 이미 프로그램된 데이터의 안전성을 확보하기 위해 패리티 정보를 생성할 수 있다. 구체적으로, 제2 패리티 연산부(424)는 복수의 LSB 데이터에 대한 패리티 정보를 생성하여 메모리 장치(150)에 전달할 수 있다. 도 12에서 설명한 바와 같이, 제2 패리티 연산부(424)의 서로 다른 영역에 프로그램되는 4개의 데이터에 대해 배타적 논리합(XOR) 연산을 수행하여 패리티 정보를 생성할 수 있다.
컨트롤러(130) 내 제2 패리티 연산부(424)가 복수의 LSB 데이터에 대한 패리티 정보를 생성하여 메모리 장치(150)에 전달하기 때문에, 메모리 장치(150)에 복수의 LSB 데이터를 프로그램하는 과정에서 발생하는 오버헤드(overhead)를 줄일 수 있다. 또한, 메모리 장치(150) 내 복수의 메모리 다이(182, 184)가 패리티 정보를 생성하기 위한 논리 회로 및 패리티 정보를 임시 저장하기 위한 별도의 저장 장소(예, 추가 래치 등)을 포함할 필요가 없다. 다만, 복수의 LSB 데이터에 대한 패리티 정보가 컨트롤러(130)와 복수의 메모리 다이(182, 184) 사이의 채널을 통해 전달되기 때문에 채널의 점유율이 증가할 수 있다.
한편, 컨트롤러(130) 내 제2 패리티 연산부(424)가 복수의 LSB 데이터에 대한 패리티 정보를 생성하여 메모리 장치(150)에 전달하기 때문에, 패리티 정보를 복수의 LSB 데이터와 동일한 다이 혹은 동일한 플레인에 저장하지 않을 수 있다. 예를 들면, 컨트롤러(130)는 복수의 LSB 데이터와 복수의 LSB 데이터에 대응하는 패리티 정보를 서로 다른 메모리 다이, 서로 다른 플레인 혹은 서로 다른 메모리 장치(150)로 전달할 수 있다. 도 10을 참조하면, 컨트롤러(130)가 복수의 LSB 데이터와 복수의 LSB 데이터에 대응하는 패리티 정보를 서로 다른 영역에 전송하여 프로그램할수록, 저장되는 데이터의 신뢰성을 향상시킬 수 있다.
도 16은 데이터 프로그램 동작을 제어하는 장치의 제2예를 설명한다.
도 15를 참조하면, 메모리 시스템(110) 내 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터를 복구 혹은 복원하기 위한 코드 혹은 패리티를 연산하기 위한 제1 패리티 연산부(422)를 포함할 수 있다. 제1 패리티 연산부(422)는 도 2에서 설명한 에러 정정부(138)에 대응할 수 있다.
컨트롤러(130)와 채널을 통해 연결되는 메모리 장치(150)는 복수의 메모리 다이(182, 184)를 포함할 수 있다. 메모리 다이(182, 184)는 복수의 플레인(Plane0, Plane1, Plane2, Plane3)을 포함할 수 있고, 각 플레인은 복수의 메모리 블록과 페이지 버퍼(page buffer, PB)를 포함할 수 있다. 페이지 버퍼(PB)에는 데이터 입출력 동작을 제어하기 위한 제어 회로(control logic)와 데이터 입출력 동작, 즉 읽기, 프로그램, 삭제 등의 동작 중 전달되는 데이터를 임시 저장할 수 있는 복수의 래치(latches)를 포함할 수 있다. 한편, 메모리 플레인 혹은 페이지 버퍼(PB)는 프로그램 동작을 통해 저장되는 데이터를 복구 혹은 복원하기 위한 패리티를 연산하는 제2 패리티 연산부(424)를 포함할 수 있다. 실시예에 따라, 제2 패리티 연산부(434)는 각 메모리 다이(182, 184) 혹은 각 플레인(Plane0, Plane1, Plane2, Plane3)마다 배치될 수 있다. 또 다른 실시예에서는, 제2 패리티 연산부(434)가 각 메모리 다이(182, 184) 마다 배치될 수도 있다.
컨트롤러(130)가 채널을 통해 데이터를 메모리 장치(150)에 전달하면, 메모리 장치(150), 즉 메모리 다이 혹은 플레인에 포함된 페이지 버퍼(322A)에 포함된 제어 회로(436)는 기 설정된 수의 데이터에 대해 논리합(XOR) 연산을 수행하여 패리티 정보를 생성할 수 있다. 즉, 제어 회로(436)는 도 15에서 설명한 제어 회로(434)와 제2 패리티 연산부(424)에 의한 동작을 모두 수행할 수 있다. 또한, 페이지 버퍼(322A)는 데이터 입출력 동작, 즉 읽기, 프로그램, 삭제 등의 동작 중 전달되는 데이터를 임시 저장할 수 있는 복수의 래치(latches, 432) 뿐만 아니라 패리티 정보를 생성, 갱신하는 과정에서 패리티 정보를 임시 저장할 수 있는 추가 래치(438)를 더 포함할 수 있다. 제어 회로(436)에 의해 생성된 패리티 정보는 제어 회로(436)가 포함된 메모리 다이 혹은 플레인 내에 저장될 수 있다. 제2 패리티 연산부(424)에 대응하는 제어 회로(436)가 메모리 다이 혹은 플레인에 포함되면서, 컨트롤러(130)가 패리티 정보를 전송하는 도 15의 실시예에 비하여 컨트롤러(130)와 메모리 장치(150) 간 채널의 점유율은 낮아질 수 있다. 다만, 메모리 장치(150) 내 메모리 다이 혹은 플레인에 포함된 제어 회로(436)가 제2 패리티 연산부(424)에 의한 동작을 수행하기 위해 추가적인 논리 회로를 포함할 수 있고, 패리티 정보를 임시 저장할 수 있는 추가 래치(438)가 메모리 장치(150) 내 메모리 다이 혹은 플레인에 더 포함될 수 있다.
도 17은 데이터 프로그램 동작을 제어하는 장치의 제3예를 설명한다.
도 17을 참조하면, 호스트(102)로부터 데이터 입출력 명령을 수신하는 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다. 메모리 장치(150)는 서로 다른 채널로 연결되는 복수의 메모리 다이(182, 184)를 포함할 수 있다.
복수의 메모리 다이(182, 184) 각각은 복수의 층을 포함할 수 있다. 제1 메모리 다이(182)의 제1 층에는 4개의 셀 영역(L0, L1, L2, L3)이 포함될 수 있고, 제2 층에는 4개의 다른 셀 영역(L4, L5, L6, L7)이 포함될 수 있다. 실시예에 따라, 제1 메모리 다이(184)는 3개의 층 혹은 그 이상의 층을 가질 수 있고, 1개의 층에는 복수의 셀 영역이 배치될 수 있다.
컨트롤러(130)는 제1 메모리 다이(182)에 대응하는 제1 엔진(452)을 포함하고, 제2 메모리 다이(184)에 대응하는 제2 엔진(454)을 포함할 수 있다. 컨트롤러(130) 내 제1 엔진(452)과 제2 엔진(454)은 프로그램 동작 중 기 설정된 수의 LSB 데이터에 배타적 논리합(XOR) 연산을 수행하여 적어도 하나의 패리티 정보를 생성할 수 있다. 제1 메모리 다이(182)에는 8개의 구별되는 셀 영역(L0~L7)이 포함되어 있다. 실시예에 따라, 제1 엔진(452)은 도 12에서 설명한 바와 같이 4개의 LSB 데이터에 대하여 1개의 패리티 정보를 생성할 수 있고, 4개의 LSB 데이터와 1개의 패리티 정보는 8개의 구별되는 셀 영역(L0~L7) 중 5개의 셀 영역에 분산되어 프로그램될 수 있다.
실시예에 따라, 제1 엔진(452)은 4개의 LSB 데이터에 대하여 2개의 패리티 정보를 생성할 수 있다. 이 경우, 4개의 LSB 데이터와 2개의 패리티 정보는 8개의 구별되는 셀 영역(L0~L7) 중 6개의 셀 영역에 분산되어 프로그램될 수 있다. 이 경우, 8개의 구별되는 셀 영역(L0~L7) 중 두 개의 셀 영역에서 문제가 발생하더라도 컨트롤러(130) 내 제1 엔진(452)은 다른 4개의 셀 영역으로부터 읽은 정보를 바탕으로 데이터를 복구 혹은 복원할 수 있다.
컨트롤러(130) 내 제1 엔진(452)과 제2 엔진(454)은 제1 메모리 다이(182) 및 제2 메모리 다이(184)에 대응하여 배치될 수 있다. 이 경우, 제1 엔진(452)과 제2 엔진(454)은 도 2 내지 도 3에서 설명하는 메모리 인터페이스(142)에 포함될 수 있다. 컨트롤러(130)가 복수의 엔진을 포함하는 경우, 프로그램 동작 중 LSB 데이터에 대한 패리티 정보를 생성하는 동작을 채널에 대응하여 병렬로 수행할 수 있으므로, 오버헤드를 줄일 수 있다.
도 18은 도 17에서 설명한 장치의 동작을 설명한다. 도 18은 도 17에서 설명한 컨트롤러(130)와 메모리 장치(150) 내 제1 메모리 다이(182) 및 제2 메모리 다이(184) 간 데이터 전송 동작과 제1 메모리 다이(182) 및 제2 메모리 다이(184)에서 수행되는 프로그램 동작을 설명한다.
도 18을 참조하면, 제1 채널(DQ0)을 통해 컨트롤러(130)는 제1 메모리 다이(D0)로 제1 LSB 데이터(L0)를 전송할 수 있다. 컨트롤러(130) 내 제1 엔진(엔진0)은 제1 LSB 데이터(L0)에 대한 패리티 연산(LSB Parity)을 시작할 수 있다. 제1 메모리 다이(D0)에서 제1 LSB 데이터(L0)가 프로그램 완료되면, 컨트롤러(130)는 제1 메모리 다이(D0)로 제2 LSB 데이터(L1)를 전송할 수 있다. 컨트롤러(130) 내 제1 엔진(엔진0)은 이전 패리티 연산의 결과인 제1 LSB 데이터(L0)와 제2 LSB 데이터(L1)에 대해 패리티 연산(LSB Parity)을 수행할 수 있다. 컨트롤러(130)는 제3 LSB 데이터(L2)와 제4 LSB 데이터(L3)를 순차적으로 전송할 수 있고, 제1 메모리 다이(D0)는 제3 LSB 데이터(L2)와 제4 LSB 데이터(L3)를 순차적으로 프로그램할 수 있다. 컨트롤러(130) 내 제1 엔진(엔진0)은 제4 LSB 데이터(L3)를 제1 메모리 다이(D0)에 전송한 후, 패리티 연산(LSB Parity)을 수행하여 제1 내지 제4 LSB 데이터(L0, L1, L2, L3)에 대응하는 제1 패리티 정보(P0)를 생성한다. 컨트롤러(130)는 제1 패리티 정보(P0)를 제1 메모리 다이(182)에 전송하고, 제1 메모리 다이(182)는 제1 패리티 정보(P0)를 프로그램할 수 있다.
제1 채널(DQ0)을 통해 컨트롤러(130)가 제1 내지 제4 LSB 데이터(L0, L1, L2, L3) 및 제1 패리티 정보(P0)를 순차적으로 제1 메모리 다이(D0)에 전달하는 것과 병렬로 제2 채널(DQ0)을 통해 컨트롤러(130)는 또 다른 제1 내지 제4 LSB 데이터(L0, L1, L2, L3) 및 제1 패리티 정보(P0)를 제2 메모리 다이(D1)에 전달할 수 있다. 도 18을 참조하면, 프로그램 동작 중 데이터 안전성을 높이기 위한 패리티 정보의 생성과 백업과 관련하여 발생되는 오버헤드(overhead)는 크게 줄일 수 있다. 예를 들면, 4개의 LSB 데이터마다 하나의 패리티 정보를 전송하고 프로그램함으로써, LSB 데이터의 프로그램 동작 마진을 기초으로 약 25% 정도의 오버헤드가 발생할 수 있다.
컨트롤러(130)는 또 다른 4개의 LSB 데이터(L4, L5, L6, L7)에 대해서도 동일하게 패리티 정보를 생성할 수 있고, LSB 데이터와 패리티 정보(P1)를 채널을 통해 순차적으로 전달할 수 있다. 메모리 다이(D0)는 컨트롤러(130)로부터 전달된 LSB 데이터(L4, L5, L6, L7)와 패리티 정보(P1)를 순차적으로 프로그램할 수 있다.
도 19는 데이터 프로그램 동작을 제어하는 장치의 제4예를 설명한다.
도 19를 참조하면, 호스트(102)로부터 데이터 입출력 명령을 수신하는 메모리 시스템(110)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다. 메모리 장치(150)는 서로 다른 채널로 연결되는 복수의 메모리 다이(182, 184)를 포함할 수 있다.
복수의 메모리 다이(182, 184) 각각은 복수의 층을 포함할 수 있다. 제1 메모리 다이(182)의 제1 층에는 4개의 셀 영역(L0, L1, L2, L3)이 포함될 수 있고, 제2 층에는 4개의 다른 셀 영역(L4, L5, L6, L7)이 포함될 수 있다. 실시예에 따라, 제1 메모리 다이(184)는 3개의 층 혹은 그 이상의 층을 가질 수 있고, 1개의 층에는 복수의 셀 영역이 배치될 수 있다.
제1 메모리 다이(182)에는 제1 엔진(452)이 포함되고, 제2 메모리 다이(184)에는 제2 엔진(454)이 포함될 수 있다. 제1 엔진(452)과 제2 엔진(454)은 프로그램 동작 중 기 설정된 수의 LSB 데이터에 배타적 논리합(XOR) 연산을 수행하여 적어도 하나의 패리티 정보를 생성할 수 있다. 제1 메모리 다이(182)에는 8개의 구별되는 셀 영역(L0~L7)이 포함되어 있다. 실시예에 따라, 제1 엔진(452)은 도 12에서 설명한 바와 같이 4개의 LSB 데이터에 대하여 1개의 패리티 정보를 생성할 수 있고, 4개의 LSB 데이터와 1개의 패리티 정보는 8개의 구별되는 셀 영역(L0~L7) 중 5개의 셀 영역에 분산되어 프로그램될 수 있다.
실시예에 따라, 제1 엔진(452)은 4개의 LSB 데이터에 대하여 2개의 패리티 정보를 생성할 수 있다. 이 경우, 4개의 LSB 데이터와 2개의 패리티 정보는 8개의 구별되는 셀 영역(L0~L7) 중 6개의 셀 영역에 분산되어 프로그램될 수 있다. 이 경우, 8개의 구별되는 셀 영역(L0~L7) 중 두 개의 셀 영역에서 문제가 발생하더라도 컨트롤러(130) 내 제1 엔진(452)은 다른 4개의 셀 영역으로부터 읽은 정보를 바탕으로 데이터를 복구 혹은 복원할 수 있다.
제1 엔진(452)과 제2 엔진(454)은 제1 메모리 다이(182) 및 제2 메모리 다이(184)에 각각 포함될 수 있다. 제1 메모리 다이(182) 및 제2 메모리 다이(184)는 내부에 포함된 제1 엔진(452)과 제2 엔진(454)을 통해 패리티 정보를 생성하고, 셀 영역에 저장할 수 있다. 컨트롤러(130)는 프로그램 동작 중 패리티 정보의 생성 및 패리티 정보의 백업에 관여하지 않을 수 있어, 호스트(102)가 요구하는 다른 데이터 입출력 동작을 수행하거나 스케줄링할 수 있다. 또한, 패리티 정보를 채널을 통해 전송하지 않고 제1 메모리 다이(182) 및 제2 메모리 다이(184) 내부에서 생성하고 프로그램할 수 있어, 패리티 정보를 송수신 과정에서 발생할 수 있는 에러를 피할 수 있다.
도 20은 도 19에서 설명한 장치의 동작의 제1예를 설명한다.
도 20을 참조하면, 프로그램 동작 중 패리티 정보를 생성하는 엔진이 메모리 다이에 포함된 경우, 컨트롤러(130)는 제1 메모리 다이(D0)에 4개의 LSB 데이터(L0, L1, L2, L3)를 순차적으로 전달할 수 있다. 제1 메모리 다이(D0)에 포함된 제1 엔진(엔진0)은 채널을 통해 수신되는 LSB 데이터(L0, L1, L2, L3)를 셀 영역에 프로그램하면서 패리티 연산(LSB Parity)을 수행할 수 있다. 4개의 LSB 데이터(L0, L1, L2, L3) 중 마지막 데이터(L3)가 셀 영역에 프로그램된 후, 4개의 LSB 데이터(L0, L1, L2, L3)에 대응하는 패리티 정보(P0)도 셀 영역에 프로그램될 수 있다.
제1 메모리 다이(182) 및 제2 메모리 다이(184) 각각이 패리티 정보를 생성할 수 있는 엔진(엔진0, 엔진1)을 포함하고 있으므로, 채널을 통해 전달되는 LSB 데이터의 프로그램과 함께 패리티 정보(P0)의 생성 및 백업도 병렬로 수행될 수 있다. 패리티 정보(P0)를 채널을 통해 컨트롤러(130)와 제1 메모리 다이(182) 또는 제2 메모리 다이(184) 사이에 송수신할 필요가 없어지면서, 채널의 점유율을 낮출 수 있고, 패리티 정보(P0)의 데이터 송수신 시간만큼의 동작 마진을 줄일 수 있다.
도 21은 도 19에서 설명한 장치의 동작의 제2예를 설명한다. 도 21에서 설명하는 패리티 생성 및 백업 동작은 도 13에서 설명한 동작과 유사하게 수행될 수 있다.
도 20을 참조하면, 프로그램 동작 중 패리티 정보를 생성하는 엔진이 메모리 다이에 포함된 경우, 컨트롤러(130)는 제1 메모리 다이(D0)에 4개의 LSB 데이터(L0, L1, L2, L3)를 순차적으로 전달할 수 있다. 제1 메모리 다이(D0)는 채널을 통해 수신되는 4개 LSB 데이터(L0, L1, L2, L3)를 셀 영역에 순차적으로 프로그램한다. 마지막 LSB 데이터(L3)가 프로그램된 후, 제1 메모리 다이(D0)에 포함된 엔진(엔진0)은 4개 LSB 데이터(L0, L1, L2, L3)에 대한 패리티 연산(LSB Parity)을 위해, 앞서 저장된 3개의 LSB 데이터(L0, L1, L2)를 순차적으로 읽어 배타적 논리합(XOR) 연산을 수행할 수 있다. 4개의 LSB 데이터(L0, L1, L2, L3)에 대응하는 패리티 정보(P0)가 연산(LSB Parity)된 후, 패리티 정보(P0)도 셀 영역에 프로그램될 수 있다.
제1 메모리 다이(182) 및 제2 메모리 다이(184) 각각이 패리티 정보를 생성할 수 있는 엔진(엔진0, 엔진1)을 포함하고 있으므로, 채널을 통해 전달되는 LSB 데이터의 프로그램과 함께 패리티 정보(P0)의 생성 및 백업도 병렬로 수행될 수 있다. 패리티 정보(P0)를 채널을 통해 컨트롤러(130)와 제1 메모리 다이(182) 또는 제2 메모리 다이(184) 사이에 송수신할 필요가 없어지면서, 채널의 점유율을 낮출 수 있다. 또한, 도 13에서 설명한 바와 같이, 페이지 버퍼 및 캐시 버퍼의 구조를 사용하는 경우, 제1 메모리 다이(182) 내 패리티 정보를 생성하기 위한 별도의 래치를 추가하지 않아도 패리티 정보의 생성과 백업이 가능할 수 있다.
도 22는 본 발명의 실시예의 효과를 설명한다.
도 22를 참조하면, 본 발명의 여러 실시예에서 제시한 메모리 시스템(110)과 메모리 장치(150)가 가지는 효과를 이해할 수 있다. 메모리 장치(150) 내 비휘발성 메모리 셀에 멀티-스텝 프로그래밍 방식으로 멀티-비트 데이터를 프로그램하는 경우, 데이터의 안전성 혹은 신뢰성을 확보하기 위해 LSB 데이터를 백업할 필요가 있다. LSB 데이터를 그대로 백업하는 경우, LSB 백업을 위해 메모리 장치(150) 내 SLC 버퍼(혹은 SLC 블록)에서 할당해야 하는 공간의 크기가 커질 수 있다. 또한, SLC 버퍼에서 할당할 수 있는 공간이 충분하지 않은 경우, 메모리 장치(150)에서 멀티-비트 데이터를 프로그램하는 동작이 지연되어 데이터 입출력 성능이 악화될 수 있다.
한편, 본 발명의 여러 실시예에서 제시한 메모리 시스템(110)과 메모리 장치(150)는 데이터의 안전성 혹은 신뢰성을 확보하기 위해 LSB 데이터를 백업하는 경우, LSB 데이터에 대응하는 패리티 정보를 생성하여 백업하는 경우, LSB 데이터 백업 및 패리티 생성/백업을 수행하지 않는 경우로 구분하여 프로그램 동작을 수행할 수 있다 (예, 도 10 참조). 이와 같이 메모리 장치(150)에 프로그램되는 LSB 데이터를 포함하는 멀티-비트 데이터의 속성에 따라 백업 범위를 결정하는 방법을 통해, 프로그램 동작에 할당되는 메모리 장치(150) 내 SLC 버퍼(혹은 SLC 블록)의 공간을 줄일 수 있다. 메모리 시스템(110) 혹은 메모리 장치(150) 내 자원(resources)의 사용을 보다 효율적으로 할 수 있어, 데이터 입출력 성능을 개선시킬 수 있을 뿐만 아니라 내구성을 향상시킬 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (27)

  1. 복수의 멀티-비트 데이터를 저장하는 복수의 제1 비휘발성 메모리 셀을 포함하는 제1 메모리 그룹;
    적어도 하나의 싱글-비트 데이터를 저장하는 복수의 제2 비휘발성 메모리 셀을 포함하는 제2 메모리 그룹; 및
    외부 장치에서 입력된 데이터를 상기 복수의 멀티-비트 데이터로 구성한 후, 상기 복수의 멀티-비트 데이터 중 복수의 부분 데이터에 대한 논리 연산을 수행하여 패리티를 생성하고, 상기 복수의 부분 데이터를 상기 제1 메모리 그룹에 프로그램한 후 상기 패리티를 상기 제2 메모리 그룹에 프로그램하며, SPO가 발생한 후 상기 복수의 부분 데이터에 대한 검증 동작을 수행하고, 검증 결과에 따라 상기 패리티를 바탕으로 복원된 부분 데이터를 상기 제1 메모리 그룹에 프로그램하는 프로그램 동작 제어부
    를 포함하는, 메모리 장치.
  2. 제1항에 있어서,
    상기 프로그램 동작 제어부는
    상기 복수의 부분 데이터가 상기 제1 메모리 그룹에 프로그램되면, 상기 복수의 부분 데이터에 대한 프로그램 동작이 완료되었음을 알리는 완료 통지를 출력하는,
    메모리 장치.
  3. 제2항에 있어서,
    상기 프로그램 동작 제어부는
    상기 완료 통지를 출력한 후, 상기 패리티를 상기 제2 메모리 그룹에 프로그램하는,
    메모리 장치.
  4. 제2항에 있어서,
    상기 프로그램 동작 제어부는
    상기 복수의 멀티 비트 데이터에 대응하여 복수의 단계로 프로그램 동작을 수행하는 경우, 상기 복수의 부분 데이터는 상기 멀티 비트 데이터 중 LSB(Least Significant Bit) 데이터이고, 상기 논리 연산은 배타적 논리합(XOR) 연산을 포함하는,
    메모리 장치.
  5. 제2항에 있어서,
    상기 프로그램 동작 제어부는
    상기 복수의 멀티 비트 데이터에 대응하여 포기(foggy)-파인(fine) 프로그램 동작을 수행하는 경우, 상기 복수의 부분 데이터는 포기(foggy) 프로그램 전 이진 프로그램 동작을 수행한 결과인,
    메모리 장치.
  6. 제1항에 있어서,
    상기 프로그램 동작 제어부는
    전원이 다시 공급된 후 상기 검증 동작 중, 상기 복수의 부분 데이터에 대응하는 상기 제1 메모리 그룹에 프로그램된 값과 상기 제2 메모리 그룹에 프로그램된 값을 바탕으로 상기 복수의 부분 데이터 중 일부를 복원하는,
    메모리 장치.
  7. 제6항에 있어서,
    상기 복원된 부분 데이터로 상기 제1 메모리 그룹에 프로그램한 후, 상기 프로그램 동작 제어부는 검증 결과에 따라 상기 복수의 멀티-비트 데이터에 대한 프로그램 완료 여부를 판단하는,
    메모리 장치.
  8. 제1항에 있어서,
    상기 프로그램 동작 제어부는
    상기 패리티를 생성하기 전, 상기 복수의 멀티-비트 데이터의 속성에 대응하여 백업 범위를 결정하는,
    메모리 장치.
  9. 제8항에 있어서,
    상기 프로그램 동작 제어부는,
    상기 제1 메모리 그룹에 저장된 데이터에 에러가 발생하여 복구 동작을 수행하는 경우,
    상기 복수의 멀티-비트 데이터 중 상기 복수의 부분 데이터를 상기 제2 메모리 그룹에 백업하는,
    메모리 장치.
  10. 제1항에 있어서,
    상기 제1 메모리 그룹과 상기 제2 메모리 그룹은 서로 다른 메모리 블록(memory block)에 포함되지만,
    상기 제1 메모리 그룹과 상기 제2 메모리 그룹은 하나의 메모리 다이(Die)에 포함되는,
    메모리 장치.
  11. 제10항에 있어서,
    상기 프로그램 동작 제어부는 상기 메모리 다이에 포함되는,
    메모리 장치.
  12. 제1항에 있어서,
    상기 프로그램 동작 제어부는
    상기 제1 메모리 그룹과 상기 제2 메모리 그룹을 포함하는 메모리 다이(Die)와 채널을 통해 연결되는,
    메모리 장치.
  13. 제1항에 있어서,
    상기 복수의 부분 데이터를 임시 저장하는 캐시 버퍼; 및
    상기 제1 메모리 그룹 혹은 상기 제2 메모리 그룹에 연결되며, 상기 캐시 버퍼에서 전달된 상기 복수의 부분 데이터를 저장하는 복수의 페이지 버퍼
    를 더 포함하는, 메모리 장치.
  14. 제13항에 있어서,
    상기 프로그램 동작 제어부는
    상기 캐시 버퍼와 상기 복수의 페이지 버퍼 사이에 상기 패리티를 생성하기 위한 패리티 생성 엔진을 포함하는,
    메모리 장치.
  15. 복수의 멀티-비트 데이터를 저장하는 복수의 제1 비휘발성 메모리 셀을 포함하는 제1 메모리 그룹과 적어도 하나의 싱글-비트 데이터를 저장하는 복수의 제2 비휘발성 메모리 셀을 포함하는 제2 메모리 그룹을 포함하는 적어도 하나의 메모리 다이; 및
    외부 장치에서 입력된 데이터를 상기 복수의 멀티-비트 데이터로 구성한 후, 상기 복수의 멀티-비트 데이터 중 복수의 부분 데이터에 대해 배타적 논리합(XOR) 연산을 수행하여 패리티를 생성하고, 상기 복수의 부분 데이터를 상기 제1 메모리 그룹에 프로그램할 때 상기 패리티를 상기 제2 메모리 그룹에 프로그램하며, SPO가 발생한 후 상기 복수의 부분 데이터에 대한 검증 동작을 수행하고, 검증 결과에 따라 상기 패리티를 바탕으로 복원된 부분 데이터를 상기 제1 메모리 그룹에 프로그램하는 적어도 하나의 프로그램 동작 제어부
    를 포함하는, 메모리 시스템.
  16. 제15항에 있어서,
    상기 적어도 하나의 메모리 다이와 채널을 통해 연결되며, 외부 장치로부터 쓰기 데이터를 수신하고, 상기 쓰기 데이터를 상기 제1 메모리 그룹에 프로그램하기 위해 상기 복수의 멀티-비트 데이터를 구성하며, 상기 복수의 멀티-비트 데이터를 저장할 상기 제1 메모리 그룹 내 위치를 결정하는 컨트롤러
    를 더 포함하는, 메모리 시스템.
  17. 제16항에 있어서,
    상기 컨트롤러는
    상기 복수의 멀티-비트 데이터의 속성에 대응하여 백업 범위를 결정하는,
    메모리 시스템.
  18. 제17항에 있어서,
    상기 적어도 하나의 프로그램 동작 제어부는 상기 컨트롤러 내에 포함되는,
    메모리 시스템.
  19. 제18항에 있어서,
    상기 제1 메모리 그룹에 저장된 데이터에 에러가 발생하여 복구 동작을 수행하는 경우,
    상기 적어도 하나의 프로그램 동작 제어부는 상기 복수의 멀티-비트 데이터 중 상기 복수의 부분 데이터를 상기 제2 메모리 그룹에 백업하는,
    메모리 시스템.
  20. 제15항에 있어서,
    상기 프로그램 동작 제어부는 상기 메모리 다이에 포함되는,
    메모리 시스템.
  21. 제15항에 있어서,
    상기 프로그램 동작 제어부는
    상기 복수의 부분 데이터가 상기 제1 메모리 그룹에 프로그램되면, 상기 복수의 부분 데이터에 대한 프로그램 동작이 완료되었음을 알리는 완료 통지를 출력하는,
    메모리 시스템.
  22. 제21항에 있어서,
    상기 프로그램 동작 제어부는
    상기 완료 통지를 출력한 후, 상기 패리티를 상기 제2 메모리 그룹에 프로그램하는,
    메모리 시스템.
  23. 제21항에 있어서,
    상기 프로그램 동작 제어부는
    상기 복수의 멀티 비트 데이터에 대응하여 복수의 단계로 프로그램 동작을 수행하는 경우, 상기 복수의 부분 데이터는 상기 멀티 비트 데이터 중 LSB(Least Significant Bit) 데이터이고, 상기 논리 연산은 배타적 논리합(XOR) 연산을 포함하는,
    메모리 시스템.
  24. 제21항에 있어서,
    상기 복수의 멀티 비트 데이터에 대응하여 포기(foggy)-파인(fine) 프로그램 동작을 수행하는 경우, 상기 복수의 부분 데이터는 포기(foggy) 프로그램 전 이진 프로그램 동작을 수행한 결과인,
    메모리 시스템.
  25. 제15항에 있어서,
    상기 프로그램 동작 제어부는
    전원이 다시 공급된 후 상기 검증 동작 중, 상기 복수의 부분 데이터에 대응하는 상기 제1 메모리 그룹에 프로그램된 값과 상기 제2 메모리 그룹에 프로그램된 값을 바탕으로 상기 복수의 부분 데이터 중 일부를 복원하는,
    메모리 시스템.
  26. 제25항에 있어서,
    상기 복원된 부분 데이터로 상기 제1 메모리 그룹에 프로그램한 후, 검증 결과에 따라 상기 멀티-비트 데이터에 대한 프로그램 완료 여부를 판단하는,
    메모리 시스템.
  27. 제15항에 있어서,
    상기 제1 메모리 그룹과 상기 제2 메모리 그룹은 서로 다른 메모리 블록(memory block)에 포함되지만,
    상기 제1 메모리 그룹과 상기 제2 메모리 그룹은 하나의 메모리 다이(Die)에 포함되는,
    메모리 시스템.
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