KR20210042192A - 반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법 - Google Patents

반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 전자 장치는, 공정 정보를 저장하고, 상기 공정 정보를 외부로 출력하는 반도체 메모리 장치, 그리고 상기 반도체 메모리 장치로부터 상기 공정 정보를 읽어내고, 상기 공정 정보에 따라 복수의 동작 모드들 중 어느 하나를 선택하여 상기 반도체 메모리 장치의 동작 모드를 설정하는 호스트를 포함하되, 상기 복수의 동작 모드들은 상기 반도체 메모리 장치의 소모 전력 또는 상기 반도체 메모리 장치의 응답 특성을 정의한다.
상술한 기능을 갖는 전자 장치에 의해서 새로운 공정에 따라 높아진 성능을 반영하여 레이턴시를 조정할 수 있어, 메모리 장치의 성능을 극대화시킬 수 있다.

Description

반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법{SEMICONDUCTOR MEMORY DEVICE, ELECTRONIC DEVICE AND METHOD FOR SETTING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 공정 정보를 이용하여 레이턴시를 조정할 수 있는 반도체 메모리 장치, 전자 장치, 및 그것의 설정 방법에 관한 것이다.
스마트 폰, 테블릿 PC, 디지털 카메라, MP3 플레이어, PDA 그리고 웨어러블 기기 등과 같은 모바일 장치의 이용이 폭발적으로 증가하고 있다. 이들 모바일 장치의 핵심 구동 프로세서로서 소위 응용 프로세서(Application Processor: 이하, AP)가 사용되고 있다. 더불어, 다양한 기능 블록들(Intellectual Property: 이하, IP)을 포함하는 응용 프로세서(AP)의 메인 메모리 또는 워킹 메모리(Working memory)로 디램과 같은 휘발성 메모리 장치가 사용된다. 고성능 및 고용량의 메모리 요구에 따라, 워킹 메모리의 동작 주파수와 저장 용량은 급격히 증가하는 추세이다.
일반적으로 응용 프로세서의 동작 속도는 워킹 메모리의 응답 속도보다 상대적으로 높다. 그리고 다양한 동작 환경에서 요구되는 워킹 메모리에 요구되는 대역폭(Band width)은 다를 수 있다. 따라서, 워킹 메모리의 주파수를 가변하는 방식으로 시나리오에 최적화된 대역폭을 확보할 수 있다. 하지만, 일부 동작 파라미터는 주파수의 변화에도 신뢰성의 한계로 인하여 조정되지 않을 수 있다. 디램과 같은 워킹 메모리에서는 새로운 공정의 개발과 적용에 따라 응용 프로세서에 대한 추가적인 성능을 높일 소지가 있다.
본 발명의 목적은 메모리 장치의 적용 공정에 따라 레이턴시를 조정할 수 있는 반도체 메모리 장치 및 그것을 포함하는 전자 장치 및 그것의 설정 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 전자 장치는, 공정 정보를 저장하고, 상기 공정 정보를 외부로 출력하는 반도체 메모리 장치, 그리고 상기 반도체 메모리 장치로부터 상기 공정 정보를 읽어내고, 상기 공정 정보에 따라 복수의 동작 모드들 중 어느 하나를 선택하여 상기 반도체 메모리 장치의 동작 모드를 설정하는 호스트를 포함하되, 상기 복수의 동작 모드들은 상기 반도체 메모리 장치의 소모 전력 또는 상기 반도체 메모리 장치의 응답 특성을 정의한다.
본 발명의 실시 예에 따른 반도체 메모리 장치를 설정하는 방법은, 상기 반도체 메모리 장치로부터 공정 정보를 읽어내는 단계, 상기 공정 정보가 향상된 공정인지 또는 레거시 공정인지 판단하는 단계, 상기 판단 결과에 따라 상기 반도체 메모리 장치의 동작 전압 또는 상기 반도체 메모리 장치의 읽기 명령어에 응답하여 데이터가 출력되는 레이턴시를 결정하는 단계, 상기 결정된 레이턴시 또는 상기 동작 전압에 따라 상기 반도체 메모리 장치가 동작하도록 상기 반도체 메모리 장치의 모드 레지스터 셋(MRS)을 설정하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 데이터를 저장하는 복수의 디램 셀들을 포함하는 셀 어레이, 상기 셀 어레이에 데이터를 기입하거나 상기 셀 어레이에 저장된 데이터를 센싱하여 출력하는 주변 회로, 그리고 상기 주변 회로에 대한 공정 정보를 외부로 출력하고, 모드 레지스터 쓰기 요청에 응답하여, 데이터의 출력 레이턴시와 상기 주변 회로의 동작 전압의 레벨을 설정하는 모드 레지스터 셋(Mode Register Set) 회로를 포함한다.
상술한 본 발명의 실시 예에 따르면, 새로운 공정에 따라 높아진 성능을 반영하여 레이턴시를 조정할 수 있어, 메모리 장치의 성능을 극대화시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 시스템-온-칩의 구조를 예시적으로 보여주는 블록도이다.
도 3은 도 1의 메모리 장치의 구성을 예시적으로 보여주는 블록도이다.
도 4a 내지 도 4d는 도 1의 모드 셋의 예를 보여주는 테이블들이다.
도 5는 도 1의 장치 정보를 예시적으로 보여주는 테이블이다.
도 6은 본 발명의 실시 예에 따른 공정 정보(PI)를 사용하는 전자 장치의 동작을 예시적으로 보여주는 도면이다.
도 7은 도 6의 동작에서 시스템-온-칩의 동작을 구체적으로 보여주는 순서도이다.
도 8은 도 7의 S160 단계를 좀더 구체적으로 보여주는 순서도이다.
도 9는 도 8에서 설명된 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)의 트레이닝을 예시적으로 보여주는 도면이다.
도 10은 도 8에서 설명된 데이터 신호(DQ)의 레벨 트레이닝을 간략히 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 컴퓨터 시스템을 보여주는 블록도이다.
도 12는 도 11의 메모리 모듈의 예시적인 구성을 보여주는 블록도이다.
도 13은 도 11의 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 14는 본 발명의 다른 실시 예에 따른 전자 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 본 발명의 특징 및 기능을 설명하기 위한 메인 메모리 또는 워킹 메모리로서의 디램(DRAM)이 기술될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 워킹 메모리 장치로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 본 발명의 기술적 특징이 적용될 수 있을 것이다. 여기서, 메모리 장치는 전자 장치에서 처리되는 명령어 또는 데이터를 저장하는 메모리일 수 있다. 더불어, 본 발명에서 사용되는 용어 '트레이닝(Training)'은 최적의 신뢰성을 제공하기 위한 메모리 채널의 레이턴시 또는 신호 레벨을 탐색하는 동작을 의미한다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 전자 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 전자 장치(1000)는 시스템-온-칩(1100)과 메모리 장치(1200)를 포함한다. 시스템-온-칩(1100)과 메모리 장치(1200) 사이에는 신호 및 데이터 교환을 위한 적어도 하나의 채널이 제공된다.
시스템-온-칩(1100)은 사용자의 요청에 따라 다양한 애플리케이션(Application)을 실행할 수 있다. 시스템-온-칩(1100)은 애플리케이션을 수행하기 위해, 메모리 장치(1200)에 애플리케이션을 로드(Load)하고 실행한다. 시스템-온-칩(1100)은 운영 체제(OS)를 구동할 수 있고, 운영 체제(OS) 상에서 다양한 애플리케이션들을 실행할 수 있다. 이러한 동작을 위해 시스템-온-칩(1100)은 메모리 장치(1200)에 데이터를 쓰거나 또는 메모리 장치(1200)에 저장된 데이터를 읽을 수 있다.
시스템-온-칩(1100)은 메모리 장치(1200)를 제어하기 위한 메모리 컨트롤러(미도시)를 포함할 수 있다. 시스템-온-칩(1100)은 메모리 장치(1200)으로부터 제공되는 공정 정보(Process Information: 이하, PI)를 참조하여 메모리 장치(1200)의 레이턴시와 같은 성능을 제어하기 위한 파라미터 정보인 모드 셋(1172)을 포함한다. 시스템-온-칩(1100)은 공정 정보(PI)를 통해서 메모리 장치(1200)가 향상된 공정(Enhanced Process)을 적용한 반도체 장치인지를 확인할 수 있다. 예를 들면, 메모리 장치(1200)는 고성능의 논리 소자들을 형성하기 위하여 사용되는 HKMG(High-K Metal Gate) 공정이나, FinFET(Fin Field Effect Transistor) 공정을 적용하여 생산할 수 있을 것이다. 이 경우, 메모리 장치(1200)의 속도나 전력 특성은 레거시 공정(Legacy Process)에 따라 생산한 메모리 장치보다 전압 레벨, 클록 주파수 또는 레이턴시 설정을 통해서 현저하게 향상시킬 수 있다.
시스템-온-칩(1100)은 공정 정보(PI)를 통해서 메모리 장치(1200)가 향상된 공정(Enhanced Process)이 적용된 반도체 장치인지를 확인할 수 있다. 만일, 공정 정보(PI)를 통해서 메모리 장치(1200)에 적용된 공정이 검출되면, 시스템-온-칩(1100)은 미리 결정된 다양한 성능 파라미터 셋에 대응하는 모드 셋(1172)에서 사용자가 선택한 어느 하나의 모드 셋(1172)에 대응하는 파라미터로 메모리 장치(1200)를 설정할 수 있다. 이후, 시스템-온-칩(1100)과 메모리 장치(1200)의 통신은 설정된 동작 파라미터에 따라 이루어질 것이다. 시스템-온-칩(1100)은 부팅이나 특정 상황에서 메모리 장치(1200)로부터 공정 정보(PI)를 요청하여 수신할 수 있다. 시스템-온-칩(1100)은 설정된 동작 파라미터에 의거하여 메모리 장치(1200)를 제어하여 사용자가 요구하는 성능을 제공할 수 있다.
메모리 장치(1200)는 전자 장치(1000)의 메인 메모리(Main memory) 또는 워킹 메모리(Working memory)로서 제공될 수 있다. 메모리 장치(1200)에는 전자 장치(1000)의 부팅시에 운영 체제(OS)나 응용 프로그램들이 로드될 것이다. 예를 들면, 시스템-온-칩(1100)의 부팅시에 스토리지 장치(미도시)에 저장된 운영 체제(OS) 이미지가 부팅 시퀀스에 의거하여 메모리 장치(1200)에 로드(Load)된다. 운영 체제에 의해서 시스템-온-칩(1100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 메모리 장치(1200)에 로드(Load)될 수 있다. 메모리 장치(1200)는 이뿐 아니라, 카메라와 같은 이미지 센서로부터 제공되는 영상 데이터를 저장하는 버퍼 메모리로 사용될 수도 있을 것이다.
메모리 장치(1200)에는 전자 장치(1000)의 구동시에 운영 체제(OS), 구동중인 응용 프로그램(Application Program), 업데이트되는 데이터 등이 저장된다. 메모리 장치(1200)는 내부에 공정 정보(PI, 1285)를 저장한다. 예를 들면, 공정 정보(1285)는 메모리 장치(1200)의 생산에 적용된 공정 기술에 대한 정보일 수 있다. 또는, 공정 정보(1285)는 메모리 장치(1200)에 적용된 공정이 향상된 공정(Enhanced process)인지 또는 종래의 공정(Legacy process)인지를 지시하는 플래그(Flag) 신호 형태로 제공될 수도 있다.
시스템-온-칩(1100)은 메모리 장치(1200)에 명령어(CMD), 어드레스(ADD), 데이트 스트로브 신호(DQS), 데이터 신호(DQ)를 제공할 수 있다. 더불어, 메모리 장치(1200)는 공정 정보(1285)를 데이터 채널을 통해서 또는 별도로 구비된 전용의 핀을 통해서 시스템-온-칩(1100)에 출력할 수 있을 것이다.
이상에서는 본 발명의 전자 장치(1000)는 메모리 장치(1200)의 공정 정보(PI, 1285)를 수신하여 메모리 장치(1200)의 소모 전력이나 레이턴시와 같은 성능을 조정하기 위한 파라미터를 설정할 수 있다. 여기서, 레이턴시는 메모리 장치(1200)에 읽기 명령어가 제공된 이후에 데이터가 출력될 때까지의 시간 간격(tAA)을 의미한다. 따라서, 새로운 공정 기술이 적용된 메모리 장치(1200)일 경우, 전자 장치(1000)의 성능을 높이거나 소모 전력을 줄이기 위한 다양한 옵션의 적용이 가능할 수 있다. 더불어, 새로운 공정 기술이 적용된 메모리 장치(1200)의 레이턴시를 다양한 레벨로 줄일 수 있다.
도 2는 본 발명의 시스템-온-칩의 구조를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 시스템-온-칩(1100)은 스토리지 장치(1180) 및 메모리 장치(1200) 에 연결될 수 있다. 도시되지는 않았지만, 시스템-온-칩(1100)은 액정 표시 장치나 터치 패널과 같은 장치에도 연결될 수 있을 것이다.
시스템-온-칩(1100)은 CPU(1110), 메모리 컨트롤러(1120), GPU(1130), 사용자 인터페이스 컨트롤러(1140), 스토리지 인터페이스(1150), 에스램(1160), 그리고 시스템 인터커넥터(1170)를 포함할 수 있다. 시스템-온-칩(1100)의 구성 요소들은 도시된 구성들에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 시스템-온-칩(1100)은 영상 데이터를 처리하기 위한 하드웨어 코덱, 보안 블록 등을 더 포함할 수 있다.
CPU(1110)는 시스템-온-칩(1100)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행한다. CPU(1110)는 메모리 장치(1200)에 로드되는 운영 체제(OS)를 실행할 것이다. CPU(1110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램(Application program)들을 실행할 것이다. 특히, CPU(1110)는 부팅시에 에스램(1160) 또는 메모리 장치(1200)에 로드되는 부트 코드(Boot code)나 트레이닝 코드(Training code)를 패치하여 실행할 것이다. CPU(1110)는 동종 멀티-코어 프로세서(Homogeneous Multi-Core Processor) 또는 이종 멀티-코어 프로세서(Heterogeneous Multi-Core Processor)로 제공될 수 있다.
메모리 컨트롤러(1120)는 메모리 장치(1200)와 시스템-온-칩(1100) 사이에서 인터페이싱을 제공한다. 메모리 컨트롤러(1120)는 CPU(1110)나 다른 기능 블록(IP)의 요청에 따라 메모리 장치(1200)를 액세스할 것이다. 예를 들면, 메모리 컨트롤러(1120)는 CPU(1110)의 쓰기 요청에 따라 데이터를 메모리 장치(1200)에 기입할 수 있다. 또는, 메모리 컨트롤러(1120)는 메모리 장치(1200)로부터 데이터를 읽어내어 CPU(100)나 스토리지 인터페이스(1150)에 전달할 수 있다. 메모리 컨트롤러(1120)는 트레이닝을 위해, 메모리 장치(1200)에 대한 랭크 인터리빙(Rank Interleaving)을 해제할 수도 있다. 특히, 본 발명의 메모리 컨트롤러(1120)는 모드 셋(1172)에서 선택된 모드에 대응하는 파라미터로 메모리 장치(1200)를 설정할 수 있다.
GPU(1130)는 CPU(1110)의 요청에 따라 다양한 그래픽 연산을 수행한다. 즉, GPU(1130)는 처리 요청된 데이터를 디스플레이(미도시)에 적합한 데이터로 변환할 수 있다. GPU(1130)는 유사한 연산을 반복해서 처리하는 병렬 처리에 유리한 연산 구조를 가진다. 따라서, GPU(1130)는 그래픽 연산뿐만 아니라 고속의 병렬 처리를 요구하는 다양한 연산에 사용될 수 있는 구조로 개발되고 있다. 경우에 따라서 GPU(1130)가 포함되지 않는 시스템-온-칩(1100)으로 구현될 수도 있을 것이다.
사용자 인터페이스 컨트롤러(1140)는 사용자 인터페이스 장치들(예를 들면, 키보드나 터치 패널, 또는 디스플레이)로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 사용자 인터페이스 컨트롤러(1140)는 CPU(1110)의 제어에 따라 디스플레이(미도시)에 데이터를 입력하기 위한 키보드 화면 등을 표시할 수 있다. 또는, 사용자 인터페이스 컨트롤러(1140)는 사용자가 요청한 데이터를 표시하도록 디스플레이를 제어할 수 있다. 사용자 인터페이스 컨트롤러(1140)는 키보드, 마우스, 터치 패널과 같은 사용자 입력 수단으로부터의 제공되는 데이터를 사용자 입력 데이터로 디코딩할 수 있다.
스토리지 인터페이스(1150)는 CPU(1110)의 요청에 따라 스토리지 장치(1180)를 제어한다. 즉, 스토리지 인터페이스(1150)는 시스템-온-칩(1100)과 스토리지 장치(1180) 사이의 인터페이스를 제공한다. 예를 들면, CPU(1110)에 의해서 처리된 데이터가 스토리지 인터페이스(1150)를 통해 스토리지 장치(1180)에 저장된다. 더불어, 스토리지 장치(1180)에 저장된 데이터는 스토리지 인터페이스(1150)를 통해 CPU(1110)에 제공될 수 있다. 본 발명의 사용자에 의해서 선택된 모드 셋(1172)에 대응하는 파라미터들은 스토리지 인터페이스(1150)를 경유하여 스토리지 장치(1180)에 저장될 수 있다.
에스램(1160)은 CPU(1110)의 워킹 메모리로 제공될 수 있다. 예를 들면, 에스램(1160)에는 부팅을 수행하기 위한 부트 로더(Boot loader)나 코드들이 로드될 수 있다.
시스템 인터커넥터(1170)는 시스템-온-칩(1100)의 내부에서 온칩 네트워크를 제공하기 위한 시스템 버스(System Bus)이다. 시스템 인터커넥터(1170)는 예를 들면, 데이터 버스(Data bus), 어드레스 버스(Address bus) 및 컨트롤 버스(Control bus)를 포함할 것이다. 데이터 버스(Data bus)는 데이터가 이동하는 경로이다. 데이터 버스(Data bus)는 주로, 메모리 장치(1200)이나 스토리지 장치(1180)로의 메모리 접근 경로를 제공할 것이다. 어드레스 버스(Address bus)는 기능 블록들(IPs) 간의 어드레스 교환 경로를 제공한다. 컨트롤 버스(Control bus)는 기능 블록들(IPs) 간의 제어 신호를 전달하는 경로를 제공한다. 하지만, 시스템 인터커넥터(1170)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
스토리지 장치(1180)는 시스템-온-칩(1100)의 저장 매체(Storage Medium)로서 제공된다. 스토리지 장치(1180)는 응용 프로그램들, 운영 체제 이미지(OS Image, 1184) 및 각종 데이터를 저장할 수 있다. 특히, 스토리지 장치(1180)에는 메모리 장치(1200)의 성능이나 특성을 조정하기 위한 모드 셋(1182)이 저장될 수 있다. 더불어, 스토리지 장치(1180)의 특정 영역에는 메모리 장치(1200)를 트레이닝하기 위한 트레이닝 코드(TC)가 저장될 수 있다. 스토리지 장치(1180)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)로 제공될 수도 있다. 또는, 스토리지 장치(1180)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수도 있다. 본 발명의 다른 실시 예에서는 스토리지 장치(1180)는 시스템-온-칩(1100)의 내부에 구비되는 내장 메모리일 수 있다.
이상의 설명에 따르면, 시스템-온-칩(1100)은 메모리 장치(1200)로부터 제공되는 공정 정보(PI)를 참조하여 메모리 장치(1200)의 레이턴시, 동작 전압, 속도와 같은 파라미터를 조정할 수 있다.
도 3은 도 1의 메모리 장치의 구성을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 장치(1200)는 셀 어레이(1210), 행 디코더(1220), 어드레스 버퍼(1230), 열 디코더(1240), 센스 앰프(1250), DQ 버퍼(1260), 명령어 디코더(1270), 그리고 모드 레지스터 셋(1280)을 포함할 수 있다.
셀 어레이(1210)에는 복수의 메모리 셀들(MCs)이 각각 워드 라인들과 비트 라인들에 연결되어 행 방향과 열 방향으로 배열된다. 각각의 메모리 셀들은 셀 커패시터(Cell Capacitor)와 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 액세스 트랜지스터의 게이트는 행 방향으로 배열된 워드 라인들 중 어느 하나에 연결된다. 액세스 트랜지스터의 일단은 열 방향으로 배열되어 있는 비트 라인(BL) 혹은 상보 비트 라인(BLB)에 연결된다. 액세스 트랜지스터의 타단은 셀 커패시터에 연결될 수 있다.
행 디코더(1220)는 입력되는 어드레스(ADD)에 응답하여 액세스될 메모리 셀의 워드 라인을 선택한다. 행 디코더(1220)는 입력되는 어드레스(ADD)를 디코딩하여 해당 워드 라인을 인에이블(Enable)한다. 또한, 행 디코더(1220)는 셀프 리프레쉬 동작 모드에서는 어드레스 카운터(미도시됨)로부터 발생되는 행 어드레스를 디코딩하여 해당 워드 라인을 인에이블(Enable)할 수 있다. 열 디코더(1240)는 데이터가 입력 혹은 출력될 메모리 셀의 비트 라인을 선택한다.
어드레스 버퍼(1230)는 외부에서 입력되는 어드레스(ADD)를 일시 저장한다. 어드레스 버퍼(1230)는 저장된 어드레스(ADD)를 행 디코더(1220) 또는 열 디코더(1240)에 공급한다. 어드레스 버퍼(1230)에 의해서 외부 시그널링 방식의 어드레스(ADD)가 메모리 장치(1200)의 내부의 시그널링 방식으로 변환될 수 있다.
센스 앰프(1250)는 선택된 비트 라인으로 메모리 셀에 데이터를 기입할 수 있다. 센스 앰프(1250)는 선택된 메모리 셀에 저장된 데이터를 센싱하여 DQ 버퍼(1260)로 제공할 수 있다. 또한, 센스 앰프(1250)는 입력되는 데이터를 선택된 메모리 셀에 저장하기 위한 구성들을 더 포함할 수 있다. 또는, 센스 앰프(1250)는 셀프 리프레쉬 모드에서 메모리 셀에 저장된 데이터를 재기입할 수 있다.
DQ 버퍼(1260)는 외부로부터 입력되는 기입 데이터를 일시 저장하여 센스 앰프(1250)에 전달한다. DQ 버퍼(1260)는 센스 앰프(1250)로부터 전달되는 센싱된 데이터를 외부로 출력한다. DQ 버퍼(1260)는 데이터를 센스 앰프(1250)에 전달할 수 있고, 센스 앰프(1250)에서 센싱된 데이터를 외부로 출력할 수 있다.
명령어 디코더(1270)는 외부로부터 인가되는 신호들(/CS, /RAC, /CAS, /WE)을 참조하여 입력되는 명령어를 판단한다. 명령어 디코더(1270)는 외부로부터 제공되는 명령어에 응답하여 데이터를 셀 어레이(1210)에 기입하거나 독출할 수 있다. 또한, 명령어 디코더(1270)는 외부에서 제공되는 명령어와 어드레스에 따라 모드 레지스터 셋(1280)에 데이터를 기입할 수 있다. 오토 리프레쉬 동작(Auto Refresh Operation)은 제어 신호들(/CS, /RAS, /CAS, /WE)의 조합을 통해서 입력될 것이다.
모드 레지스터 셋(1280)은 메모리 장치(1200)의 동작 모드를 지정하기 위한 MRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다. 본 발명의 모드 레지스터 셋(1280)에는 메모리 장치(1200)의 공정 정보(PI, 1285)를 저장하고 모드 레지스터 읽기(MRR) 요청에 응답하여 외부로 출력할 수 있다. 다른 실시 예에서, 공정 정보(PI, 1285)는 별도로 프로그램 가능한 소자에 프로그램되고, 외부의 요청에 따라 플래그(Flag) 신호의 형태로 출력될 수도 있을 것이다. 이 경우, 플래그(Flag) 신호 형태의 공정 정보(PI)를 출력하기 위한 별도의 핀이 메모리 장치(1200)에 형성될 수도 있을 것이다.
이상에서는 디램(DRAM)으로 구성되는 본 발명의 메모리 장치(1200)가 간략히 설명되었다. 하지만, 본 발명의 메모리 장치(1200)에 적용되는 기술은 디램(DRAM)뿐만 아니라 다양한 메모리 또는 스토리지 장치에 적용될 수도 있다.
도 4a 내지 도 4d는 도 1의 모드 셋의 예를 보여주는 테이블들이다. 도 4a를 참조하면, 모드 셋(Mode set)은 속도 또는 소모 전력에 따라 복수의 모드들로 구분될 수 있다.
동작 코드(000)에 대응하는 제 1 모드(Mode1)는 정상 모드(Normal mode)에 대응한다. 즉, 제 1 모드(Mode1)에 대응하는 클록 주파수(Clock frequency)나 구동 전압(VDD) 등의 파라미터 설정에 따르면, 메모리 장치(1200)는 최대 6400 Mbps의 속도로 동작할 수 있다. 즉, 메모리 장치(1200)의 읽기 명령어가 제공된 이후에 데이터가 출력될 때까지는 L 시간 이하의 레이턴시(L= 22ns)일 수 있다.
동작 코드(001)에 대응하는 제 2 모드(Mode2)는 고속 모드(High speed mode)에 대응한다. 제 2 모드(Mode2)에서 메모리 장치(1200)에 제공되는 전압은 정상 모드에서 제공되는 레벨과 동일(VDD)하다. 하지만, 제 2 모드(Mode2)에 대응하는 클록 주파수(Clock frequency) 또는 파라미터 설정에 따르면, 메모리 장치(1200)는 최대 7200 Mbps의 속도로 동작할 수 있다.
동작 코드(010)에 대응하는 제 3 모드(Mode3)는 부스트 모드(Boost mode)에 대응한다. 제 3 모드(Mode3)에서 메모리 장치(1200)에 제공되는 전압은 정상 모드에서 제공되는 레벨과 동일(VDD)하다. 하지만, 제 3 모드(Mode3)에 대응하는 클록 주파수(Clock frequency) 또는 파라미터 설정에 따르면, 메모리 장치(1200)는 최대 8500 Mbps의 속도로 동작할 수 있다.
동작 코드(011)에 대응하는 제 4 모드(Mode4)는 저전력 모드(Low power mode)에 대응한다. 제 4 모드(Mode4)에서 메모리 장치(1200)에 제공되는 구동 전압은 정상 모드에서 제공되는 전압보다 낮은 전압(0.8xVDD)이 제공된다. 제 4 모드(Mode4)에 대응하는 클록 주파수(Clock frequency) 또는 파라미터 설정에 따르면, 메모리 장치(1200)는 최대 3200 Mbps의 속도로 동작할 수 있다.
동작 코드(100)에 대응하는 제 5 모드(Mode5)는 초저전력 모드(Extreme Low power mode)에 대응한다. 제 5 모드(Mode5)에서 메모리 장치(1200)에 제공되는 구동 전압은 저전력 모드에서 제공되는 전압보다 낮은 전압(0.6xVDD)이 제공된다. 제 5 모드(Mode5)에 대응하는 클록 주파수(Clock frequency) 또는 파라미터 설정에 따르면, 메모리 장치(1200)는 최대 1600 Mbps의 속도로 동작할 수 있다.
이상에서는 본 발명의 모드 셋이 예시적으로 설명되었다. 시스템-온-칩(1100)은 메모리 장치(1200)의 공정 정보(PI)가 향상된 공정에 대응하는 경우, 성능 또는 전력 효율을 높일 수 있는 모드를 선택하여 메모리 장치(1200)를 설정할 수 있다.
도 4b는 모드 셋(Mode set)의 다른 실시 예를 예시적으로 보여주는 테이블이다. 도 4b를 참조하면, 이 모드 셋(Mode set)에서 각각의 모드들의 구동 전압의 레벨은 동일하다. 하지만, 이 모드 셋에서는 동일한 구동 전압 조건에서도 복수의 동작 속도 모드들로 구분될 수 있다.
동작 코드(000)에 대응하는 제 1 모드(Mode1)는 정상 모드(Normal mode)에 대응한다. 제 1 모드(Mode1)에서 메모리 장치(1200)는 최대 6400 Mbps의 속도로 동작할 수 있다. 반면, 동작 코드(001)에 대응하는 제 2 모드(Mode2)는 제 1 고속 모드(HS1)에 대응한다. 제 2 모드(Mode2)에서의 파라미터 조건에 따르면, 메모리 장치(1200)는 최대 7200 Mbps의 속도로 동작할 수 있다. 동작 코드(010)에 대응하는 제 3 모드(Mode3)는 제 2 고속 모드(HS2)에 대응한다. 제 3 모드(Mode3)에서 메모리 장치(1200)는 최대 8000 Mbps의 속도로 동작할 수 있다. 동작 코드(011)에 대응하는 제 4 모드(Mode4)는 제 3 고속 모드(HS3)에 대응한다. 제 4 모드(Mode4)에서 메모리 장치(1200)는 최대 8500 Mbps의 속도로 동작할 수 있다. 동작 코드(100)에 대응하는 제 5 모드(Mode5)는 제 4 고속 모드(HS4)에 대응한다. 제 5 모드(Mode5)에서 메모리 장치(1200)는 최대 9000 Mbps의 속도로 동작할 수 있다.
도 4c는 모드 셋(Mode set)의 또 다른 실시 예를 예시적으로 보여주는 테이블이다. 도 4c를 참조하면, 이 모드 셋(Mode set)에서는 각각의 모드들의 구동 전압의 레벨은 정상 모드에서의 전압 레벨보다 낮은 레벨(0.6xVDD)로 고정된다. 하지만, 속도 증가에 따른 레이턴시가 가변될 수 있다.
동작 코드(000)에 대응하는 제 1 모드(Mode1)는 제 1 저전력 고속 모드(LPHS1)에 대응한다. 제 1 모드(Mode1)에서 메모리 장치(1200)는 최대 5400 Mbps의 속도로 동작할 수 있다. 반면, 동작 코드(001)에 대응하는 제 2 모드(Mode2)는 제 2 저전력 고속 모드(LPHS2)에 대응한다. 제 2 모드(Mode2)에서의 전압 레벨(0.6xVDD) 조건은 변하지 않지만, 레이턴시(0.8xL)가 감소하며, 메모리 장치(1200)는 최대 6200 Mbps의 속도로 동작할 수 있다.
동작 코드(010)에 대응하는 제 3 모드(Mode3)는 제 3 저전력 고속 모드(LPHS3)에 대응한다. 제 3 모드(Mode3)에서의 전압 레벨(0.6xVDD) 조건은 변하지 않지만, 레이턴시(0.6xL)가 제 2 모드(Mode2)에 비해 감소하며, 메모리 장치(1200)는 최대 7000 Mbps의 속도로 동작할 수 있다. 동작 코드(011)에 대응하는 제 4 모드(Mode4)는 제 4 저전력 고속 모드(LPHS4)에 대응한다. 제 4 모드(Mode4)에서의 전압 레벨(0.6xVDD) 조건에서 레이턴시(0.5xL)가 제 3 모드(Mode3)에 비해 감소하며, 메모리 장치(1200)는 최대 7500 Mbps의 속도로 동작할 수 있다. 동작 코드(100)에 대응하는 제 5 모드(Mode5)는 제 4 저전력 고속 모드(LPHS4)에 대응한다. 제 5 모드(Mode5)에서 메모리 장치(1200)는 최대 8000 Mbps의 속도로 동작할 수 있다.
도 4d는 모드 셋(Mode set)의 또 다른 실시 예를 예시적으로 보여주는 테이블이다. 도 4d를 참조하면, 이 모드 셋(Mode set)은 성능의 동일하지만 소모 전력의 크기에 따른 복수의 모드들을 포함할 수 있다.
동작 코드(000)에 대응하는 제 1 모드(Mode1)는 정상 모드(Normal mode)에 대응한다. 제 1 모드(Mode1)에서 메모리 장치(1200)는 최대 6400 Mbps의 속도로 동작할 수 있다. 동작 코드(001)에 대응하는 제 2 모드(Mode2)는 제 1 저전력 모드(LP1)에 대응한다. 제 2 모드(Mode2)에서 레이턴시는 (1xL)로 제 1 모드(Mode1)에서와 동일하지만, 전압 레벨이 (0.9xVDD)로 설정된다. 따라서, 제 2 모드(Mode2)에서는 제 1 모드(Mode1)에 비하여 레이턴시의 감소없이 소모 전력이 감소할 수 있다. 제 2 모드(Mode2)에서 메모리 장치(1200)는 최대 6000 Mbps의 속도로 동작할 수 있다. 동작 코드(010)에 대응하는 제 3 모드(Mode3)는 제 2 저전력 모드(LP2)에 대응한다. 제 3 모드(Mode3)에서 전압 레벨이 (0.8xVDD)로 설정되며, 메모리 장치(1200)는 최대 5500 Mbps의 속도로 동작할 수 있다. 동작 코드(011)에 대응하는 제 4 모드(Mode4)는 제 3 저전력 모드(LP3)에 대응한다. 제 4 모드(Mode4)에서 전압 레벨이 (0.7xVDD)로 설정되며, 메모리 장치(1200)는 최대 5000 Mbps의 속도로 동작할 수 있다.
도 5는 도 1의 공정 정보(PI)를 예시적으로 보여주는 테이블이다. 도 5를 참조하면, 공정 정보(PI)는 메모리 장치(1200)에 적용되는 공정(Process)에 대한 정보를 포함할 수 있다.
메모리 장치(1200)는 시스템-온-칩(1100)의 요청에 따라 공정 정보(PI)를 출력할 수 있다. 메모리 장치(1200)는 데이터 입출력 핀을 통해서 시스템-온-칩(1100)과 미리 설정된 규약에 따라 공정 정보(PI)를 출력할 수 있다. 또는 메모리 장치(1200)는 공정 정보(PI)의 출력을 위해 별도로 구비된 핀을 통해서 공정 정보(PI)를 출력할 수도 있을 것이다.
공정 정보(PI)는 메모리 장치(1200)의 생산에서 향상된 공정(Enhanced process)의 적용 여부를 지시하는 정보일 수 있다. 예를 들면, 공정 정보(PI)의 논리값이 '0'인 경우에는 메모리 장치(1200)의 제작 공정이 레거시 공정(Legacy Process)에 대응하는 경우를 의미한다. 반면, 공정 정보(PI)의 논리값이 '1'인 경우에는 메모리 장치(1200)의 제작 공정이 더 높은 성능을 보장하는 향상된 공정(Enhanced Process)을 적용한 경우를 의미한다.
여기서, 향상된 공정(Enhanced process)은 고성능의 논리 소자들을 형성하기 위하여 사용되는 HKMG(High-K Metal Gate) 공정이나, FinFET(Fin Field Effect Transistor) 공정을 의미할 수 있다. 따라서, 공정 정보(PI)의 논리값이 '1'인 메모리 장치(1200)에 포함되는 논리 회로들은 HKMG(High-K Metal Gate) 또는 FinFET(Fin Field Effect Transistor) 공정에 의해서 형성된 것일 수 있다. 공정 정보(PI)의 논리값이 '1'인 메모리 장치(1200)에서, 셀 어레이(1210)를 제외한 주변 회로들(1220~1280)은 상술한 향상된 공정(Enhanced process)에 의해서 형성될 수 있다.
도 6은 본 발명의 실시 예에 따른 공정 정보(PI)를 사용하는 전자 장치의 동작을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 전자 장치(1000)의 부팅 단계에서 메모리 장치(1200)는 공정 정보(PI)를 시스템-온-칩(1100)으로 제공할 수 있다.
S10 단계에서, 전자 장치(1000) 또는 시스템-온-칩(1100)으로의 전원 공급(Power-on)에 의해서 부팅 절차가 시작된다. 또는, 이전의 동작 중 발생한 시스템 에러에 의해서 전자 장치(1000) 또는 시스템-온-칩(1100)이 자동적으로 재부팅된 경우일 수도 있다. 전자 장치(1000)에 전원이 공급되면, 시스템-온-칩(1100)은 메모리 장치(1200)에 전원을 공급하고 초기화한다. 이때, 메모리 장치에 공급되는 전압이나 클록 주파수는 디폴트값으로 제공될 것이다.
S20 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)로부터 공정 정보(PI)를 수신하여 동작 모드를 설정할 수 있다. S20 단계는 S22 단계, S24 단계, S26 단계, 그리고 S28 단계들로 세분화될 수 있다. S22 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)에 공정 정보(PI)를 요구한다. S24 단계에서, 메모리 장치(1200)는 시스템-온-칩(1100)으로 공정 정보(PI)를 전달한다. 여기서, 메모리 장치(1200)가 공정 정보(PI)를 제공하는 방식은 모드 레지스터 읽기(Mode Register Read: MRR) 방식으로 수행될 수도 있을 것이다. S26 단계에서, 시스템-온-칩(1100)은 공정 정보(PI)를 체크한다. 예를 들면, 시스템-온-칩(1100)은 메모리 장치(1200)에 적용된 공정이 레거시(Legacy) 공정인지 또는 향상된(Enhanced) 공정인지 판단할 수 있다. 만일, 메모리 장치(1200)에 적용된 공정이 레거시(Legacy) 공정인 경우, 절차는 S30 단계로 이동할 것이다. 반면, 메모리 장치(1200)에 적용된 공정이 향상된(Enhanced) 공정인 경우, 절차는 S28 단계로 이동할 것이다. S28 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)의 동작 모드를 설정한다. 예를 들면, 시스템-온-칩(1100)은 사용자에 의해서 선택된 동작 모드로 메모리 장치(1200)의 동작 파라미터를 조정할 수 있을 것이다.
S30 단계에서, 메모리 장치(1200)에 대한 트레이닝(Training)이 수행될 수 있다. 트레이닝을 통해서 시스템-온-칩(1100)은 메모리 장치(1200)와의 데이터 또는 신호 교환의 신뢰성을 높일 수 있다. 예를 들면, 시스템-온-칩(1100)은 트레이닝 데이터(Training Data)를 다양한 조건에서 메모리 장치(1200)에 기입 및 독출하여 최적의 클록 타이밍 또는 레퍼런스 전압의 최적 레벨을 결정할 수 있다. 메모리 장치(1200)의 트레이닝은 후술하는 테스트 과정이 종료된 후에 수행될 수도 있다.
S40 단계에서 본 발명의 메모리 장치(1200)에 대한 테스트가 수행된다. 먼저, 메모리 장치(1200)의 테스트를 위해 시스템-온-칩(1100)은 메모리 장치(1200)에 미리 결정된 테스트 패턴을 기입한다. 시스템-온-칩(1100)은 테스트를 위해 생성된 테스트 패턴에 대응하는 명령어, 어드레스, 그리고 데이터를 사용하여 메모리 장치(1200)에 대한 테스트를 실행할 것이다.
S50 단계에서, 메모리 장치(1200)에 대한 테스트가 종료되면, 메인 메모리로서 제공되는 메모리 장치(1200)에 운영 체제(OS)가 로드된다. 운영 체제(OS)가 로드됨에 따라 시스템의 제반 제어 권한은 운영 체제(OS)가 갖게 될 것이다.
이상에서는 전자 장치(1000)의 부팅시 수행되는 메모리 장치(1200)에 대한 테스트 절차가 간략히 설명되었다. 여기서, 공정 정보(PI)는 다양한 추가 정보를 더 포함할 수도 있을 것이다.
도 7은 도 6의 동작에서 시스템-온-칩의 동작을 구체적으로 보여주는 순서도이다. 도 7을 참조하면, 시스템-온-칩(1100)은 메모리 장치(1200)로부터의 공정 정보(PI)를 수신하고, 수신된 공정 정보(PI)에 따라 메모리 장치(1200)의 성능이나 전원의 레벨을 설정할 수 있다.
S110 단계에서, 시스템-온-칩(1100)은 전원의 공급이나 리셋 동작에 의해서 메모리 장치(1200)에 전원을 공급한다. 이때, 메모리 장치(1200)에 제공되는 전압이나 클록 주파수는 디폴트 동작 모드에 대응하는 값으로 제공될 것이다.
S120 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)에 공정 정보(PI)를 요구한다. 시스템-온-칩(1100)은 메모리 장치(1200)의 모드 레지스터 읽기(MRR)를 요청하여 메모리 장치(1200)에 프로그램된 공정 정보(PI)를 요청할 수 있다. 시스템-온-칩(1100)의 요청에 응답하여 메모리 장치(1200)는 공정 정보(PI)를 출력한다. 예를 들면, 메모리 장치(1200)는 플래그(Flag) 신호와 같은 형태의 공정 정보(PI)를 시스템-온-칩(1100)에 출력할 수 있다. 공정 정보(PI)는 별도의 핀이나 데이터 교환 이외의 용도로 사용하는 사이드 채널을 통해서 시스템-온-칩(1100)에 전달될 수 있다.
S130 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)로부터 출력되는 공정 정보(PI)를 수신한다.
S140 단계에서, 시스템-온-칩(1100)은 공정 정보(PI)를 체크한다. 시스템-온-칩(1100)은 공정 정보(PI)가 레거시 공정에 대응하는지 또는 향상된 공정에 대응하는지 판단할 수 있다. 만일, 공정 정보(PI)가 레거시 공정에 해당하는 경우, 절차는 S160 단계로 이동한다. 하지만, 공정 정보(PI)가 향상된 공정에 대응하는 경우, 절차는 S150 단계로 이동한다.
S150 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)의 동작 모드를 설정한다. 향상된(Enhanced) 공정에 의해서 생산된 메모리 장치(1200)의 경우, 동작 속도의 고속화와 소모 전력의 감소가 가능해 레이턴시를 줄일 수 있다. 이때, 사용자가 미리 선택한 레이턴시 값을 갖는 동작 모드가 선택된다. 그리고 선택된 동작 모드로 메모리 장치(1200)를 설정하기 위해, 시스템-온-칩(1100)은 대응하는 동작 모드의 파라미터들로 메모리 장치(1200)를 설정할 것이다. 예를 들면, 시스템-온-칩(1100)은 모드 레지스터 쓰기(Mode Register Write: MRW) 동작을 통해서 메모리 장치(1200)의 파라미터를 설정할 수 있을 것이다.
S160 단계에서, 메모리 장치(1200)에 대한 트레이닝(Training)이 수행된다. 메모리 장치(1200)의 동작 모드가 향상된 공정에 대응하는 동작 모드로 설정된 경우, 메모리 장치(1200)는 고속 또는 저전압의 파라미터들로 설정될 것이다. 따라서, 메모리 장치(1200) 장치와 시스템-온-칩(1100)의 통신을 위한 기준 전압(Vref)이나 레이턴시와 같은 값들은 트레이닝을 통해서 보다 세밀하게 최적화될 수 있다. 물론, 메모리 장치(1200)의 공정이 레거시에 대응하는 경우에도 트레이닝을 통한 최적화는 필요하다.
S170 단계에서, 메모리 장치(1200)에 대한 테스트가 수행된다. 먼저, 테스트를 위해 시스템-온-칩(1100)은 메모리 장치(1200)에 미리 결정된 테스트 패턴을 기입한다. 시스템-온-칩(1100)은 테스트를 위해 생성된 테스트 패턴에 대응하는 명령어, 어드레스, 그리고 데이터를 사용하여 메모리 장치(1200)에 대한 테스트를 실행할 것이다.
S180 단계에서, 메모리 장치(1200)에 대한 테스트가 종료되면, 메인 메모리로서 제공되는 메모리 장치(1200)에 운영 체제(OS)가 로드된다. 운영 체제(OS)가 로드됨에 따라 시스템의 제반 제어 권한은 운영 체제(OS)가 갖게 될 것이다.
이상에서는 전자 장치(1000)의 부팅시 시스템-온-칩(1100)의 동작이 간략히 설명되었다. 여기서, 공정 정보(PI)가 메모리 장치(1200)의 공정(Legacy 또는 Enhanced) 정보인 것으로 설명되었으나, 공정 정보(PI)는 다양한 정보를 추가적으로 포함할 수 있을 것이다.
도 8은 도 7의 S160 단계를 좀더 구체적으로 보여주는 순서도이다. 도 8을 참조하면, 트레이닝 동작시 시스템-온-칩(1100)은 트레이닝 코드를 메모리 장치(1200)에 로드함으로써 트레이닝을 수행한다. 이때, 트레이닝 코드를 메모리 장치(1200)에 로드하기 위해, 메모리 장치(1200)의 랭크 인터리빙을 해제할 수 있다.
S161 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)의 랭크 인터리빙을 해제한다. 랭크 인터리빙은 디램(DRAM)과 같은 메모리 장치(1200)에서 입출력 채널을 효율적으로 관리하기 위한 메모리 관리 기법이다. 예를 들면, 시스템-온-칩(1100)이 메모리 장치(1200)에 데이터를 기입하는 경우, 쓰기 요청된 데이터는 인터리빙 단위로 파티셔닝된다. 인터리빙 단위(IU)가 128 바이트(Byte)라 가정하기로 한다. 쓰기 요청된 데이터는 각각의 채널에 128 바이트(Byte)의 분할된 인터리빙 단위(IU)의 데이터가 파이프라인 방식으로 기입될 수 있다. 읽기 동작에서도 동일한 방식으로 채널들이 선택되어 데이터가 출력될 수 있다. 랭크 인터리빙은 어느 한 영역에 트레이닝 코드를 저장하는 동작을 방해한다. 따라서, 트레이닝 코드를 저장하기 위해 랭크 인터리빙이 해제되어야 한다.
S162 단계에서, 시스템-온-칩(1100)은 랭크 인터리빙의 해제 상태에서 트레이닝 코드를 메모리 장치(1200)에 로드한다. 시스템-온-칩(1100)은 트레이닝 코드를 메모리 장치(1200)의 하나의 랭크에 대응하는 메모리 영역에 로드한다. 여기서, 메모리 장치(1200)의 각 채널에 포함되는 랭크의 수는 다양한 값을 가질 수 있다.
S163 단계에서, 시스템-온-칩(1100)은 트레이닝 코드가 로드된 랭크에 접근하여 트레이닝 코드를 패치하고 실행할 것이다. 예를 들면, 트레이닝을 수행하는 CPU(1110)에서 메모리 장치(1200)의 트레이닝 코드를 패치하여 실행할 수 있다. 트레이닝 코드의 실행에 따라, 트레이닝 코드가 로드되지 않은 적어도 하나의 랭크에 포함되는 메모리 영역이 트레이닝될 수 있다. 그리고 시스템-온-칩(1100)은 독출된 트레이닝 데이터를 평가하여 최적의 파라미터를 결정할 수 있다. 본 발명의 시스템-온-칩(1100)은 메모리 장치(1200)의 읽기 트레이닝을 통해서 메모리 장치(1200)의 출력 데이터 신호의 레벨을 검출할 수 있다. 그리고 출력 데이터의 신호 레벨에 따라 최적 레퍼런스 전압(Vref)을 결정할 수 있다.
S164 단계에서, 트레이닝 코드의 실행에 따라 메모리 장치(1200)의 입출력 경로(I/O path)의 파라미터나 클록 신호의 지연 상태들이 검출될 수 있다. 시스템-온-칩(1100)은 트레이닝 코드가 로드되지 않은 적어도 하나의 랭크에 포함되는 메모리 영역의 클록 신호, 데이터 스트로브 신호(DQS) 또는 데이터 신호(DQ)의 지연값을 결정할 수 있다. 결정된 값은 트레이닝 코드가 로드되지 않은 적어도 하나의 랭크에 대응하는 메모리 영역은 설정된 동작 모드 내에서 보다 정교한 파라미터들이 될 것이다. 예를 들면, 데이터 스트로브 신호(DQS)의 트레이닝을 통해서 해서 가장 높은 신뢰도를 제공하는 스트로브 신호(DQS)의 타이밍이 선택될 수 있다.
S165 단계에서, 시스템-온-칩(1100)은 메모리 장치(1200)의 모든 랭크들에 대한 트레이닝이 완료되었는지 판단한다. 예를 들면, 시스템-온-칩(1100)은 메모리 장치(1200)에 포함되는 모든 채널들, 그리고 채널들의 모든 랭크들에 대한 소프트웨어 트레이닝이 완료되었는지 판단할 것이다. 만일, 트레이닝을 수행할 랭크가 남아있다면(No 방향), 절차는 S166 단계로 이동한다. 반면, 모든 랭크들에 대한 트레이닝이 완료되었다면(Yes 방향), 절차는 S167 단계로 이동한다.
S166 단계에서, 시스템-온-칩(1100)은 트레이닝을 수행할 타깃 랭크를 새롭게 선택한다. 예를 들면, 두 개의 랭크만이 존재하는 경우라면, 이전에 트레이닝 코드가 로드되었던 랭크가 트레이닝의 타깃 랭크로 전환될 것이다. 트레이닝을 위한 타깃 랭크(Target Rank)의 선택이 완료되면, 절차는 S162 단계로 복귀하여 타깃 랭크에 대한 트레이닝이 진행될 것이다.
S167 단계에서, 시스템-온-칩(1100)은 트레이닝의 결과로 획득되는 동작 파라미터들로 메모리 장치(1200)를 설정한다. 시스템-온-칩(1100)은 S163 및 S164 단계에서 결정된 메모리 장치(1200)의 랭크별 레퍼런스 전압(Vref), 데이터 스트로브 신호(DQS) 또는 데이터 신호(DQ)의 타이밍값으로 메모리 장치(1200)를 설정한다.
S148 단계에서, 시스템-온-칩(1100)은 S161 단계에서 해제한 메모리 장치(1200)의 랭크 인터리빙을 복구한다. 예를 들면, 시스템-온-칩(1100)은 메모리 장치(1200)를 리셋할 수 있을 것이다. 이때, 메모리 장치(1200)의 랭크 인터리빙이 활성화될 것이다.
이상에서는 본 발명의 파인 트레이닝의 절차가 간략히 설명되었다. 본 발명의 동작 모드의 선택이 완료된 이후에 수행되는 트레이닝에 의해서 시스템-온-칩(1100)과 메모리 장치(1200)의 타이밍이나 신호 레벨이 최적화될 수 있다.
도 9는 도 8에서 설명된 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)의 트레이닝을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 트레이닝 동작시 시스템-온-칩(1100)은 데이터 신호(DQ)의 왼편 에지(LE)를 검출하기 위해 복수의 검출 스텝들을 실행한다.
먼저, 시스템-온-칩(1100)은 데이터 신호(DQ)의 왼편 에지(LE)를 검출할 시작 시점(Start Point)을 결정할 것이다. 검출 스텝의 시작 시점이 결정되면, 검출 스텝의 제 1 스텝(Step_1)이 시작된다. 시스템-온-칩(1100)은 메모리 장치(1200)로 특정 패턴의 데이터를 출력하도록 명령어 및 어드레스를 제공한다. 여기서, 특정 패턴은 데이터 신호(DQ)의 논리값 비교를 위해 미리 결정된 트레이닝 패턴을 의미한다. 메모리 장치(1200)는 명령어 및 어드레스에 응답하여 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)를 출력할 것이다.
제 1 스텝(Step_1)에서의 데이터 스트로브 신호(DQS)의 상승 에지는 단위 구간(UI)의 왼편 에지(LE)보다 복수의 스텝 구간 이전에 발생할 것이다. 시스템-온-칩(1100)은 데이터 신호(DQ)를 통해서 전달된 독출 데이터와 미리 결정된 기준 패턴을 비교한다. 그리고 시스템-온-칩(1100)은 비교 결과를 이용하여 데이터 스트로브 신호(DQS)의 상승 에지가 데이터 신호(DQ)의 왼편 에지(LE)에 대응하는지 판단한다. 만일, 데이터 스트로브 신호(DQS)의 상승 에지가 데이터 신호(DQ)의 왼편 에지(LE)와 매칭되지 않는 것으로 판단되면, 시스템-온-칩(1100)은 후속되는 제 2 스텝(Step_2)을 진행한다.
제 2 스텝(Step_2)을 진행하기 위해서, 시스템-온-칩(1100)은 메모리 장치(1200)에 명령어 및 어드레스를 전달할 것이다. 그러면, 메모리 장치(1200)는 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)를 통해 특정 패턴의 데이터를 출력할 것이다. 시스템-온-칩(1100)은 전달된 데이터와 미리 결정된 기준 패턴을 비교하여 데이터 스트로브 신호(DQS)의 상승 에지가 데이터 신호(DQ)의 왼편 에지(LE)에 대응하는지 판단한다. 만일, 제 2 검출 스텝(Step_2)에서도 데이터 스트로브 신호(DQS)의 상승 에지가 데이터 신호(DQ)의 왼편 에지(LE)와 매칭되지 않는 것으로 판단되면, 시스템-온-칩(1100)은 후속되는 제 3 스텝(Step_3)을 진행한다.
검출 스텝들 중에서 제 3 스텝(Step_3)도 상술한 제 2 스텝(Step_2)과 동일한 방식으로 진행될 것이다. 예시적으로 제 4 스텝(Step_4)에서 왼편 에지(LE)가 검출되는 경우를 가정하기로 한다. 왼편 에지(LE)를 검출하기 위한 제 3 스텝(Step_3)의 실행 결과, 메모리 장치(1200)로부터 독출된 데이터가 왼편 에지(LE)에 대응하는 값이 아닌 것으로 판별될 것이다. 그러면, 제 4 스텝(Step_4)이 진행될 것이다. 검출 스텝의 제 4 스텝의 실행 결과, 시스템-온-칩(1100)은 왼편 에지(LE)를 검출한 것으로 판단할 것이다. 그러면, 왼편 에지(LE)를 검출하기 위한 제반 검출 스텝은 종료된다.
본 발명의 실시 예에 따른 데이터 트레이닝 방법에 따르면, 데이터 신호(DQ)의 왼편 에지(LE)가 검출될 수 있다. 왼편 에지(LE)의 검출에 따라 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)의 정렬이 가능하다.
도 10은 도 8에서 설명된 데이터 신호(DQ)의 레벨 트레이닝을 간략히 보여주는 도면이다. 도 10을 참조하면, 메모리 장치(1200)에 공급되는 데이터 신호(DQ)의 레벨을 트레이닝하는 방법이 도시되어 있다. 여기서, 데이터 신호(DQ)의 레벨은 시스템-온-칩(100)에서 메모리 장치(1200)로 전송하는 경우의 레벨이거나 또는 시스템-온-칩(100)이 메모리 장치(1200)로부터 전송되는 데이터 신호(DQ)의 샘플링시에 사용하는 레퍼런스 전압일 수 있다.
시스템-온-칩(100)에서 메모리 장치(1200)로 전송되는 데이터를 레퍼런스 전압(Vref1)만을 사용하여 전송한다면, 메모리 장치(1200)에서의 데이터 신뢰성은 보장받을 수 없다. 따라서, 시스템-온-칩(100)은 레퍼런스 전압의 트레이닝을 위해 복수의 레퍼런스 전압들(Vref1~Vref4)을 사용하여 데이터 신호(DQ)를 메모리 장치(1200)에 기입할 수 있다. 그리고 기입된 데이터를 읽어, 에러율이 가장 낮은 데이터에 대응하는 레퍼런스 전압을 선택할 것이다.
이러한 레퍼런스 전압(Vref)의 트레이닝은 쓰기 트레이닝뿐 아니라 읽기 트레이닝시에 시스템-온-칩(100)이 샘플링하기 위한 레퍼런스 전압에도 적용 가능하다. 시스템-온-칩(100)은 트레이닝을 통해서 최적의 레퍼런스 전압을 결정할 수 있다. 시스템-온-칩(100)은 결정된 레퍼런스 전압을 생성하도록 레퍼런스 발생기를 설정할 것이다.
도 11은 본 발명의 다른 실시 예에 따른 컴퓨터 시스템을 보여주는 블록도이다. 전자 장치(1000)는 데스크톱 컴퓨터, 랩톱 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 웨어러블 장치, 서버, 전기 자동차, 가전기기 등과 같은 장치들 중 하나일 수 있다. 도 11을 참조하면, 전자 장치(1000)는 호스트 장치(2100)와 메모리 모듈(2200)을 포함한다.
호스트 장치(2100)는 전자 장치(1000)의 전반적인 동작들을 제어하기 위해 다양한 산술/논리 연산을 처리할 수 있다. 특히, 호스트 장치(2100)는 메모리 모듈(2200)로부터 제공되는 공정 정보(PI)를 참조하여 메모리 모듈(2200)의 레이턴시와 같은 성능을 제어하기 위한 파라미터 정보인 모드 셋(2120)을 포함한다. 모드 셋(2120)은 메모리 모듈(2200)의 성능이나 소모 전력의 레벨을 설정하기 위한 복수의 모드들에 대한 설정 정보를 포함한다. 사용자는 모드 셋(2120)에 포함된 복수의 모드들 중 어느 하나를 선택할 수 있다.
호스트 장치(2100)는 공정 정보(PI)를 통해서 메모리 모듈(2200)이 새로운 공정 기술을 적용한 반도체 장치를 포함하는지 확인할 수 있다. 예를 들면, 메모리 모듈(2200)에 포함되는 메모리 장치들(2210~2240)은 고성능의 논리 소자들을 형성하기 위하여 사용되는 HKMG(High-K Metal Gate) 공정이나, FinFET(Fin Field Effect Transistor) 공정을 적용하여 생산될 수 있을 것이다. 이 경우, 메모리 모듈(2200)의 속도나 전력 특성은 호스트 장치(2100)의 공급 전압이나 클록 주파수 또는 레이턴시 설정을 통해서 현저하게 향상시킬 수 있다.
공정 정보(PI)를 통해서 메모리 모듈(2200)에 적용된 공정이 검출되면, 호스트 장치(2100)는 사용자가 선택한 동작 모드에 대응하는 파라미터로 메모리 모듈(2200)을 설정할 수 있다. 이후, 호스트 장치(2100)와 메모리 모듈(2200)의 통신은 설정된 동작 파라미터에 따라 이루어질 것이다. 호스트 장치(2100)는 부팅이나 특정 상황에서 메모리 모듈(2200)로부터 공정 정보(PI)를 요청하여 수신할 수 있다. 호스트 장치(2100)는 설정된 동작 파라미터에 의거하여 메모리 모듈(2200)을 제어하여 사용자가 요구하는 성능을 제공할 수 있다.
메모리 모듈(2200)은 메모리 장치들(2210~2240)과 장치 정보 메모리(2250)를 포함한다. 메모리 모듈(2200)에는 전자 장치(1000)의 부팅시에 운영 체제(OS)나 응용 프로그램들이 로드될 것이다. 메모리 모듈(2200)에는 전자 장치(1000)의 구동시에 운영 체제(OS), 구동중인 응용 프로그램(Application Program), 업데이트되는 데이터 등이 저장된다. 메모리 모듈(2200)은 내부에 공정 정보(PI)를 저장하기 위한 장치 정보 메모리(2250)를 포함한다. 공정 정보(PI)는 메모리 모듈(2200)에 적용된 공정이 향상된 공정인지 또는 종래의 공정인지를 지시하는 플래그(Flag) 신호 형태로 제공될 수도 있다.
호스트 장치(2100)는 메모리 모듈(2200)에 명령어(CMD), 어드레스(ADD), 데이트 스트로브 신호(DQS), 데이터(DQ)를 제공할 수 있다. 더불어, 메모리 모듈(2200)은 공정 정보(PI)를 데이터 채널을 통해서 또는 별도로 구비된 핀을 통해서 호스트 장치(2100)에 제공할 수 있을 것이다.
이상에서는 본 발명의 전자 장치(1000)는 메모리 모듈(2200)의 공정 정보(PI)를 수신하여 메모리 모듈(2200)의 소모 전력이나 레이턴시와 같은 성능을 조정하기 위한 파라미터를 설정할 수 있다. 따라서, 새로운 공정 기술이 적용된 메모리 모듈(2200)일 경우, 전자 장치(1000)의 성능을 높이거나 소모 전력을 줄이기 위한 다양한 옵션이 제공될 수 있다.
도 12는 도 11의 메모리 모듈의 예시적인 구성을 보여주는 블록도이다. 도 12를 참조하면, 본 발명의 실시 예에 따른 메모리 모듈(2200a)은 복수의 메모리 장치들(2210~2240, 2260~2290)과 공정 정보(PI)를 저장하는 직렬 구성 인식 소자(2250, 이하 SPD라 칭함)를 포함할 수 있다.
SPD(2250)는 부팅시에 읽혀지는 SPD 정보와 본 발명의 공정 정보(PI)를 저장한다. 일반적으로 SPD 정보는 메모리 모듈(2200)의 사이즈, 용량, 구동 속도, 구동 전압, 칩들의 배열 정보, 모듈 ID 등을 포함한다. 특히, 본 발명의 SPD(2250)에는 메모리 모듈(2200)의 생산 단계에서 공정 정보(PI)가 프로그램될 수 있다. SPD(2250)에는 본 발명의 공정 정보(PI)를 저장할 확장된 메모리 영역이 구비되어야 할 것이다.
도 13은 도 11의 메모리 모듈의 다른 예를 보여주는 블록도이다. 도 13을 참조하면, 메모리 모듈(2200b)은 PCB 기판(2201) 위에 적층되는 복수의 메모리 장치들(2210~2240)을 포함할 수 있다. 그리고 복수의 메모리 장치들(2210~2240) 중 적어도 하나로부터 공정 정보(PI)가 출력될 수 있다.
복수의 메모리 장치들(2210~2240)은 실리콘 관통 전극(Through Silicon Via: TSV)을 통해서 적층될 수 있다. 메모리 모듈(2200b)은 메모리 컨트롤러(미도시)나 시스템-온-칩과 같은 호스트에 공정 정보(PI)를 제공할 수 있다. 공정 정보(PI)는 복수의 메모리 장치들(2210~2240) 중 어느 하나(예를 들면, 2210)만이 출력할 수도 있을 것이다. 메모리 장치(2210)만이 모드 레지스터 읽기(MRR)에 의해서 공정 정보(PI)를 제공하여 향상된 공정에 따라 생산된 메모리 모듈임을 알릴 수 있다.
복수의 메모리 장치들(2210~2240)은 동일한 공정에 의해서 생산된 칩들일 수 있다. 또는 복수의 메모리 장치들(2210~2240) 중 어느 하나(예를 들면, 2210)는 향상된 공정에 의해서 생산된 칩이고, 나머지(2220~2240)는 일반적인 공정에 의해서 생산된 칩들일 수 있다. 메모리 장치(2210)에는 주로 핫 데이터들이 저장될 수 있고, 나머지 메모리 장치들(2220~2240)에는 콜드 데이터가 저장될 수 있을 것이다.
도 14는 본 발명의 다른 실시 예에 따른 전자 장치를 보여주는 블록도이다. 도 14를 참조하면 전자 장치(3000)는 시스템-온-칩(3100)과 메모리 컨트롤러(3210)를 내장하는 메모리 모듈(3200)을 포함한다.
메모리 모듈(3200)은 내장되는 메모리 컨트롤러(3210)와 메모리 장치(3220)를 포함한다. 메모리 컨트롤러(3210)는 복수의 동작 모드를 저장하는 모드 셋(3215)을 포함한다. 메모리 장치(3220)는 공정 정보(PI)를 메모리 컨트롤러(3210)에 제공할 수 있다. 메모리 컨트롤러(3210)는 공정 정보(PI)를 참조하여 복수의 동작 모드들 중 어느 하나를 선택할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (20)

  1. 공정 정보를 저장하고, 상기 공정 정보를 외부로 출력하는 반도체 메모리 장치; 그리고
    상기 반도체 메모리 장치로부터 상기 공정 정보를 읽어내고, 상기 공정 정보에 따라 복수의 동작 모드들 중 어느 하나를 선택하여 상기 반도체 메모리 장치의 동작 모드를 설정하는 호스트를 포함하되,
    상기 복수의 동작 모드들은 상기 반도체 메모리 장치의 소모 전력 또는 상기 반도체 메모리 장치의 응답 특성을 정의하는 전자 장치.
  2. 제 1 항에 있어서,
    상기 공정 정보는 상기 반도체 메모리 장치의 셀 어레이를 제어하는 주변 회로에 적용되는 공정 정보에 대응하는 전자 장치.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 공정 정보를 저장하기 위한 프로그램 소자를 포함하는 전자 장치.
  4. 제 3 항에 있어서,
    상기 공정 정보는 상기 호스트에 의한 모드 레지스터 읽기(MRR)를 통해서 출력되는 전자 장치.
  5. 제 1 항에 있어서,
    상기 공정 정보는 상기 반도체 메모리 장치의 생산에 적용된 공정이 향상된 공정인지 또는 레거시 공정인지 지시하는 정보인 것을 특징으로 하는 전자 장치.
  6. 제 5 항에 있어서,
    상기 호스트는 상기 공정 정보가 향상된 공정에 대응하는 경우, 상기 복수의 동작 모드들 중에서 미리 선택된 어느 하나의 모드에 대응하는 동작 파라미터로 상기 반도체 메모리 장치를 설정하는 전자 장치.
  7. 제 6 항에 있어서,
    상기 호스트는 상기 동작 파라미터로 설정된 상기 반도체 메모리 장치의 기준 전압 및 타이밍을 최적화하기 위한 트레이닝을 수행하는 전자 장치.
  8. 제 1 항에 있어서,
    상기 응답 특성은 상기 반도체 메모리 장치의 읽기 명령어에 응답하여 데이터가 출력되는 레이턴시(Latency)의 길이를 정의하는 전자 장치.
  9. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 선택된 동작 모드에 대응하는 동작 전압 또는 동작 속도로 구동되기 위한 모드 레지스터 셋을 포함하는 전자 장치.
  10. 반도체 메모리 장치를 설정하는 방법에 있어서:
    상기 반도체 메모리 장치로부터 공정 정보를 읽어내는 단계;
    상기 공정 정보가 향상된 공정인지 또는 레거시 공정인지 판단하는 단계;
    상기 판단 결과에 따라 상기 반도체 메모리 장치의 동작 전압 또는 상기 반도체 메모리 장치의 읽기 명령어에 응답하여 데이터가 출력되는 레이턴시를 결정하는 단계;
    상기 결정된 레이턴시 또는 상기 동작 전압에 따라 상기 반도체 메모리 장치가 동작하도록 상기 반도체 메모리 장치의 모드 레지스터 셋(MRS)을 설정하는 단계를 포함하는 설정 방법.
  11. 제 10 항에 있어서,
    상기 반도체 메모리 장치는 상기 데이터가 저장되는 셀 어레이와, 상기 셀 어레이를 제어하고, 상기 데이터의 입출력을 제어하는 주변 회로를 포함하며, 상기 공정 정보는 상기 주변 회로에 적용된 공정에 대응하는 설정 방법.
  12. 제 11 항에 있어서,
    상기 향상된 공정은 HKMG(High-K Metal Gate) 공정 또는 FinFET(Fin Field Effect Transistor) 공정에 대응하는 설정 방법.
  13. 제 11 항에 있어서,
    상기 공정 정보를 읽어내는 단계는, 상기 반도체 메모리 장치의 모드 레지스터 셋(MRS)에 저장된 상기 공정 정보를 읽기 위한 모드 레지스터 읽기(Mode Register Read: MRR)에 의해서 수행되는 설정 방법.
  14. 제 11 항에 있어서,
    상기 공정 정보를 읽어내는 단계는, 상기 반도체 메모리 장치에 구비된 불휘발성 메모리 소자에 프로그램된 상기 공정 정보를 읽기 위한 제어 동작에 의해서 수행되는 설정 방법.
  15. 제 14 항에 있어서,
    상기 반도체 메모리 장치는 상기 공정 정보를 출력하기 위한 전용 핀을 포함하는 설정 방법.
  16. 제 10 항에 있어서,
    상기 반도체 메모리 장치의 모드 레지스터 셋(MRS)이 설정된 후에, 상기 반도체 메모리 장치의 타이밍 및 기준 전압의 레벨을 최적화하기 위한 트레이닝을 수행하는 단계를 더 포함하는 설정 방법.
  17. 데이터를 저장하는 복수의 디램 셀들을 포함하는 셀 어레이;
    상기 셀 어레이에 데이터를 기입하거나 상기 셀 어레이에 저장된 데이터를 센싱하여 출력하는 주변 회로; 그리고
    상기 주변 회로에 대한 공정 정보를 외부로 출력하고, 모드 레지스터 쓰기 요청에 응답하여, 데이터의 출력 레이턴시와 상기 주변 회로의 동작 전압의 레벨을 설정하는 모드 레지스터 셋(Mode Register Set) 회로를 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 공정 정보는 상기 외부로부터의 모드 레지스터 읽기(Mode Register Read: MRR) 요청에 응답하여 상기 외부로 출력되는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 공정 정보가 상기 외부로 출력되기 위한 전용의 핀을 더 포함하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 공정 정보는 상기 주변 회로의 형성에 사용된 향상된 공정인지 또는 레거시 공정인지를 지시하는 플래그 신호로 제공되며, 상기 향상된 공정은 HKMG(High-K Metal Gate) 공정 또는 FinFET(Fin Field Effect Transistor) 공정을 포함하는 반도체 메모리 장치.
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