TWI420302B - 用於具有單一介面的混合式記憶裝置的方法、系統和計算裝置，及用於記錄相關指令於其內的電腦可讀取媒體 - Google Patents

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TWI420302B
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Description

用於具有單一介面的混合式記憶裝置的方法、系統和計算裝置，及用於記錄相關指令於其內的電腦可讀取媒體
本發明係關於單一介面混合型記憶裝置。
各種現有及新型計算裝置使用高速揮發性記憶體(例如動態隨機存取記憶體(DRAM，dynamic random access memory))保存操作指令及資料。此類裝置包括行動電話、電視機上盒、個人電腦記憶體等。漸增地，計算裝置亦包含大量相對便宜之非揮發性NAND快閃記憶體以儲存應用程式及資料。
然而，許多現有基於DRAM之電腦裝置未設計合適之支援NAND快閃記憶體之匯流排介面；支援NAND快閃記憶體需要耗時費財重新設計裝置晶片組。同樣，大多數基於NAND快閃記憶體之裝置加入DRAM十分困難。需要裝置之實體架構發生顯著變化方可將快閃記憶體置入升級模型之基於DRAM之裝置(舉例而言)，反之亦然。
儘管許多情況下揮發及非揮發性記憶體之組合可提供許多優點，但對賣主而言，通常重新設計裝置晶片組之成本既昂貴又冒險，因此對於可藉由於該裝置中加入揮發及非揮發性記憶體實現之新特徵及商業模式，賣主拒絕接受。此外，不存在使用現有架構模型並(例如)用NAND快閃記憶體來升級現有基於DRAM之裝置之捷徑；舉例而言，需要重新設計及替換整個電路板，而非簡單將記憶體加入現有裝置或改變現有裝置中之記憶體(及適當升級軟體)。此外，非揮發性記憶體與基於DRAM之記憶體在匯流排速度上存在極大差異。
以下發明內容簡明扼要地介紹了一系列代表性概念，該等概念將於下文實施方式中作進一步描述。發明內容並非用於區分所主張之標的之關鍵特徵或本質特徵，亦非用於以任何形式限制所主張之標的範疇。
簡言之，本文所描述之標的之各種態樣係關於一種混合式記憶裝置，其包括第一類型記憶體(例如揮發性DRAM型記憶體)及對應於該第一類型記憶體之介面，及第二類型記憶體(例如非揮發性快閃型記憶體)。該記憶裝置包括耦合至該介面、該第一類型記憶體及該第二類型記憶體之控制器。基於該介面所接收之資訊(諸如指令及/或記憶位址)，該控制器判定將諸如輸入/輸出(I/O)請求(例如讀取或寫入)之指令引至第一類型記憶體或引至第二類型記憶體。
因此，藉由於混合式記憶裝置之控制器處接收指令、位址及資料，軟體(例如裝置韌體或程式)可經由為一種類型之記憶體定義之單一介面來存取不同類型之記憶體。該控制器包括邏輯，該邏輯判定是否將第一類型記憶體之介面上接收到之指令/位址引至與該記憶裝置相關之第二類型記憶體；且若是，則將訊號輸出至第二類型記憶體，以將至少一個指令通信至第二類型記憶體及/或在該第二類型記憶體上執行至少一個資料輸入/輸出(I/O)操作。
結合圖式及下文實施方式，其他優點將顯而易見。
 示例性操作環境
第1圖說明計算裝置188之某些適當功能組件(諸如可於掌上型/口袋型/便箋式個人數位助理、電氣設備、行動電話等上找到)之實例，包括處理器189、記憶體190、顯示器192及鍵盤193(可為實體或虛擬鍵盤)。記憶體190一般包括揮發性記憶體(如RAM)及非揮發性記憶體(如唯讀記憶體(ROM)、個人電腦記憶體卡介面協會卡(PCMCIA卡)等)。此外，如下所述，示例性記憶體190包括混合式記憶裝置(對應於一個或一個以上晶片)，其含有多於一種類型之記憶體，諸如快閃記憶體及DRAM或快閃記憶體及SDRAM(同步DRAM)，其中一個類型共用另一個之介面。操作系統193(諸如基於MicrosoftWindows之操作系統或其他操系統)可位於記憶體190內，並於處理器189上執行。
一個或一個以上之應用程式194及資料195可位於記憶體190中，例如程式194運行於操作系統193上。應用程式之實例包括電子郵件程式、調度(scheduling)程式、個人資訊管理(PIM，personal information management)程式、文字處理程式、試算表(spreadsheet)程式、網際網路流覽器(Internet browser)程式等。計算裝置188亦可包括其他組件196，諸如載入記憶體190中之通知管理器(notification manager)，其可在處理器189上執行。該通知管理器(例如)可處理(例如)來自應用程式195之通知請求。
計算裝置188具有電源197，舉例而言，該電源可為一個或一個以上之電池或光供電系統。電源197另包括一可替代或再充電內建式電池之外部電源，諸如交流配接器或通電底座(docking cradle)。
第1圖所顯示之示例性計算裝置188具有三種外部輸出裝置例示類型，包括顯示器192、其他輸出機構198(例如一個或一個以上發光二極體(LED，light emitting diode))及(例如)耦合至整合揚聲器及/或音訊插座之音訊產生器199。一個或一個以上之此等輸出裝置可直接耦合至電源197，以便當其啟動時，即使處理器189及其他組件可能被關閉以節約電池電能之情況下，其仍可持續工作達通知機構所指示之時間。例如，(只要有電能可用)LED可一直工作到用戶採取動作。其他則可經配置以於系統其餘部分關閉時關閉或在啟動後某一明確持續時間後關閉。
具有單一介面的混合式記憶裝置
本文所述技術之各個態樣大體言之係關於藉由於計算裝置中(諸如裝置188)安置很多揮發與非揮發性記憶體，而無需改變該計算裝置之當前實體架構，由此擴展該計算裝置之記憶體。一般而言，本文之描述提供了藉由添加或更換含有SDRAM及NAND快閃記憶體之混合式記憶裝置(例如包含一個或一個以上晶片)，而將NAND快閃記憶體併入基於SDRAM之裝置之實例，其中該混合式記憶裝置與習知之SDRAM組件具有相同介面(包括引腳輸出(pinout)、電壓協定及存取協定)。然而，應理解，此等態樣及概念可套用於任一或多種類型之揮發及/或非揮發性記憶體，例如；可使用各種類型(例如EDO(延伸資料輸出))之DRAM取代SDRAM，DRAM或SDRAM可顛倒地併入基於快閃記憶體之裝置，NOR型快閃記憶體可與SDRAM及/或與NAND型快閃記憶體混合，靜態RAM(SRAM)或其他類型之RAM可為記憶體類型之一，可加入更多揮發性記憶體替換現有揮發性記憶裝置，可加入更多非揮發性記憶體替代現有非揮發性記憶裝置等等。請注意，將不同記憶體類型併入混合式記憶裝置(具有通常對應於給定設計之原始類型記憶體之介面)通常係將整個記憶體加入該裝置，而不必增加(且若設計者期望，可減少)原始類型記憶體之數量及/或記憶體之總數。
此外，應理解，本文所描述之概念並不限於習知之計算裝置(例如，桌上型電腦、筆記型電腦、膝上型電腦或便箋型電腦系統、個人數位助理、口袋型個人電腦等等)，而可用於任何需要在揮發或非揮發性記憶體中儲存資料之裝置中，包括行動電話、機上盒、混合式硬碟、電視機、遙控器、音訊/視訊裝置、電氣設備、家用電器等等。每個該等裝置皆可將非揮發性記憶體加入揮發性記憶體設計，或將揮發性記憶體加入非揮發性記憶體設計，或增加記憶體，而無需要再浪費財力冒險重新設計硬體。以此方式，舉例而言，現如今具有揮發性記憶體之裝置(諸如行動電話)內可包含大量的非揮發性儲存元，以供儲存程式、音樂、影像等，僅僅藉由替換一個記憶晶片(或多個記憶晶片)，並升級某些韌體以處理非揮發性儲存元，如下文所述。
如此，本發明不限於本文所描述之該等實例、結構或功能。相反，本文所描述之該等實例、結構或功能皆不具限制性，且本發明可使用各種有利於計算及資料儲存之一般方式。
轉向圖式之第2圖，其顯示包括揮發性記憶體204(例如SDRAM)及非揮發性記憶體206(例如NAND快閃記憶體)之混合式記憶裝置202裝置之一般例示概念。控制器208包含邏輯，該邏輯基於(例如自韌體/軟體處產生並藉由中央處理單元(CPU)定址)之位址及指令來判定存取記憶體204抑或206。
如第2圖所示，控制器208可包括含有一個或一個以上緩衝器之緩衝器組210或與該緩衝器組210相關，該緩衝器組210在一實施例中用於速度匹配之目的。例如，目前SDRAM之速度顯著快於快閃記憶體，且因此具有對外部組件呈顯為SDRAM裝置之介面的混合式記憶晶片需要於緩衝器組210(例如SDRAM、DRAM或SRAM)中緩衝資料，以於符合SDRAM協定之速度及輸出請求(包括叢發模式請求)。因此，緩衝器組210一般包含諸如SDRAM或靜態RAM(SRAM)之記憶體，其速度至少與給定SDRAM晶片及其協定之請求相同；否則，該混合式裝置有時對外部組件呈顯為不良記憶體。請注意，對於將快速記憶體(例如SDRAM)加入一個較慢(例如快閃記憶體)介面之混合式記憶裝置而言，不必具有此緩衝器。
第3A圖顯示混合式記憶裝置302A一般如何運作之例示性概念，其中快閃記憶體306被排列為若干區塊(例如區塊F－1至F－n)，且藉由SDRAM介面存取。該混合式記憶裝置302A亦包括SDRAM裝置304。如下文所描述，晶片上控制器(on－chip controller)308A(例如對應於第2圖之控制器208)針對CPU 389處產生之當前位址，判定存取SDRAM 304或快閃記憶體之哪個區段。一般而言，控制器308A自CPU 389接收根據習知SDRAM協定輸出之指令、資料及位址。請注意，CPU不需獲悉有關混合式晶片上之不同類型記憶體之情況，且於現有之基於SDRAM之匯流排上正常運作。
在第3A圖中，控制器308包括邏輯，該邏輯可偵測發送至混合式裝置之SDRAM位址線(其為混合式裝置介面之一部分)之位址。可定址位址區間中之某些位址對應於SDRAM，且對於該等位址，控制器308A允許SDRAM裝置304處理位址、指令及資料(例如，傳送等效之1及0，或不阻止該裝置看到1及0)。因此，對於該等位址，該混合式裝置充當習知之SDRAM裝置。
然而，可定址區間(通常包含連續區間，被稱為指定區塊320)中之某些位址為與快閃記憶體相關之控制器308已知，且基本充當通往快閃記憶體306之窗口。例如，在一種類型之快閃記憶裝置中，指定區塊可對應於快閃記憶體區塊大小，如128 KB。當轉移指定區塊320內之位址時，SDRAM裝置304(事實上或實際上)被控制器308停用。取而代之係，控制器308將指令發送至快閃記憶裝置306，或控制對快閃記憶裝置306之資料讀取與寫入流。視設計而定，控制器308可藉由將裝置304之合適裝置輸入線(例如晶片啟動)狀態改變為停用、藉由不將所接收之位址傳送至裝置304及/或藉由傳送該等位址(例如，若需要，用於刷新)但不允許資料寫入或不對讀取返回任何資料，以停用SDRAM組件304。
請注意，快閃記憶體306之數量並不受限於指定區塊320之大小；相反，可存在多個快閃記憶體區塊(或快閃記憶體之其他排列)，其中控制器308根據識別欲存取整個快閃記憶體306之何部分(例如區塊)之額外對映資訊來存取每一區塊或其類似物。可將此額外對映資訊寫入至控制器308已知之其他記憶體位置，例如可定址記憶體之高端處(或可能作為指定區塊之補充)。可更新韌體330(已基本存在於所有計算裝置中)以根據合適之協定經由CPU 389讀取及寫入該資訊(如第3A圖中，自韌體330經由CPU 389至控制器308A之虛線表示)，以此方式，指令、資料及狀態資訊332可在裝置韌體330(及/或其他請求代碼，為簡明起見，本文中稱為韌體330)與混合式記憶裝置302A之間通信。
第3B圖係類似於第3A圖之概念之代表圖，但是第3B圖中，控制器308B可具有對應於多個窗口320A及320B之多個緩衝器310－1及310－2，其中窗口320A及320B分別對映至多個快閃記憶體區塊(例如當前係第3B圖中之快閃記憶體區塊A1及快閃記憶體區塊B0)。不難理解，第3B圖僅展示至快閃記憶裝置之兩個此類平行(且因此通常速度更快)存取，但亦可採用其他實際數量。
藉由例示方式，控制器如何將窗口(第3A圖)或窗口(第3B圖)對映至快閃記憶體之一個或一個以上正確區段，第4圖顯示對應於習知之SDRAM裝置之區間之線性表示位址區間440，本實例中，其為4－Mword×16－Bit。為簡明起見，將針對第3A圖之單一指定區塊320說明對映，但應瞭解可以基本相同之方式執行獨立對映。
於第4圖之實例中，對應於SDRAM位址空間之最後兩個區塊被控制器308與韌體330用作通向快閃記憶裝置306之指令通道444及資料通道442。該等區塊442與444中之對映及其它資訊332(第3圖)可藉任何可被控制器308讀懂之合適協定及該額外資訊之源(如韌體代碼330)被控制器308讀取及寫入。因此，藉由於控制器308存取額外資訊332(或第3B圖中之333)，例如，最後兩個1K位元組字組區塊，建立了用於與快閃記憶裝置306通信之指令與資料路徑。其他資訊亦可於該等空間內。例如，裝置韌體330可使用此記憶區段以運用一引導協定(bootstrapping protocol)，該韌體330可藉由該引導協定判定該記憶裝置是否真為混合式裝置，因為否則一般而言，第3圖之混合式記憶裝置302A無法與習知SDRAM裝置辨別開來。經由該等區塊通信之其他可能資料可(例如)通知控制器308A所指定之區塊320(或第3B圖中之區塊)於可定址記憶體內之位置；舉例而言，以此方式，若需要，指定之區塊可移動，包括動態移動。
現說明一個例示性混合式記憶裝置之操作，一個合適之指令協定包含用於轉移快閃記憶裝置之位址區塊與指令資訊(如第3A圖中之332)之串列協定。應注意，因為控制器308A負責指令與位址資訊之轉譯，因此，該協定可配置以存取不同類型之快閃記憶裝置；例如，一種類型之NAND裝置使用NOR SRAM介面，藉此該控制邏輯存取資料區塊，該等資料區塊接著經串列化以適應SDRAM資料傳遞協定。寫入快閃記憶體306之寫入資料亦將根據快閃協定之請求由控制器308A轉換，例如，向一個此類快閃記憶裝置一次寫入2 KB。
不難理解，因為SDRAM速度目前較快閃記憶體快一個或一個以上之數量級，因此，該協定包括當快閃記憶體讀取或寫入請求處於忙碌狀態或當該請求已經就緒時控制器308A向韌體330發出訊號之方式。可使用位於位置332之狀態暫存器。例如，韌體330經由指令區塊332發送讀取或寫入指令；控制器於接收到快閃記憶體請求時將狀態(其可為作為該指令之一部分之位元)設為零，以表示忙碌。應注意，若遇讀取請求，控制器308A已知指定區塊已含當前對映所需之正確資料，則控制器308A無需將狀態彈至(flip)忙碌狀態。
通常情況下，控制器308A將狀態設為忙碌以供讀取，並開始向緩衝器310饋入所請求之資料。當緩衝器含有正確之資料時，(其可多於所請求之資訊，以期待下一個讀取請求)，控制器308A將狀態觸發為就緒狀態。韌體330發送請求後開始輪詢狀態，隨後獲悉所請求之資料可被讀取，接著，控制器308A自緩衝器310輸出所請求之資料。例如，根據SDRAM協定，若係請求單一輸出，則控制器將為所請求之位址僅輸出單一組資料(例如，位元組)，或以該位址開始之多組資料之定時叢發輸出，其中輸出組數與當前叢發模式相對應。應注意，當前叢發模式可經由硬線設置建立，包括表示叢發模式受軟控制之設置；無論如何，控制器308A經由SDRAM對等建立線(SDRAM－equivalent setup line)及/或指令(用於軟控制叢發)認識該模式。
寫入以類似方式處理，由控制器308A將指定區塊之資料拷貝至緩衝器310中，而控制器提供韌體輪詢之忙碌訊號，直至寫入請求實際上已藉由寫入至較慢快閃記憶體而完成。正如讀取請求，對於寫入請求，混合式記憶裝置302A呈現予CPU389，以正確之SDRAM速度運作，且CPU未發覺韌體330與控制器308A間正在進行之任何狀態輪詢。藉此協定，同步記憶由此對CPU而言恰當運作，但實際上對請求實體而言並非同步運作。
因此，藉由向包含SDRAM與快閃記憶體之具有標準SDRAM介面之混合式記憶裝置添加記憶體控制器，使快閃記憶體被覆蓋於SDRAM位址空間中。使用指令協定(如，串列協定)來管理快閃記憶記憶體區塊/頁面至SDRAM位址空間之對映。此允許單一引腳相容多晶片封包取代任何需要提供快閃儲存元之計算裝置中之現有SDRAM裝置，而且僅需更換裝置之韌體而達成。舉例而言，習知磁碟驅動器之緩衝器可用配備快閃儲存元之單一晶片升級版而取代，藉此該快閃儲存元可使用新的韌體以將現有驅動器升級為混合式驅動器。其他實例包括向設計時未設置內建式大容量儲存元但現因(例如)某些新應用或商業模型而需要大容量儲存元之視訊轉接器設計或行動電話設計內添加非揮發性儲存元。
為例示具體架構，第5圖與第6圖展示實際SDRAM與NAND快閃記憶裝置之使用，其中介面與內部組件係配置以用於一個例示性SDRAM電壓協定及SDRAM存取協定，其中現僅軟體變化(例如，裝置韌體中之軟體變化)需要於封包中使用非揮發性記憶體。然而，應理解，基本上可使用具有定義之定址特徵之任何裝置。應注意，第5圖與第6圖中之架構顯示了16位元資料路徑之使用，其為通常應用，但是應理解，其他資料路徑寬度以相同方式運作。於本實例中，多晶片封包被描述為可實體取代計算裝置中之SDRAM晶片，且併入有揮發性SDRAM記憶體與非揮發性NAND快閃記憶體。
第5圖中表示之SDRAM裝置504包含支援1位元組、2位元組、8位元組或頁面轉移之叢發模式裝置(例如，Micron® MT48LC4M16A2裝置)；且舉例而言，可用於包括兩個十億位元(gigabits)之NAND快閃記憶體606之混合式記憶裝置602(第6圖)。如第5圖之SDRAM裝置之例示性架構所示，正如習知之SDRAM裝置，該混合式記憶裝置接收位址線(例如，A0-A11、BA0-BA1)上之RAS/CAS(為人熟知的列存取選通/行存取選通)訊號，且除非單一位元組讀取或寫入，否則自RAS/CAS起始位址按序讀取或寫入資料。應注意，使用此類型之記憶體之計算裝置緩衝串列存取之資料，此通常藉由多個計算裝置中之機載快取區完成。
因為係基於起始位元址串列提供資料，所以主機(例如CPU)與SDRAM 504間之(相對低之等待時間(latency))記憶體控制器308能偵測發送至晶片之位址。藉由偵測特定位址區間，用於SDRAM介面之CE#(啟用)可用於將裝置504置於刷新循環，而由另外一源提供資料。
第5圖中，控制器308的控制邏輯偵測發送至SDRAM之位址。如上所述，當轉移指定區塊間之位址時，控制器辨識出該請求係用於快閃記憶體；應注意，在本例示性架構中，藉由阻止CE#傳至裝置而停用SDRAM裝置。該控制器之控制邏輯可接著向快閃記憶裝置606發送指令，或藉由資料轉移邏輯來控制對快閃記憶裝置之資料讀取與寫入流。應注意，至SDRAM裝置之指令流未經打斷，且多晶片封包裝置之初始化僅請求控制邏輯偵測SDRAM之操作叢發模式，以理解當將快閃資料轉移至記憶資料匯流排時欲使用之資料叢發。
因此，於此經由獨立位址匯流排上之RAS/CAS轉移將位址發送至SDRAM之架構中，藉由偵測控制邏輯中之RAS/CAS循環，指令及資料可轉移至快閃記憶體606或自快閃記憶體606轉移出(若合適)。寫入快閃記憶體606之指令區塊之串列協定允許支援用於快閃記憶裝置之協定。
第6圖表示之快閃記憶裝置(例如MicronMT29F2G16AABWP裝置)具有多工匯流排，藉此I/O資料、位址及指令共用相同引腳。請注意，I/O引腳I/O[15：8]僅用於x16組態之資料，位址及指令於I/O[7：0]上提供。指令序列通常包括指令鎖存循環、位址鎖存循環及資料循環(讀取或寫入)。控制訊號CE#、WE#、RE#、CLE、ALE及WP#控制快閃記憶裝置之讀取及寫入操作。請注意，於另一快閃記憶體上(例如MicronGb MT29F8G08FAB裝置)，CE#及CE2#各自控制獨立之4Gb陣列。對其自身之陣列，CE2#所起作用與CE#相同，且針對CE#說明之操作亦套用於CE2#。
CE#用於啟用裝置。當CE#較低，且裝置未處於忙碌狀態時，快閃記憶體接受指令、資料及位址資訊。當裝置未執行操作，CE#引腳通常驅高，且裝置進入待機模式。若當資料被轉移，且裝置未處於忙碌狀態時，CE#變高，則記憶體進入待機狀態。此有助於減少電能損耗。
CE#“Don’t Care”操作允許NAND快閃記憶體與其他快閃記憶體或SRAM裝置駐於同一非同步記憶體匯流排上。然後，當NAND快閃記憶體忙於內部運作時，可存取該記憶體匯流排上之其他裝置。此功能係用於同一匯流排上需要複數個NAND裝置之設計，例如讀取一個裝置時，可程式化另一裝置。HIGH CLE訊號表示正發生指令循環。HIGH ALE訊號表示正發生位址輸入循環。當CE#及ALE較低，CLE較高，且裝置未處於忙碌狀態時，指令被寫入WE#之上升邊緣上之指令暫存器。例外情況係讀取狀態及重置指令。
使用此特定組件，指令被轉移至WE#之上升邊緣上之指令暫存器，僅於I/O線[7：0]上輸入指令。對於具有x16介面之裝置，當發出指令時，I/O線[15：8]需要以0寫入。當CE#及CLE較低，且ALE較高，且裝置未處於忙碌狀態時，位址被寫入WE#之上升邊緣上之位址暫存器。僅於I/O[7：0]上輸入位址；對於具有x16介面之裝置，當發出位址時，I/O[15：8]需要以0寫入。大體言之，五個位址循環全部被寫入裝置。例外情況為區塊擦除指令，其僅請求三個位址循環。
本文所例示之快閃記憶裝置為多工裝置，藉此，位址、指令及資料以串列方式流動穿過簡單的16－位元介面。第7圖例示對所例示之快閃記憶裝置之位址指令及資料轉移協定時序之串列特徵。請注意，藉由依序寫入，將位址、指令及資料自SDRAM介面(其為非多工)發送至指令及資料區塊。
如上文所描述，藉由偵測寫入至SDRAM之位址空間中之指令區塊之寫入，控制器508可將所需要之資料轉移至快閃記憶裝置。上文所顯示之位址轉移可擴展以顯示至快閃記憶裝置之位址資訊之轉移。亦如上文所描述，藉由執行寫入至SDRAM上之指令區塊位址之多工寫入，轉移快閃記憶體之位址資訊。因為該裝置將為此等寫入而被去選擇(deselected)，所以此區域中之SDRAM資料不可用。以此串列方式，位元址資料及指令資訊可被寫入並可自快閃記憶裝置讀取。控制邏輯另實施上文所述之指令協定，(例如)允許快閃記憶裝置與SDRAM裝置速度考量分離開來。例如，藉由緩衝控制邏輯中快閃記憶裝置之狀態，可將表示忙碌及執行狀態之額外指令回應添加至串列協定。將自快閃記憶裝置返回之資料及狀態緩衝至資料轉移邏輯中之小SRAM區塊，以便使快閃記憶體之讀取及寫入速度與SDRAM匹配。
第8圖表示至快閃記憶裝置之串列轉移之典型實例，其表示藉由韌體330執行之至SDRAM位址空間332(第3圖)之例示性讀取及寫入，該SDRAM位址空間332係保留用於控制快閃記憶體306。一般而言，於步驟802，藉由將IDLE(閒置)指令寫入控制器偵測之位址空間332，韌體發送快閃指令。
於步驟804中，韌體將一快閃記憶體區塊位址請求(其包含表示哪個區塊使用、哪個定址之五個位址寫入操作)及一寫入指令發送至指令位址空間。接著，控制器獲取其需要用於執行寫入之資訊。
在步驟806至808各步驟中，藉由發出寫入指令及叢發讀取、於步驟810迴圈，由此韌體330進行狀態輪詢，直至偵測到就緒狀態，並發出快閃讀取叢發(步驟812)。
在一替代實施例中，藉由載入一系列暫存器，包括向一暫存器寫入忙碌字組以啟動指令之執行，基於暫存器之協定提供對快閃記憶體之存取。其允許單一頁面寫入以啟動一個或一個以上快閃記憶體區塊之寫入或擷取。在其替代方法中，當指令完成時，控制器觸發忙碌字組。所支援之指令包括擷取位址/區塊(或擷取位址區間)、寫入位址/區塊(或寫入位址區間)及刪除位址/區塊(或刪除位址區間)。
此外，由於控制器包括邏輯，該控制器可執行快閃管理。例如，在數次讀取與寫入操作後，快閃記憶體被耗完，因此控制器可重對映存取以平衡快閃記憶體之各種可用區塊之使用，稱為耗損級別(wear leveling)。自可用區塊邏輯移除已知不良區塊，則控制器邏輯亦可執行誤差偵測及校正，並執行對不良區塊管理。
第9圖為雙直列式記憶體模組(dual－inline memory module，DIMM)902之例示性代表圖，其例示如何將快閃記憶體加入習知之個人電腦系統記憶體。該實體快閃晶片可與SDRAM晶片位於同一側、相對側或兩種情形均可。控制器自身可位於DIMM上，或於其外部，若期望，能停用SDRAM及更換快閃資料。
當個人電腦打開時，BIOS(韌體)測試混合式DIMM記憶體是否存在，且若存在，則自快閃記憶體載入至少一些SDRAM記憶體(其代碼)。非揮發性快閃記憶體之存在啟用了自儲存於快閃記憶體中之資料之啟動或恢復操作。例如，自被對映至記憶體區塊之CPU記憶體快取區存取資料，並自SDRAM或快閃記憶體之一解析資料。如果存在足夠之快閃記憶體，可保留整個SDRAM以供休眠(hibernation)，或載入整個操作系統，而無需存取諸如硬碟驅動器之周邊裝置。
本發明容易做出各種修改及替代構造，本文特定說明之具體實施例如圖式所示，且如上文之詳細說明。應瞭解，並非欲將本發明限制於所揭示之特定形式，相反地，本發明涵蓋落於本發明精神及範疇內之所有修改、替代構造及均等物。
188．．．計算裝置
189．．．處理器
190．．．記憶體
192．．．顯示器
193．．．操作系統/鍵盤
194．．．應用程式
195．．．應用程式/資料
196．．．組件
197．．．電源
198．．．輸出機構
199．．．音訊產生器
202．．．混合式記憶裝置
204．．．揮發性記憶體
206．．．非揮發性記憶體
208．．．控制器
210．．．緩衝器組
302A．．．混合式記憶裝置
302B．．．未定義
304．．．SDRAM裝置/SDRAM組件
306．．．快閃記憶裝置/快閃記憶體
306A．．．未定義
306B．．．未定義
308．．．控制器
308A．．．控制器
308B．．．控制器
310．．．緩衝器
310－1．．．緩衝器
310－2．．．緩衝器
320．．．指定區塊
320A．．．窗口
320B．．．窗口
330．．．韌體/韌體碼
332．．．位址空間/狀態資訊/位置/指令區塊
333．．．資訊
389．．．CPU
440．．．位址區間
442．．．資料通道/區塊
444．．．指令通道/區塊
504．．．裝置
602．．．混合式記憶裝置
606．．．NAND快閃記憶體/快閃記憶裝置
902．．．雙直列式記憶體模組
本發明藉由實例說明，且不限於隨附圖式。在隨附圖式中，相似參考數字代表相似組件，其中：第1圖顯示可併入本發明之各種態樣之計算裝置之說明性實例。
第2圖係包括控制器及兩種類型之記憶體之例示性混合式記憶裝置之代表圖，其中可藉由針對各個類型記憶體所定義之單一介面分別存取兩種類型之記憶體。
第3A圖係含有SDRAM及快閃記憶體之具有一SDRAM介面之例示性混合式記憶裝置之代表圖，其可經由SDRAM可定址空間中之一指定記憶體區塊存取。
第3B圖係含有SDRAM及快閃記憶體之具有SDRAM介面之例示性混合式記憶裝置之代表圖，其可經由SDRAM可定址空間中之複數個指定記憶體區塊存取。
第4圖係對應於第一類型記憶體之可定址記憶體空間之代表圖，其中區段用於與第二類型記憶體進行資料及指令通信。
第5圖係可併入混合式記憶裝置之合適類型之SDRAM裝置之例示性代表圖。
第6圖係含有SDRAM裝置(諸如第5圖之裝置)及快閃記憶裝置之具有SDRAM介面之混合式記憶裝置之例示性代表圖。
第7圖係用於控制SDRAM裝置及快閃記憶裝置之時序圖的例示性代表圖。
第8圖係對應於控制器如何將快閃資料輸出至配置以用於叢發資料輸出之SDRAM裝置之例示性步驟之代表圖。
第9圖係如何可將快閃加入至雙直列式記憶體模組(DIMM，dual inline memory module)之代表圖，該模組用於將快閃加入基於DRAM(包括SDRAM)之個人電腦記憶體。
302B．．．未定義
304．．．SDRAM裝置/SDRAM組件
306．．．快閃記憶裝置/快閃記憶體
306A．．．未定義
306B．．．未定義
308B．．．控制器
310－1．．．緩衝器
310－2．．．緩衝器
320A．．．窗口
320B．．．窗口
330．．．韌體/韌體碼
333．．．資訊
389．．．CPU

Claims (37)

  1. 一種在一記憶裝置中用於在一單一介面處理資料操作及用於至少兩個類型的記憶體而無須對該實體記憶裝置作任何改變之方法，其包含以下步驟：透過與該記憶裝置相關之一介面，於一控制器端接收該記憶裝置之指令、位址及資料，該記憶裝置包括至少一第一類型記憶體及一第二類型記憶體，其中該介面針對該第一類型記憶體定義，且該記憶裝置包括關於僅具有該第一類型記憶體的另一記憶裝置的僅軟體改變，使得該記憶裝置無須實體改變以處理該第一類型記憶體及該第二類型記憶體；於該控制器端判定該記憶裝置處接收之資訊是否對應於與該記憶裝置相關之該第一類型記憶體，當其為是之時，輸出訊號至該第一類型記憶體，以將至少一指令傳送至該第一類型記憶體；及於該控制器端判定該記憶裝置處接收之資訊是否對應於與該記憶裝置相關之該第二類型記憶體，當其為是之時，輸出訊號至該第二類型記憶體，以將至少一指令傳送至該第二類型記憶體。
  2. 如申請專利範圍第1項所述之方法，另包含以下步驟：當該所接收之資訊對應於該第二類型記憶體時，停用該第一類型記憶體。
  3. 如申請專利範圍第1項所述之方法，另包含以下步驟：當該所接收之資訊對應於該第二類型記憶體時，輸出一忙碌(busy)指示、於該第二類型記憶體上執行一資料I/O操作，及當該資料I/O操作完成時輸出一就緒(ready)指示。
  4. 如申請專利範圍第1項所述之方法，另包含以下步驟：當該所接收之資訊對應於該第二類型記憶體時，於該記憶裝置之另一組之一或多個位置處存取指令資訊及(或)資料定址資訊。
  5. 如申請專利範圍第4項所述之方法，其中該所接收之資訊對應於資料定址資訊，且另包含以下步驟：讀取該資料定址資訊，以將一所接收之位址對映至該第二類型記憶體之複數個可能區段中之一個區段。
  6. 一種於一記憶裝置中之系統，其包含：一第一類型記憶體；一第二類型記憶體，其中該等第一及第二類型記憶體為硬體型記憶體；一介面，其對應於該第一類型記憶體，使得該記憶裝置根據該第一類型記憶體之一存取協定而運作，且使得僅軟體必須改變以用該第一類型記憶體及該第二類型記憶體兩者來操作該介面，且無須對僅具有該 第一類型記憶體的另一記憶裝置相關的該記憶裝置作任何改變；及一控制器，其耦合至該介面、該第一類型記憶體及該第二類型記憶體，其中基於該介面處所接收之資訊，該控制器判定透過該介面所接收之其他資訊是否應用至該第一類型記憶體或該第二類型記憶體。
  7. 如申請專利範圍第6項所述之系統，其中該第一類型記憶體包含揮發性記憶體，該第二類型記憶體包含非揮發性記憶體，且其中於該介面處所接收之資訊中至少一部分係於對應於該第一類型記憶體之一記憶體位址中接收，該控制器藉由於該介面處所接收之該資訊中該至少一部分，判定透過該介面所接收之相關資訊是否應用至該第一類型記憶體或該第二類型記憶體。
  8. 如申請專利範圍第7項所述之系統，其中該揮發性記憶體包含SDRAM型或DRAM型記憶體，且其中該記憶體位址及於該介面處所接收之該相關資訊包含列存取選通(row access strobe)、行存取選通(column acess strobe)及控制資訊。
  9. 如申請專利範圍第7項所述之系統，其中該非揮發性記憶體包含快閃記憶體，且另包含與該控制器相關之一緩衝器，用於緩衝對該快閃記憶體執行之資料I/O 操作。
  10. 如申請專利範圍第9項所述之系統，另包含一狀態指示器，其中該控制器經由該狀態指示器發出一資料I/O操作是否處於忙碌抑或完成之訊號。
  11. 如申請專利範圍第6項所述之系統，其中該記憶裝置被併入一雙直列式記憶體模組(daul inline memory module)。
  12. 如申請專利範圍第6項所述之系統，其中該控制器：(a)與該第一類型記憶體直接通信；及(b)具有一緩衝器組於其上，以用於與該第二類型記憶體通信。
  13. 如申請專利範圍第6項所述之系統，其中該控制器於對應於該第一類型記憶體之一組之一或多個位置存取指令資訊及(或)資料定址資訊。
  14. 一種在一計算裝置中之系統，其包含：一中央處理單元(CPU)；一混合式記憶裝置包括：基於DRAM的記憶體；快閃型記憶體，其具有比該基於DRAM的記憶體的一速度較慢的一速度； 韌體；實體架構，其包括與僅具有基於DRAM的記憶體的一記憶裝置相關的僅該韌體的改變，使得無實體改變以適應在該混合式裝置中的該快閃型記憶體；一介面，對應於該基於DRAM的記憶體；及一控制器，其具有該基於DRAM的記憶體的至少該速度的一速度匹配緩衝器組；一組件，其：透過該介面發起輸入/輸出(I/O)操作至該控制器，包括藉由將與I/O相關之資料寫入該基於DRAM的記憶體之一或多個位址；導致該控制器將該基於DRAM的記憶體之該一或多個位址對映至該快閃型記憶體，藉此表示該I/O相關之資料將在該快閃型記憶體上被使用；導致該控制器將一狀態設為忙碌，該狀態表示該韌體對該控制器的一忙碌狀態；將資料填入該速度匹配緩衝器組；當該速度匹配緩衝器組具有足夠資料以補償在該基於DRAM的記憶體之速度的差時，將該狀態設為就緒(ready)；及當該韌體輪詢狀態且判定該狀態被設為就緒時，輸出來自該速度匹配緩衝器組之該資料，其中該CPU未發覺該韌體之該狀態的輪詢。
  15. 如申請專利範圍第14項所述之系統，其中該I/O相關之資料與一讀取指令相關，其中將資料填入該速度匹配緩衝器組包括從該快閃型記憶體獲得該資料，且其中輸出該資料包括輸出從該快閃型記憶體所獲得的該資料。
  16. 如申請專利範圍第14項所述之系統，其中該I/O相關之資料與一寫入指令相關，其中將資料填入該速度匹配緩衝器組包括從該韌體獲得該資料，且其中輸出該資料包括將該資料寫入該快閃型記憶體。
  17. 如申請專利範圍第14項所述之系統，其中該CPU未發覺該快閃型記憶體。
  18. 一種用於對一快閃裝置實行串列轉移且藉由韌體對保留用於控制該快閃裝置的非快閃記憶體之位址空間使用讀取及寫入的方法，該方法包含以下步驟：對快閃記憶體發送一指令，其中發送該指令之步驟係藉由至少一控制器偵測該指令而發生，該指令被寫入保留用於該快閃記憶體的位址空間，其中該位址空間係非快閃記憶體的一第二類型記憶體；發送一快閃區塊位址請求；輪詢狀態，直到偵測到一就緒狀態；及在偵測到該就緒狀態之後，發送一快閃讀取叢發 (flash read burst)。
  19. 如申請專利範圍第18項所述之方法，其中該第二類型記憶體係為SDRAM。
  20. 如申請專利範圍第18項所述之方法，其中對快閃記憶體發送一指令之步驟包含以下步驟：將一IDLE指令寫入保留用於該快閃記憶體的該位址空間。
  21. 如申請專利範圍第18項所述之方法，其中發送一快閃區塊位址請求之步驟包含以下步驟：將表示使用哪個區塊及哪個定址的五個位址寫入操作與一個寫入指令發送至該位址空間。
  22. 如申請專利範圍第18項所述之方法，其中輪詢狀態之步驟包含以下步驟：發出一寫入指令及一叢發讀取。
  23. 如申請專利範圍第18項所述之方法，其中對該快閃裝置的存取係透過載入一系列暫存器的一基於暫存器的協定而被允許。
  24. 如申請專利範圍第23項所述之方法，其中該系列暫存器包括對一暫存器寫入一忙碌字組，以啟動該指令之執行。
  25. 如申請專利範圍第24項所述之方法，其中當該指令完成時，由該控制器觸發該忙碌字組。
  26. 如申請專利範圍第23項所述之方法，其中該控制器係配置成接收以下之各者作為該指令：擷取位址區間；寫入位址區間；及刪除位址區間。
  27. 如申請專利範圍第18項所述之方法，進一步包含以下步驟：在一數量的讀取及/或寫入之後，決定該快閃裝置被耗完；從可用區塊邏輯性地移除該快閃裝置的已知不良區塊；及藉由至少對該快閃裝置重對映存取且平衡快閃的各種可用區塊的使用，而決定該快閃裝置之耗損級別(wear leveling)。
  28. 一種具有電腦可執行指令儲存於其上之電腦可讀取儲存媒體，該等指令當由一計算裝置之一處理器執行時，造成該計算裝置執行以下步驟：對快閃記憶體發送一指令，其中發送該指令之步 驟係藉由至少一控制器偵測該指令而發生，該指令被寫入保留用於該快閃記憶體的位址空間，其中該位址空間係非快閃記憶體的一第二類型記憶體；發送一快閃區塊位址請求；輪詢狀態，直到偵測到一就緒狀態；及在偵測到該就緒狀態之後，發送一快閃讀取叢發(flash read burst)。
  29. 如申請專利範圍第28項所述之電腦可讀取儲存媒體，其中該第二類型記憶體係為SDRAM。
  30. 如申請專利範圍第28項所述之電腦可讀取儲存媒體，其中對快閃記憶體發送一指令之步驟包含以下步驟：將一IDLE指令寫入保留用於該快閃記憶體的該位址空間。
  31. 如申請專利範圍第28項所述之電腦可讀取儲存媒體，其中發送一快閃區塊位址請求之步驟包含以下步驟：將表示使用哪個區塊及哪個定址的五個位址寫入操作與一個寫入指令發送至該位址空間。
  32. 如申請專利範圍第28項所述之電腦可讀取儲存媒體，其中輪詢狀態之步驟包含以下步驟：發出一寫入指令及一叢發讀取。
  33. 如申請專利範圍第28項所述之電腦可讀取儲存媒體，其中對該快閃裝置的存取係透過載入一系列暫存器的一基於暫存器的協定而被允許。
  34. 如申請專利範圍第33項所述之電腦可讀取儲存媒體，其中該系列暫存器包括對一暫存器寫入一忙碌字組，以啟動該指令之執行。
  35. 如申請專利範圍第34項所述之電腦可讀取儲存媒體，其中當該指令完成時，由該控制器觸發該忙碌字組。
  36. 如申請專利範圍第28項所述之電腦可讀取儲存媒體，進一步包含：在一數量的讀取及/或寫入之後，決定該快閃裝置被耗完；從可用區塊邏輯性地移除該快閃裝置的已知不良區塊；及藉由至少對該快閃裝置重對映存取且平衡快閃的各種可用區塊的使用，而決定該快閃裝置的耗損級別(wear leveling)。
  37. 一種用於對一快閃裝置實行串列轉移且藉由韌體對保 留用於控制該快閃裝置的非快閃記憶體之位址空間使用讀取及寫入的計算裝置，該計算裝置包含：一雙直列式記憶體模組(DIMM)，該雙直列式記憶體模組包含：複數個快閃晶片；複數個SDRAM晶片；及一控制器，其中該控制器包括停用該等SDRAM及更換快閃資料的能力；BIOS韌體，配置成測試混合式DIMM記憶體的存在，且當存在時，該BIOS韌體從該等快閃晶片載入至少某些SDRAM記憶體，其中非揮發性快閃記憶體的存在啟用了從儲存於該等快閃晶片中的資料來啟動或恢復的操作；及一硬碟驅動器，其中當存在足夠的快閃晶片時，該計算裝置的啟動(boot-up)保留所有該等SDRAM晶片用於休眠(hibernation)，而無須存取該硬碟驅動器。
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