CN111512374B - 一种混合存储设备及访问方法 - Google Patents

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Abstract

一种混合存储设备(200)，包括：接口(201)，用于将所述混合存储设备(200)电连接至外部设备(802)，并与所述外部设备(802)交互数据；至少一个存储通道(202)，电连接至所述接口(201)，用于与所述接口(201)交互所述数据；多个片选线(203)，其中，每个片选线(203)电连接至所述至少一个存储通道(202)中的一个存储通道(202)，用于与所述一个存储通道(202)交互所述数据；多个存储介质颗粒，其中每个存储介质颗粒电连接至一个片选线(203)，用于与所述一个片选线(203)交互所述数据；其中，所述多个存储介质颗粒包括非易失性随机访问存储器NVRAM和闪存。

Description

一种混合存储设备及访问方法
技术领域
本申请涉及存储技术领域，尤其涉及一种混合存储设备及访问方法。
背景技术
随着互联网的快速发展，越来越多的数据需要进行存储。现有的存储器包括两种，一种是随机访问存储器(random access memory，RAM)，另一种是只读存储器(read onlymemory，ROM)，前者掉电数据丢失，后者掉电数据不丢失。在移动终端领域，包括但不限于手机、平板电脑(Pad)、笔记本等电子产品，既有RAM，比如，低功耗双重数据比率(low powerdouble data rate，LPDDR)存储器、第三代低功耗双重数据比率(low power double datarate 3，LPDDR3)存储器或第四代低功耗双重数据比率(low power double data rate 4，LPDDR4)存储器，用于程序的加载、运行等；又有ROM或NAND闪存(NAND flash)，比如嵌入式多媒体控制器(embedded multi media card，eMMC)或通用闪存存储器(universal flashstorage，UFS)，用于系统文件、用户数据(如照片、电影、应用程序(application，APP)等)的存放。RAM具有访问速度快，但是掉电数据丢失(易失性)的特点，而ROM具有掉电数据不丢失(非易失性)，但是访问速度慢的特点。
在现有的存储方案中，如图1所示，在片上系统(system on chip，SoC)中集成易失性控制器(Volatile Controller)，用于外部连接低功耗双重数据比率(low power doubledata rate，LPDDR)存储器，如LPDDR3存储器或/LPDDR4存储器等，并集成非易失性控制器(Non-Volatile Controller)，用于连接外部NAND flash，如eMMC4.5/5.0/5.1或者UFS2.0/2.1等。LPDDR存储器性能高，访问延时(Latency)小，读写寿命(Endurance)高，容量相对小，单位Gbit价格贵，并且掉电时数据会丢失。而NAND flash则相反，性能低，访问延时大，读写寿命低，容量相对更大，单位Gbit价格便宜，并且掉电时数据不丢失。
现有方案，受限于成本制约，LPDDR存储器容量有限，在高内存应用场景时(如拍照)，需要将原来驻留在LPDDR存储器中的部分进程杀死，或者通过内存压缩内存压缩(ZRAM)，当这些进程需要被再次调用时，则需要重新加载，或者先解压缩运行，而这将导致系统再调用存储器时存在很大延时，系统的效率低。
发明内容
本申请实施例提供了一种混合存储设备及访问方法，用于提升存储设备的整体存储性能。
本申请第一方面提供了一种混合存储设备，包括：接口，用于将所述混合存储设备电连接至外部设备，并与所述外部设备交互数据；至少一个存储通道，电连接至所述接口，用于与所述接口交互所述数据；多个片选线，其中，每个片选线电连接至所述至少一个存储通道中的一个存储通道，用于与所述一个存储通道交互所述数据；多个存储介质颗粒，其中每个存储介质颗粒电连接至一个片选线，用于与所述一个片选线交互所述数据；其中，所述多个存储介质颗粒包括非易失性随机访问存储器NVRAM和闪存。本申请实施例在存储介质颗粒中引入非易失性随机访问存储器(non-volatile random access memory，NVRAM)，利用NVRAM性能高、读写寿命高、非易失性的特点，实现了双倍速率同步动态随机(doubledata rate，DDR)存储器的扩展，提升了混合存储设备的整体存储性能，并降低了系统延时，提高了系统的效率。
在一种可能的设计中，在本申请实施例第一方面的第一种实现方式中，至少一个存储通道包括n个存储通道，其中，n个存储通道中包括m个第一存储通道和n-m个第二存储通道，每个第一存储通道通过所述多个片选线中的j个第一片选线分别连接j个NVRAM，每个第二存储通道通过所述多个片选线中的k个第二片选线分别连接k个闪存，其中，所述n、所述m均为正整数，且所述n大于所述m，所述j、所述k均为正整数。至少一个存储通道连接NVRAM和闪存，通过控制存储通道的使能，实现对各个存储通道上连接的NVRAM和闪存的访问控制。
在一种可能的设计中，在本申请实施例第一方面的第二种实现方式中，至少一个存储通道包括n个存储通道，每个存储通道连接所述多个片选线中的k个片选线，其中，所述k个片选线包括j个第一片选线和k-j个第二片选线，所述n、所述j、所述k均为正整数，且所述k大于所述j；每个第一片选线连接一个NVRAM，每个第二片选线连接一个闪存。与同一个存储通道连接的片选线连接有NVRAM和NAND，通过控制与存储通道连接的片选线的使能，实现对各个存储通道上连接的NVRAM和NAND的访问控制。
在一种可能的设计中，在本申请实施例第一方面的第三种实现方式中，至少一个存储通道包括n个存储通道，其中，每个存储通道连接所述多个片选线中的j个片选线，所述n、所述j为正整数；每个片选线与一个NVRAM连接，且所述一个NVRAM进一步与一个闪存连接以连通所述每个片选线和所述一个闪存。与每个存储通道连接的片选线与NVRAM和闪存串联，根据指令的类型和指令指示的地址进行不同的操作，实现对各个存储通道上串联的NVRAM和闪存的访问控制。
可选地，所述闪存为NAND闪存。
可选地，所述接口包括：物理层设备，用于与外部设备交互数据；控制器，用于使能至少一个存储通道中的一个或多个存储通道，以及用于使能与该一个或多个存储通道电连接的一个或多个片选线，并通过所述一个或多个存储通道和所述一个或多个片选线与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据。
可选地，每个存储介质颗粒是个晶粒。
可选地，混合存储设备还包括封装结构，用于封装所述至少一个存储通道、多个片选线和所述多个存储介质颗粒。所述接口用于将位于所述封装内部的所述多个存储介质颗粒电连接至所述外部设备，以用于在所述多个存储介质颗粒与外部设备间交互数据。
本申请第二方面提供了一种混合存储系统，包括：如上述第一方面至第一方面的第三种实现方式中任一项所述的混合存储设备和所述外部设备，其中，所述外部设备包括非易失性控制器，电连接至所述混合存储设备，并用于与所述混合存储设备交互所述数据。本申请实施例在存储介质颗粒中引入非易失性随机访问存储器NVRAM，利用NVRAM性能高、读写寿命高、非易失性的特点，提升了混合存储系统的整体存储性能，提高了混合存储系统的效率。
本申请第三方面提供了一种混合存储设备的访问方法，接收外部设备发送的指令；确定该指令指示的地址或该指令的类型；根据地址或类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，其中，多个片选线分别电连接至多个存储介质颗粒，所述多个存储介质颗粒包括非易失性随机访问存储器NVRAM和闪存；通过所述一个或多个存储通道和所述一个或多个片选线，与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据。本申请实施例，在存储介质中引入非易失性随机访问存储器NVRAM，利用NVRAM性能高、读写寿命高、非易失性的特点，实现了双倍速率同步动态随机存储器的扩展，提升了混合存储设备的整体存储性能，提高了混合存储系统的效率。
在一种可能的设计中，在本申请实施例第三方面的第一种实现方式中，所述至少一个存储通道包括至少一个第一存储通道和至少一个第二存储通道，所述至少一个第一存储通道通过第一片选线连接所述NVRAM，所述至少一个第二存储通道通过第二片选线连接所述闪存，所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：若所述指令的地址为所述NVRAM的地址，则使能所述至少一个第一存储通道和与所述至少一个第一存储通道连接的片选线，并通过所述至少一个第一存储通道和所述与所述至少一个第一存储通道连接的片选线访问所述NVRAM；若所述指令的地址为所述闪存的地址，则使能所述至少一个第二存储通道和与所述至少一个第二存储通道连接的片选线，并通过所述至少一个第二存储通道和所述与所述至少一个第二存储通道连接的片选线访问所述闪存。通过控制存储通道以及与存储通道相连的片选线的使能，实现对每个存储通道上连接的NVRAM和闪存的访问控制。
在一种可能的设计中，在本申请实施例第三方面的第二种实现方式中，所述至少一个存储通道连接有至少一个第一片选线和至少一个第二片选线，所述至少一个第一片选线连接所述NVRAM，所述至少一个第二片选线连接所述闪存，所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：若所述指令的地址为所述NVRAM的地址，则使能所述至少一个存储通道和所述至少一个第一片选线，并通过所述至少一个存储通道和所述至少一个第一片选线访问所述NVRAM；若所述指令的地址为所述闪存的地址，则使能所述至少一个存储通道和所述至少一个第二片选线，并通过所述至少一个存储通道和所述至少一个第二片选线访问所述闪存。通过控制每个存储通道以及与每个存储通道连接的第一片选线和第二片选线的使能，实现对每个存储通道上连接的NVRAM和闪存的访问控制。
在一种可能的设计中，在本申请实施例第三方面的第三种实现方式中，每个片选线与一个NVRAM连接，且所述一个NVRAM进一步与一个闪存连接，所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：若所述指令的类型为写操作指令的类型，则使能所述至少一个存储通道和所述一个或多个片选线，所述写操作指令用于指示写入目标数据；所述通过所述一个或多个存储通道和所述一个或多个片选线，与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据，包括：若所述NVRAM的剩余空间小于所述目标数据的大小，则在所述闪存上写入所述目标数据；若所述NVRAM的剩余空间大于或等于所述目标数据的大小，则判断所述目标数据是否为热数据；若所述目标数据为所述热数据，则在所述NVRAM上写入所述目标数据；若所述目标数据不为所述热数据，则在所述闪存上写入所述目标数据。与每个存储通道连接的片选线与NVRAM和闪存串联，根据指令的类型进行不同的操作，实现对每个存储通道上串联的NVRAM和闪存的访问控制。
在一种可能的设计中，在本申请实施例第三方面的第四种实现方式中，每个片选线与一个NVRAM连接，且所述一个NVRAM进一步与一个闪存连接，所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：若所述指令的类型为读操作指令的类型，则使能所述至少一个存储通道和所述一个或多个片选线，所述读操作指令用于指示读取目标数据；所述通过所述一个或多个存储通道和所述一个或多个片选线，与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据，包括：判断所述NVRAM是否存在所述目标数据；若所述NVRAM存在所述目标数据，则从所述NVRAM中读取所述目标数据；若所述NVRAM不存在所述目标数据，则从所述闪存中读取所述目标数据。与每个存储通道连接的片选线与NVRAM和闪存串联，根据指令的类型进行不同的操作，实现对每个存储通道上串联的NVRAM和闪存的访问控制。
在本申请实施例，在存储介质中引入非易失性随机访问存储器NVRAM，利用NVRAM性能高、读写寿命高、非易失性的特点，提升了混合存储设备的整体存储性能，提高了混合存储系统的效率。
附图说明
图1为现有的存储方案的存储结构示意图；
图2为本申请实施例中混合存储设备的一个结构示意图；
图3为本申请实施例中混合存储设备的另一个结构示意图；
图4为本申请实施例中混合存储设备的另一个结构示意图；
图5为本申请实施例中混合存储设备的另一个结构示意图；
图6为本申请实施例中接口的功能示意图；
图7为本申请实施例中接口控制存储介质颗粒的示意图；
图8为本申请实施例中混合存储系统的结构示意图；
图9为本申请实施例中混合存储设备的访问方法的一个流程示意图。
具体实施方式
本申请实施例提供了一种混合存储设备及访问方法，用于提升了存储设备的整体存储性能。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
本申请文件中提及的“第一”或“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，本申请文件中提及的“包括”或“具有”及其任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请应用于存储介质领域，本领域技术人员一直在研究和探索新的存储介质，期望它既有类似低功耗双重数据比率(low power double data rate，LPDDR)的高性能、高读写寿命，又有NAND的高密度(大容量)、非易失性等特点，即结合两者的优点于一身。电阻式随机访问存储器(resistive random access memory，ReRAM)、铁电体随机访问存储器(ferroelectric random access memory，FRAM)、磁阻式随机访问存储器(magneticrandom access memory，MRAM)、相变存储器(phase change memory，PCM)(如3D Xpoint)、导电桥随机访问存储器(conductive-bridging random access memory，cbRAM)等新介质统称为非易失性随机访问存储器(non-volatile random access memory，NVRAM)。这些不同NVRAM介质，其工作原理并不相同，例如ReRAM，根据施加在金属氧化物上的不同电压，使材料的电阻处于高阻态和低阻态，从而记录“0”和“1”。又例如MRAM，其利用自由层和固定层磁化的方向不同所导致的磁电阻不同来记录“0”和“1”。又例如PCM，以3D Xpoint为例，通过给cell单元加热，改变存储单元的相位(晶态与非晶体)，从而表达“0”和“1”。本申请对NVRAM的具体类型不做限定。需要说明的是，本申请实施例中涉及的闪存可以是NANDflash，还可以是NOR flash，为了便于理解，本申请实施例中以NAND flash为例进行说明，简称为NAND。
本申请提供了一种混合存储设备，请参阅图2，本申请实施例中混合存储设备200的一个实施例包括：接口201，用于将混合存储设备电连接至外部设备，并与外部设备交互数据；至少一个存储通道202，电连接至接口201，用于与接口201交互数据；多个片选线203，其中，每个片选线电连接至所述至少一个存储通道中的一个存储通道，用于与所述一个存储通道交互所述数据；多个存储介质颗粒204，其中每个存储介质颗粒电连接至一个片选线，用于与所述一个片选线交互所述数据；其中，所述多个存储介质颗粒204包括非易失性随机访问存储器NVRAM和闪存。可选地，混合存储设备还包括封装结构(图中未示出)，用于封装所述至少一个存储通道202、多个片选线203和所述多个存储介质颗粒204。所述接口201用于将位于所述封装内部的所述多个存储介质颗粒204电连接至所述外部设备，以用于在所述多个存储介质颗粒204与外部设备间交互数据。该封装可采用现有的封装技术来实现。
可以理解的是，电连接可以是物理的直接电连接，也可以通过场效应晶体(fieldeffect transistor，FET)或其他元件实现电学电连接，具体此处不做限定。
需要说明的是，接口201包括物理层设备和控制器；其中，物理层设备与外部设备交互数据，控制器用于使能至少一个存储通道中的一个或多个存储通道，以及用于使能与该一个或多个存储通道电连接的一个或多个片选线，并通过所述一个或多个存储通道和所述一个或多个片选线与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据。
本申请实施例，在存储介质中引入非易失性随机访问存储器NVRAM，利用NVRAM性能高、读写寿命高、非易失性的特点，实现了双倍速率同步动态随机存储器的扩展，提升了混合存储设备的整体存储性能，提高了混合存储系统的效率。
需要说明的是，该混合存储设备提供一个对外接口201，例如，快速外设组件互连标准(peripheral component interconnect express，PCIe)接口，用于与片上系统(system on chip，SoC)的对接；也可以是其它接口，如UFS接口、通用串行总线(universalserial bus，USB)接口等，具体此处不做限定。NVRAM和NAND的访问均通过该接口完成通信，而NVRAM与NAND的内部架构有三种实现方案，分别称之为：1)通道选择方案；2)片选选择方案；和3)串联方案。下面对不同的方案分别进行介绍。
在一种可行的实现方式中，如图3所示，当NVRAM与NAND的内部架构为通道选择方案时，闪存可以为NAND，至少一个存储通道202包括n个存储通道(CH1～CHn)，其中，所述n个存储通道中包括m个第一存储通道(CH1～CHm)和n-m个第二存储通道(CHm+1～CHn)，每个第一存储通道(CH1～CHm中任意一个)通过多个片选线中的j个第一片选线(CE1～CEj)分别连接j个NVRAM，每个第二存储通道(CHm+1～CHn中任意一个)通过多个片选线中的k个第二片选线(CE1～CEk)分别连接k个NAND，其中，所述n、所述m均为正整数，且所述n大于所述m，所述j、所述k均为正整数。
在该通道选择方案中，对于存储通道CH1～CHm而言，所连接的存储介质颗粒全部为NVRAM，且每个通道上均有j个片选线可以使能，即片选线CE1～CEj，最大可实现m×j个晶粒(Die)并发，在实际应用中需要根据性能要求与功耗约束进行权衡。对于存储通道CHm+1～CHn而言，所连接的介质全部为NAND，且每个通道上均有k个片选线可以使能，即片选线CE1～CEk，最大可实现(n-m)×k个Die并发，在实际应用中需要根据性能要求与功耗约束进行权衡。对于接口201而言(例如，可以是PCIe Controller)，可以认为是挂接了两种不同的设备，即NVRAM设备和NAND设备，当需要访问NVRAM设备时，使能(Enable)通道CH1～CHm中的一个或多个通道，并关闭通道CHm+1～CHn。反之，当需要访问NAND设备时，使能CHm+1～CHn通道中的一个或多个通道，并关闭CH1～CHm通道。
需要说明的是，Die就是IC未封装前的晶粒，是从硅晶片(wafer)上用激光切割下，将半导体晶圆(wafer)分割而成的小片(Die)。每一个Die就是一个独立的尚未封装的芯片，它可由一个或多个电路组成，但最终将被作为一个单位而封装起来成为我们常见的内存颗粒、中央处理器(central processing unit，CPU)等常见芯片。本实施例的一个Die对应于一个存储介质颗粒，即本申请实施例中的一个Die可以是一个NVRAM设备，也可以是一个NAND设备。
本申请实施例的实现方式中，与同一个存储通道连接的片选线连接NVRAM或NAND，通过控制存储通道的使能和关闭，实现对存储通道上连接的NVRAM或NAND的访问控制。
在一种可行的实现方式中，如图4所示，当NVRAM与NAND的内部架构为片选选择方案时，闪存可以为NAND，至少一个存储通道202包括n个存储通道(CH1～CHn)，每个存储通道连接k个片选线，其中，k个片选线包括j个第一片选线(CE1～CEj)和k-j个第二片选线(CEj+1～CEk)，所述n、所述j、所述k均为正整数，且所述k大于所述j；每个第一片选线(CE1～CEj中任意一个)连接一个NVRAM，每个第二片选线(CEj+1～CEk中任意一个)连接一个NAND。
在该片选选择方案中，所有的存储通道，即通道CH1～CHn，都既连接有NVRAM，又连接有NAND两种存储介质颗粒。其中，第一片选线(CE1～CEj)对应连接NVRAM，第二片选线(CEj+1～CEk)对应连接NAND。对于NVRAM最大可实现n×j个Die并发，NAND最大可实现n×(k-j)个并发，在实际应用中需要根据性能要求与功耗约束进行权衡。对于接口201而言，可以认为是挂接了两种不同的设备，即NVRAM设备和NAND设备，当需要访问NVRAM设备时，使能通道CH1～CHn，同时使能第一片选线CE1～CEj，并关闭第二片选线CEj+1～CEk。反之，当需要访问NAND设备时，使能通道CH1～CHn，同时使能第二片选线CEj+1～CEk，并关闭第一片选线CE1～CEj。
本申请实施例的实现方式中，与同一个存储通道连接的第一片选线连接NVRAM，第二片选线连接NAND，通过控制与存储通道连接的第一片选线和第二片选线的使能，实现对存储通道上连接的NVRAM和NAND的访问控制。
在一种可行的实现方式中，如图5所示，当NVRAM与NAND的内部架构为串联方案时，至少一个存储通道202包括n个存储通道(CH1～CHn)，其中，每个存储通道连接j个片选线(CE1～CEj)，所述n、所述j为正整数；每个片选线与一个NVRAM连接，且所述一个NVRAM进一步与一个闪存连接以连通所述每个片选线和所述一个闪存。
在该串联方案中，所有存储通道，所有片选中都既有NVRAM，又有NAND。所有进入NAND的数据都需要先经过NVRAM，具体见图5。在该方案中，接口201需要实现三个基本功能，包括：1、对NVRAM的访问与管理；2、实现NVRAM与NAND之间的数据交互；3、对NAND的访问和管理，如图6所示。
接口201向非易失性随机访问存储器NVRAM发送控制信号(Control Signal)，通过数据(Data)总线实现对NVRAM的访问与管理。接口201还可以对NAND进行访问与管理，例如，进行垃圾回收(garbage collection，GC)等操作，需要接口201给NAND发送相关的控制指令(Control Signal)。实现NVRAM与NAND之间的数据交互，同样需要接口201给NVRAM和NAND发送控制信号(Control Signal)，具体如图7。
对于混合存储介质的写操作指令，首先写入NVRAM中，再根据情况如数据冷热情况、NVRAM剩余空间等情况决定是否需要将数据写入NAND中。对于混合存储介质的读操作指令，首先在NVRAM中读取需要的数据，如果NVRAM中没有需要读取的数据则继续在NAND中读取需要的数据。
需要说明的是，数据的冷热可以根据实际情况进行设置，例如，将短时间内经常访问的数据视为热数据，不经常访问的数据视为冷数据。具体的，为每一个数据设置一个访问次数，当一段时间内，数据的访问次数超过预先设置的阈值，则将该数据视为热数据，将热数据之外的数据视为冷数据。
本申请实施例的实现方式中，与每个存储通道连接的片选线与一个NVRAM和一个NAND串联，根据接收到的指令的类型进行不同的操作，实现对存储通道上串联的NVRAM和NAND的访问控制。
本申请实施例中混合存储设备除了用于诸如手机等移动终端设备上，还可以应用在包括平板电脑(pad)、笔记本(notebook)、服务器(server)等涉及多种混合介质应用的装置。
本申请提供了一种混合存储系统，请参阅图8，本申请实施例中混合存储系统800的一个实施例包括：混合存储设备801和外部设备802；其中，所述外部设备802包括非易失性控制器8021，电连接至所述混合存储设备801，并用于与所述混合存储设备801交互数据；混合存储设备801为上述实施例及任一实现方式中所述的混合存储设备。可选的，混合存储系统800还可以包括：易失性控制模块和易失性存储介质设备；所述易失性控制模块连接所述易失性存储介质设备。
请参阅图9，本申请实施例提供了一种混合存储设备的访问方法，应用在上述实施例及各个实现方式中涉及的混合存储设备，所述混合存储设备包括至少一个存储通道、多个片选线和多个存储介质颗粒，所述至少一个存储通道连接所述片选线，所述片选线连接所述存储介质，所述方法包括：901、接收外部设备发送的指令；902、确定指令指示的地址或指令的类型；903、根据地址或类型使能至少一个存储通道中的一个或多个存储通道、以及与一个或多个存储通道电连接的多个片选线中的一个或多个片选线，其中，多个片选线分别电连接至多个存储介质颗粒，多个存储介质颗粒包括非易失性随机访问存储器NVRAM和闪存(即根据地址或类型使能一个或多个存储介质颗粒)；904、通过一个或多个存储通道和一个或多个片选线，与电连接至一个或多个片选线的一个或多个存储介质颗粒交互数据(与一个或多个存储介质颗粒做交互数据)。
需要说明的是，NVRAM与闪存(本申请实施例中为NAND)的内部架构不同，控制的方式也不同，具体过程如下：
(1)当至少一个存储通道包括至少一个第一存储通道和至少一个第二存储通道，至少一个第一存储通道通过第一片选线连接NVRAM，至少一个第二存储通道通过第二片选线连接闪存时，即采用通道选择方案时：
若指令的地址为NVRAM的地址，则使能至少一个第一存储通道和与所述至少一个第一存储通道连接的片选线，并通过至少一个第一存储通道和与所述至少一个第一存储通道连接的片选线访问所述NVRAM；若指令的地址为闪存的地址，则使能至少一个第二存储通道和与所述至少一个第二存储通道连接的片选线，并通过至少一个第二存储通道和与所述至少一个第二存储通道连接的片选线访问所述闪存。
(2)当至少一个存储通道连接有至少一个第一片选线和至少一个第二片选线，第一片选线连接NVRAM，第二片选线连接闪存时，即采用片选选择方案时：
若指令的地址为NVRAM的地址，则使能至少一个存储通道和至少一个第一片选线，并通过至少一个存储通道和至少一个第一片选线访问NVRAM；若指令的地址为闪存的地址，则使能至少一个存储通道和至少一个第二片选线，并通过至少一个存储通道和至少一个第二片选线访问闪存。
(3)当每个片选线与一个NVRAM连接，且一个NVRAM进一步与一个闪存连接时，即采用串联方案时：
若指令的类型为写操作指令的类型，则使能至少一个存储通道和一个或多个片选线，写操作指令用于指示写入目标数据；若NVRAM的剩余空间小于目标数据的大小，则在闪存上写入目标数据；若NVRAM的剩余空间大于或等于目标数据的大小，则判断目标数据是否为热数据；若目标数据为热数据，则在NVRAM上写入目标数据；若目标数据不为热数据，则在闪存上写入目标数据。
(4)当每个片选线与一个NVRAM连接，且一个NVRAM进一步与一个闪存连接时，即采用串联方案时：
若指令的类型为读操作指令的类型，则使能至少一个存储通道和一个或多个片选线，读操作指令用于指示读取目标数据；判断NVRAM是否存在目标数据；若NVRAM存在目标数据，则从NVRAM中读取目标数据；若NVRAM不存在目标数据，则从闪存中读取目标数据。
本申请实施例，在存储介质中引入非易失性随机访问存储器NVRAM，利用NVRAM性能高、读写寿命高、非易失性的特点，提升了混合存储设备的整体存储性能，提高了系统的效率。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，设备(装置)和方法，可以通过其它的方式实现。例如，以上所描述的混合存储设备的实施例仅仅是示意性的，另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
本申请实施例中涉及的混合存储设备可以作为独立的产品销售或使用，还可以作为一个计算机的可读取存储介质。以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种混合存储设备，其特征在于，包括：
接口，用于将所述混合存储设备电连接至外部设备，并与所述外部设备交互数据；
至少一个存储通道，电连接至所述接口，用于与所述接口交互所述数据；
多个片选线，其中，每个片选线电连接至所述至少一个存储通道中的一个存储通道，用于与所述一个存储通道交互所述数据；
多个存储介质颗粒，其中每个存储介质颗粒电连接至一个片选线，用于与所述一个片选线交互所述数据；其中，所述多个存储介质颗粒包括非易失性随机访问存储器NVRAM和闪存；
封装结构，用于封装所述至少一个存储通道、所述多个片选线和所述多个存储介质颗粒；
所述接口包括物理层设备和控制器；其中，所述物理层设备与所述外部设备交互数据，所述控制器用于使能至少一个存储通道中的一个或多个存储通道，以及用于使能与所述一个或多个存储通道电连接的一个或多个片选线，并通过所述一个或多个存储通道和所述一个或多个片选线与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据。
2.根据权利要求1所述的混合存储设备，其特征在于，
所述至少一个存储通道包括n个存储通道，其中，所述n个存储通道中包括m个第一存储通道和n-m个第二存储通道，每个第一存储通道通过所述多个片选线中的j个第一片选线分别连接j个NVRAM，每个第二存储通道通过所述多个片选线中的k个第二片选线分别连接k个闪存，其中，所述n、所述m均为正整数，且所述n大于所述m，所述j、所述k均为正整数。
3.根据权利要求1所述的混合存储设备，其特征在于，
所述至少一个存储通道包括n个存储通道，每个存储通道连接所述多个片选线中的k个片选线，其中，所述k个片选线包括j个第一片选线和k-j个第二片选线，所述n、所述j、所述k均为正整数，且所述k大于所述j；每个第一片选线连接一个NVRAM，每个第二片选线连接一个闪存。
4.根据权利要求1所述的混合存储设备，其特征在于，
所述至少一个存储通道包括n个存储通道，其中，每个存储通道连接所述多个片选线中的j个片选线，所述n、所述j为正整数；每个片选线与一个NVRAM连接，且所述一个NVRAM进一步与一个闪存连接以连通所述每个片选线和所述一个闪存。
5.一种混合存储系统，其特征在于，包括：
如权利要求1-4任一项所述的混合存储设备和所述外部设备，其中，所述外部设备包括非易失性控制器，电连接至所述混合存储设备，并用于与所述混合存储设备交互所述数据。
6.一种混合存储设备的访问方法，其特征在于，所述方法应用于如权利要求1-4所述方法任一项所述的混合存储设备，所述方法包括：
接收外部设备发送的指令；
确定所述指令指示的地址或所述指令的类型；
根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，其中，多个片选线分别电连接至多个存储介质颗粒，所述多个存储介质颗粒包括非易失性随机访问存储器NVRAM和闪存；
通过所述一个或多个存储通道和所述一个或多个片选线，与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据。
7.根据权利要求6所述的混合存储设备的访问方法，其特征在于，所述至少一个存储通道包括至少一个第一存储通道和至少一个第二存储通道，所述至少一个第一存储通道通过第一片选线连接所述NVRAM，所述至少一个第二存储通道通过第二片选线连接所述闪存，
所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：
若所述指令的地址为所述NVRAM的地址，则使能所述至少一个第一存储通道和与所述至少一个第一存储通道连接的片选线，并通过所述至少一个第一存储通道和所述与所述至少一个第一存储通道连接的片选线访问所述NVRAM；
若所述指令的地址为所述闪存的地址，则使能所述至少一个第二存储通道和与所述至少一个第二存储通道连接的片选线，并通过所述至少一个第二存储通道和所述与所述至少一个第二存储通道连接的片选线访问所述闪存。
8.根据权利要求6所述的混合存储设备的访问方法，其特征在于，所述至少一个存储通道连接有至少一个第一片选线和至少一个第二片选线，所述至少一个第一片选线连接所述NVRAM，所述至少一个第二片选线连接所述闪存，
所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：
若所述指令的地址为所述NVRAM的地址，则使能所述至少一个存储通道和所述至少一个第一片选线，并通过所述至少一个存储通道和所述至少一个第一片选线访问所述NVRAM；
若所述指令的地址为所述闪存的地址，则使能所述至少一个存储通道和所述至少一个第二片选线，并通过所述至少一个存储通道和所述至少一个第二片选线访问所述闪存。
9.根据权利要求6所述的混合存储设备的访问方法，其特征在于，每个片选线与一个NVRAM连接，且所述一个NVRAM进一步与一个闪存连接，
所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：
若所述指令的类型为写操作指令的类型，则使能所述至少一个存储通道和所述一个或多个片选线，所述写操作指令用于指示写入目标数据；
所述通过所述一个或多个存储通道和所述一个或多个片选线，与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据，包括：
若所述NVRAM的剩余空间小于所述目标数据的大小，则在所述闪存上写入所述目标数据；
若所述NVRAM的剩余空间大于或等于所述目标数据的大小，则判断所述目标数据是否为热数据；
若所述目标数据为所述热数据，则在所述NVRAM上写入所述目标数据；
若所述目标数据不为所述热数据，则在所述闪存上写入所述目标数据。
10.根据权利要求6所述的混合存储设备的访问方法，其特征在于，每个片选线与一个NVRAM连接，且所述一个NVRAM进一步与一个闪存连接，
所述根据所述地址或所述类型使能至少一个存储通道中的一个或多个存储通道、以及与所述一个或多个存储通道电连接的多个片选线中的一个或多个片选线，包括：
若所述指令的类型为读操作指令的类型，则使能所述至少一个存储通道和所述一个或多个片选线，所述读操作指令用于指示读取目标数据；
所述通过所述一个或多个存储通道和所述一个或多个片选线，与电连接至所述一个或多个片选线的一个或多个存储介质颗粒交互数据，包括：
判断所述NVRAM是否存在所述目标数据；
若所述NVRAM存在所述目标数据，则从所述NVRAM中读取所述目标数据；
若所述NVRAM不存在所述目标数据，则从所述闪存中读取所述目标数据。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112835515B (zh) * 2020-12-14 2022-06-17 联芸科技（杭州）有限公司 用于存储设备扩展挂载闪存颗粒数量的方法及存储设备
CN116244225A (zh) * 2021-12-08 2023-06-09 华为技术有限公司 存储介质、存储元件、存储介质配置方法及数据传输方法
CN118245408B (zh) * 2024-05-27 2024-08-09 合肥奎芯集成电路设计有限公司 用于访问集成NAND Flash的控制电路和控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701516A (en) * 1992-03-09 1997-12-23 Auspex Systems, Inc. High-performance non-volatile RAM protected write cache accelerator system employing DMA and data transferring scheme
CN103324578A (zh) * 2013-06-20 2013-09-25 深圳市瑞耐斯技术有限公司 一种nand闪存设备及其随机写入方法
CN107039059A (zh) * 2016-02-01 2017-08-11 三星电子株式会社 存储器封装，包括其的存储器模块及存储器封装操作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7716411B2 (en) 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
KR101515525B1 (ko) * 2008-10-02 2015-04-28 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
US8725977B2 (en) * 2010-02-17 2014-05-13 Seagate Technology Llc NVMHCI attached hybrid data storage
US10114746B2 (en) * 2010-10-14 2018-10-30 Micron Technology, Inc. Nonvolatile storage using low latency and high latency memory
EP3382556A1 (en) * 2011-09-30 2018-10-03 INTEL Corporation Memory channel that supports near memory and far memory access
KR101938210B1 (ko) * 2012-04-18 2019-01-15 삼성전자주식회사 낸드 플래시 메모리, 가변 저항 메모리 및 컨트롤러를 포함하는 메모리 시스템의 동작 방법
US10372551B2 (en) * 2013-03-15 2019-08-06 Netlist, Inc. Hybrid memory system with configurable error thresholds and failure analysis capability
CN103198039A (zh) * 2013-04-19 2013-07-10 无锡云动科技发展有限公司 一种数据传输控制器及其混合存储装置
US9436600B2 (en) * 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
US9396109B2 (en) * 2013-12-27 2016-07-19 Qualcomm Incorporated Method and apparatus for DRAM spatial coalescing within a single channel
US8874836B1 (en) * 2014-07-03 2014-10-28 Pure Storage, Inc. Scheduling policy for queues in a non-volatile solid-state storage
KR102447471B1 (ko) * 2015-06-24 2022-09-27 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 스토리지 장치
US9940980B2 (en) * 2016-06-30 2018-04-10 Futurewei Technologies, Inc. Hybrid LPDDR4-DRAM with cached NVM and flash-nand in multi-chip packages for mobile devices
JP2018152147A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701516A (en) * 1992-03-09 1997-12-23 Auspex Systems, Inc. High-performance non-volatile RAM protected write cache accelerator system employing DMA and data transferring scheme
CN103324578A (zh) * 2013-06-20 2013-09-25 深圳市瑞耐斯技术有限公司 一种nand闪存设备及其随机写入方法
CN107039059A (zh) * 2016-02-01 2017-08-11 三星电子株式会社 存储器封装，包括其的存储器模块及存储器封装操作方法

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