JP2012063874A - チップセレクト信号を切り替えるセレクタ、ストレージ装置、及び電子機器 - Google Patents

Abstract

【課題】ＳＤＲＡＭコントローラから出力されるチップセレクト信号に基づいて、ＳＤＲＡＭインタフェースを備えた増設デバイスを適切な期間だけ選択できるようにする。
【解決手段】実施形態によれば、セレクタは、タイミング検出器とチップセレクト生成器とを具備する。タイミング検出器は、ＳＤＲＡＭコントローラによってＲＡＳ信号がアサートされる第１の時点に当該ＳＤＲＡＭコントローラから出力される行アドレスの示すアクセス先が、ＳＤＲＡＭが割り当てられている第１のアドレス空間とは異なる第２のアドレス空間に割り当てられた、ＳＤＲＡＭインタフェースを備えた増設デバイスである場合に、前記第１の時点から次に前記ＲＡＳ信号がアサートされる第２の時点までの期間を検出する。チップセレクト生成器は、前記増設デバイスを選択するためのチップセレクト信号を、前記検出された期間に応じてアサートする。
【選択図】 図１

Description

本発明の実施形態は、チップセレクト信号を切り替えるセレクタ、ストレージ装置、及び電子機器に関する。

外部デバイス（以下、既存デバイスと称する）へのアクセスを制御するコントローラを備えた電子機器において、別の外部デバイスを増設することがある。コントローラから、増設される外部デバイス（以下、増設デバイスと称する）にアクセスするためには、当該増設デバイスを選択する必要がある。しかしコントローラは、外部デバイスの増設に無関係に、単一のチップセレクト信号のみサポートとするように設計されているのが一般的である。

このため従来技術では、コントローラから増設デバイスへのアクセスを可能とするために、コントローラと既存デバイス及び増設デバイスとの間に、セレクタを追加するのが一般的である。このセレクタは、コントローラから出力されるチップセレクト信号を、既存デバイスまたは増設デバイスのいずれかに切り替えて出力する機能を有する。

既存デバイス及び増設デバイスが割り当てられるアドレス空間は異なる。そこでセレクタは、コントローラから出力されるアドレスをデコードすることにより、当該アドレスの示すアクセス先が既存デバイスまたは増設デバイスのいずれであるかを判定する。セレクタは、この判定結果とコントローラから出力されるチップセレクト信号とに基づいて、既存デバイスを選択するための第１のチップセレクト信号または増設デバイスを選択するための第２のチップセレクト信号を出力する。

特開２００６−３５０９６５号公報

上述した従来技術では、チップセレクト信号がアサートされている間、コントローラから出力されるアドレスは常に利用可能な状態になっている。もし、既存デバイスが、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、コントローラが、ＳＤＲＡＭへのアクセスを制御するＳＤＲＡＭコントローラである場合、当該ＳＤＲＡＭコントローラはアドレスを行アドレスと列アドレスとに分けて順次出力する。より詳細には、ＳＤＲＡＭコントローラは、行アドレス及び列アドレスを、予め定められたシーケンスにおけるそれぞれ異なるタイミングで出力する。つまり行アドレス及び列アドレスは、それぞれ対応するタイミングでのみ有効である。

このため、増設デバイスがＳＤＲＡＭインタフェースを備えている場合、行アドレス及び列アドレスは、それぞれ対応するタイミングでのみ有効であることを考慮する必要がある。そこで、増設デバイスが選択される期間を、列アドレスが出力されるタイミングも考慮して適切に設定することが要求される。

本発明の目的は、ＳＤＲＡＭコントローラから出力されるチップセレクト信号に基づいて、ＳＤＲＡＭインタフェースを備えた増設デバイスを適切な期間だけ選択することができるセレクタ、ストレージ装置、及び電子機器を提供することにある。

実施形態によればセレクタが提供される。セレクタは、タイミング検出器と、チップセレクト生成器とを具備する。前記タイミング検出器は、ＳＤＲＡＭへのアクセスを制御するＳＤＲＡＭコントローラから出力されるアドレスが、前記ＳＤＲＡＭコントローラによってＲＡＳ信号がアサートされる第１の時点に出力される行アドレスであり、且つ当該行アドレスの示すアクセス先が、前記ＳＤＲＡＭが割り当てられている第１のアドレス空間とは異なる第２のアドレス空間に割り当てられた、ＳＤＲＡＭインタフェースを備えた増設デバイスである場合に、前記第１の時点から次に前記ＲＡＳ信号がアサートされる第２の時点までの期間を検出する。前記チップセレクト生成器は、前記ＳＤＲＡＭコントローラから出力されるチップセレクト信号に基づいて、前記ＳＤＲＡＭを選択するための第１のチップセレクト信号または前記増設デバイスを選択するための第２のチップセレクト信号を生成する。前記チップセレクト生成器は、前記タイミング検出器によって検出された期間に応じて前記第２のチップセレクト信号をアサートする。

第１の実施形態に係るストレージ装置を備えた電子機器の典型的な構成を示すブロック図。 図１に示されるセレクタの詳細な構成の一例を示すブロック図。 ＳＤＲＡＭアクセスの一般的な動作シーケンスを示す図。 制御信号群の状態の組み合わせによるコマンドの定義の例を示す図。 行アドレス及び列アドレスから構成されるアドレスとアドレス空間との関係の一例を示す図。 第１の実施形態における動作を説明するためのタイミングチャート。 第２の実施形態で適用されるセレクタの詳細な構成の一例を示すブロック図。 第２の実施形態における動作を説明するためのタイミングチャート。 第３の実施形態に係るストレージ装置を備えた電子機器の典型的な構成を示すブロック図。

以下、実施の形態につき図面を参照して説明する。
［第１の実施形態］
図１は第１の実施形態に係るストレージ装置を備えた電子機器の典型的な構成を示すブロック図である。

図１において、電子機器は、ストレージ装置１０及びホスト装置２０を備えている。電子機器は、例えば、パーソナルコンピュータである。ホスト装置２０は、ホストインタフェース２１を介してストレージ装置１０と接続されている。ホスト装置２０は、ストレージ装置１０を当該ホスト装置２０の記憶装置として利用する。ストレージ装置１０は、例えばソリッドステートドライブ（ＳＳＤ）である。しかしストレージ装置１０が、ＳＳＤ以外の記憶装置、例えば磁気ディスクドライブ（ＨＤＤ）であっても構わない。

ストレージ装置１０は、システムＬＳＩ１１、ＳＤＲＡＭ１２、増設チップ１３、フラッシュメモリ１４及びセレクタ１５から構成される。システムＬＳＩ１１は、ＳＤＲＡＭコントローラ１１０を含む複数の要素が単一チップに集積されたＳＯＣ（System on Chip）と呼ばれるＬＳＩであり、ストレージ装置１０の主コントローラとして機能する。ストレージ装置１０がＨＤＤの場合、システムＬＳＩ１１は、記憶媒体としての磁気ディスクにヘッドを介してアクセスする。

ＳＤＲＡＭコントローラ１１０は、ＳＤＲＡＭ１２へのアクセスを制御するように設計されている。つまりＳＤＲＡＭコントローラ１１０は、外部デバイスの増設に無関係に、単一のチップセレクト信号ＣＳ＃のみサポートとするように設計されている。

ＳＤＲＡＭコントローラ１１０は、ＳＤＲＡＭ１２へのアクセスを制御するために、ＲＡＳ（行アドレスストローブ）信号（ＲＡＳ＃信号）、ＣＡＳ（列アドレスストローブ）信号（ＣＡＳ＃信号）、ＷＥ（ライトイネーブル）信号（ＷＥ＃信号）を含む制御信号群１５３を、所定のタイミングで出力する。ＳＤＲＡＭコントローラ１１０はまた、ＳＤＲＡＭ１２へのアクセスを制御するために、チップセレクト信号ＣＳ＃を、所定のタイミングで出力する。ＳＤＲＡＭコントローラ１１０はまた、アドレスを行アドレスＲＡ＊と列アドレスＣＡ＊とに分けて、当該行アドレスＲＡ＊及び列アドレスＣＡ＊を所定のタイミングでアドレスバス１５４に順次出力する。ＳＤＲＡＭコントローラ１１０はまた、データバス１５５を介してデータ（リード／ライトデータ）を入出力する。

ＳＤＲＡＭ１２は、例えばＳＤＲＡＭチップであり、ＳＤＲＡＭコントローラ１１０の外部デバイスである。ＳＤＲＡＭ１２が、ＤＤＲ（Double Data Rate） ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、またはＤＤＲ３ ＳＤＲＡＭのようなＳＤＲＡＭであっても構わない。ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、及びＤＤＲ３ ＳＤＲＡを総称してＤＤＲ＊ ＳＤＲＡＭと表記することもある。つまりＳＤＲＡＭコントローラ１１０が、ＤＤＲ＊ ＳＤＲＡＭコントローラであっても構わない。

増設チップ１３は、ＳＤＲＡＭコントローラ１１０の外部デバイス（増設デバイス）であり、ＳＤＲＡＭインタフェースを備えている。第１の実施形態において、増設チップ１３は、ＳＤＲＡＭインタフェースで動作するフラッシュコントローラである。増設チップ（フラッシュコントローラ）１３は、ＳＤＲＡＭコントローラ１１０から出力される制御信号群１５３等に応じて選択されて、アクセスされる。第１の実施形態のようにストレージ装置１０がＳＳＤの場合、フラッシュメモリ１４は当該ストレージ装置１０の記憶媒体として用いられる。

フラッシュメモリ１４は増設チップ（フラッシュコントローラ）１３に接続されている。フラッシュメモリ１４は、ＳＤＲＡＭコントローラ１１０から増設チップ１３を介してアクセスされる。なお、フラッシュメモリ１４が増設チップ１３に内蔵されていてもよい。

セレクタ１５は、ＳＤＲＡＭコントローラ１１０から増設チップ１３にアクセスするのを可能とするために、ＳＤＲＡＭコントローラ１１０とＳＤＲＡＭ１２及び増設チップ１３との間に設けられる。セレクタ１５は、ＳＤＲＡＭコントローラ１１０から出力されるチップセレクト信号ＣＳ＃、制御信号群１５３及びアドレスに基づいて、ＳＤＲＡＭ１２を選択するためのチップセレクト信号（第１のチップセレクト信号）ＣＳ０＃または増設チップ１３を選択するためのチップセレクト信号（第２のチップセレクト信号）ＣＳ１＃を切り替えて出力する。セレクタ１５は、ＳＤＲＡＭコントローラ１１０から出力される制御信号群１５３及びアドレス（アドレスバス１５４上のアドレス）を、ＳＤＲＡＭ１２及び増設チップ１３に共通に転送する。セレクタ１５はまた、ＳＤＲＡＭコントローラ１１０とＳＤＲＡＭ１２及び増設チップ１３との間でデータバス１５５を介してデータを転送する。

セレクタ１５は、タイミング検出器１５１及びチップセレクト生成器１５２とを備えている。タイミング検出器１５１は、ＳＤＲＡＭコントローラ１１０からアドレスバス１５４上に出力されるアドレスが、前記ＳＤＲＡＭコントローラによってＲＡＳ＃信号がアサートされる第１の時点に出力される行アドレスＲＡ＊であり、且つ当該行アドレスＲＡ＊の示すアクセス先が増設チップ１３である場合に、第１の時点から次にＲＡＳ＃信号がアサートされる第２の時点までの期間を検出する。タイミング検出器１５１は、検出された期間、増設チップ１３の選択への切り替えを指定する高レベルの切り替え信号１５６を出力する。

チップセレクト生成器１５２は、チップセレクト信号ＣＳ＃及び切り替え信号１５６に基づいて、チップセレクト信号ＣＳ０＃またはチップセレクト信号ＣＳ１＃を生成する。チップセレクト生成器１５２は、切り替え信号１５６が高レベルである期間（つまり、タイミング検出器１５１によって検出された期間）、チップセレクト信号ＣＳ１＃をアサートする。

図２は、図１に示されるセレクタ１５の詳細な構成の一例を示すブロック図である。
タイミング検出器１５１は、アクティブコマンド検出器（ＡＣＴ検出器）２１、ＲＡＳ信号検出器（ＲＡＳ検出器）２２、アドレスデコーダ２３、判定器２４及びタイミングラッチ２５を備えている。

ＡＣＴ検出器２１、ＲＡＳ検出器２２、アドレスデコーダ２３、判定器２４及びタイミングラッチ２５について説明する前に、ＳＤＲＡＭアクセスの動作シーケンス、制御信号群の状態の組み合わせによるコマンドの定義、及びアドレス空間とアドレスとの関係について説明する。

まず、ＳＤＲＡＭコントローラ１１０によって実行されるＳＤＲＡＭアクセスの一般的な動作シーケンスについて、図３を参照して説明する。
ＳＤＲＡＭコントローラ１１０は、動作シーケンスがアイドル状態３１にあるときに、バンクアクティブコマンド（ＡＣＴコマンド）を発行し、且つアドレスバス１５４上にアドレスとして行アドレスを出力する。これにより動作シーケンスは、バンクアクティブ（ＡＣＴ）状態３２に遷移する。

ＳＤＲＡＭコントローラ１１０は、動作シーケンスがバンクアクティブ状態３２にあるときに、アドレスバス１５４上にアドレスとして列アドレスを出力し、且つリードコマンドまたはライトコマンドを発行する。これにより動作シーケンスは、リードアクセス状態３３またはライトアクセス状態３４に遷移し、データ転送が行われる。

その後、ＳＤＲＡＭコントローラ１１０はプリチャージコマンド（ＰＲＥコマンド）を発行する。これにより、動作シーケンスはプリチャージ状態３５に遷移し、次のアクセスが準備される。

図４は、制御信号群の状態の組み合わせによるコマンドの定義の例を示す。
図４において、信号名に付されている記号＃は、対応する信号が低レベルでアクティブであることを示す。図４から、リード、ライト以外のコマンドが定義される場合、ＲＡＳ＃信号は、低レベル（Ｌ）、つまりアサート状態であることがわかる。第１の実施形態では、このことを利用して、増設チップ１３へのアクセスを開始するためのＡＣＴコマンドが発行された時点（第１の時点）から、次にＲＡＳ＃信号がアサートされる時点（第２の時点）までの期間に応じて、チップセレクト信号ＣＳ１＃をアサートすることで、増設チップ１３へのアクセスを実現している。

図５は、行アドレス及び列アドレスから構成されるアドレスとアドレス空間との関係の一例を示す。
第１の実施形態において、ＳＤＲＡＭコントローラ１１０がサポートするアドレスのビット数はｎ＋１である。このｎ＋１ビットのアドレスは、図５（ａ）に示すように行アドレス及び列アドレスから構成される。ＳＤＲＡＭコントローラ１１０は、行アドレス及び列アドレスを順次出力することによりｎ＋１ビットのアドレスを指定する。行アドレスは、ｎ＋１ビットのアドレスの上位アドレスであり、列アドレスはｎ＋１ビットのアドレスの下位アドレスである。

第１の実施形態において、ｎ＋１ビットのアドレスで指定されるアドレス空間、つまりＳＤＲＡＭコントローラ１１０がサポートするアドレス空間は、図５（ｂ）に示すようにＳＤＲＡＭ用アドレス空間ＡＳ０と増設チップ用アドレス空間ＡＳ１とから構成される。ＳＤＲＡＭ用アドレス空間ＡＳ０にはＳＤＲＡＭ１２が割り当てられ、増設チップ用アドレス空間ＡＳ１には増設チップ１３が割り当てられる。ＳＤＲＡＭ用アドレス空間ＡＳ０は低アドレス側に位置し、増設チップ用アドレス空間ＡＳ１は高アドレス側に位置する。ＳＤＲＡＭ用アドレス空間ＡＳ０及び増設チップ用アドレス空間ＡＳ１は同一サイズである。

この場合、ｎ＋１ビットのアドレスの最上位ビットＡｎの値、つまり行アドレスの最上位ビットＡｎの値を切り替えることによって、ｎ＋１ビットのアドレス、つまり行アドレスの指定するアクセス先をＳＤＲＡＭ用アドレス空間ＡＳ０（ＳＤＲＡＭ１２）または増設チップ用アドレス空間ＡＳ１（増設チップ１３）のいずれかに切り替えることができる。図５（ｂ）の例では、最上位ビットＡｎが“０”の行アドレスによりＳＤＲＡＭ用アドレス空間ＡＳ０（ＳＤＲＡＭ１２）がアクセス先として指定され、最上位ビットＡｎが“１”の行アドレスにより増設チップ用アドレス空間ＡＳ１（増設チップ１３）がアクセス先として指定される。

このように第１の実施形態では、ＳＤＲＡＭコントローラ１１０が行アドレス及び列アドレスを順次出力することによりＳＤＲＡＭアクセスが指定されることを利用して、行アドレスの上位フィールド（ここでは最上位ビットＡｎ）でアクセス先が切り替えられる。これによりＳＤＲＡＭコントローラ１１０がサポートするアドレス空間を、ＳＤＲＡＭ１２が割り当てられるＳＤＲＡＭ用アドレス空間ＡＳ０と増設チップ１３が割り当てられる増設チップ用アドレス空間ＡＳ１とに分けて使用することができる。

第１の実施形態では、行アドレスの最上位ビットＡｎ（つまり行アドレス及び列アドレスから構成されるｎ＋１ビットのアドレスの最上位ビットＡｎ）でアクセス先が切り替えられる。このため行アドレスの少なくとも最上位ビットＡｎに基づいて、当該行アドレスの示すアクセス先が増設チップ１３であるかを検出することが可能である。なお、例えば増設チップ用アドレス空間ＡＳ１のサイズがＳＤＲＡＭ用アドレス空間ＡＳ０のそれの３倍である場合、行アドレスの少なくとも上位２ビットに基づいて当該行アドレスの示すアクセス先が増設チップ１３であるかを検出することが可能である。

再び図２を参照すると、ＡＣＴ検出器２１はＳＤＲＡＭコントローラ１１０から出力される、ＲＡＳ＃信号を含む制御信号群１５３（つまり、ＲＡＳ＃信号、ＣＡＳ＃信号及びＷＥ＃信号）に基づいて、ＳＤＲＡＭコントローラ１１０からＡＣＴコマンドが発行されたことを検出する。ＡＣＴ検出器２１はアンドゲート２１０から構成される。アンドゲート２１０は、ＲＡＳ＃信号が低レベル（“Ｌ”）で、且つＣＡＳ＃信号及びＷＥ＃信号が高レベル（“Ｈ”）である期間、ＡＣＴコマンド発行が検出されたことを示す高レベルのＡＣＴ検出信号２１１を出力する。

ＲＡＳ検出器２２は、ＡＣＴコマンドの発行時以外でＲＡＳ＃信号がアサートされたことを検出する。このＲＡＳ検出器２２による検出を、非ＡＣＴＲＡＳ検出と称する。ＲＡＳ検出器２２はアンドゲート２２０から構成される。アンドゲート２２０は、ＡＣＴ検出信号２１１が低レベルで、且つＲＡＳ＃信号が低レベルである期間、非ＡＣＴＲＡＳ検出を示す高レベルのクリア信号２２１を出力する。

アドレスデコーダ２３は、アドレスバス１５４上のアドレスを行アドレスとして当該行アドレスをデコードすることにより、当該行アドレスが、ＳＤＲＡＭ１２が割り当てられたＳＤＲＡＭ用アドレス空間ＡＳ０に属しているかを検出する。つまりアドレスデコーダ２３は、行アドレスの示すアクセス先が増設チップ１３であるかを検出する。アドレスデコーダ２３は、アクセス先が増設チップ１３であることを検出している期間、高レベルのアクセス先検出信号２３０を出力し、それ以外の期間、低レベルのアクセス先検出信号２３０を出力する。なお、アドレスデコーダ２３が、アドレスバス１５４上のアドレスを行アドレスとして当該行アドレスの上位フィールド（例えば最上位ビットＡｎ）をデコードすることにより、当該行アドレスの示すアクセス先が増設チップ１３であるかを検出してもよい。

判定器２４は、ＡＣＴ検出信号２１１及びアクセス先検出信号２３０に基づいて、ＡＣＴコマンド発行時のアドレスバス１５４上のアドレス（つまり行アドレス）によって指定されるアクセス先が増設チップ１３であるかを判定する。判定器２４はアンドゲート２４０から構成される。アンドゲート２４０は、ＡＣＴ検出信号２１１及びアクセス先検出信号２３０がいずれも高レベルである期間、アクセス先が増設チップ１３であることを示す高レベルのセット信号２４１を出力する。

もし、アドレスデコーダ２３がアドレスバス１５４上のアドレスの最上位ビットに基づいて、当該アドレスの示すアクセス先が増設チップ１３であるかを検出する場合、後述するようにプリチャージ時やリフレッシュ時に任意の値のアドレスが出力されるならば、アドレスデコーダ２３は、行アドレス以外のアドレスに基づく誤ったデコード結果をアクセス先検出信号２３０として出力する可能性がある。しかし第１の実施形態では、ＡＣＴ検出信号２１１が高レベルの期間におけるアクセス先検出信号２３０が、判定器２４によってチェックされる。ＡＣＴ検出信号２１１が高レベルの期間におけるアクセス先検出信号２３０は、アドレスデコーダ２３による行アドレスに基づくデコード結果を示す。よって判定器２４は、ＡＣＴコマンド発行時の行アドレスの示すアクセス先が増設チップ１３であるかを正しく判定できる。

タイミングラッチ２５は、セット信号２４１の高レベルへの遷移に応じて第１の状態に設定され、クリア信号２２１の高レベルへの遷移に応じて第２の状態に設定される。タイミングラッチ２５は、第１の状態に設定されている第１の期間、増設チップ１３の選択への切り替えを指定するために、高レベルの切り替え信号１５６を出力する。またタイミングラッチ２５は、第２の状態に設定されている第２の期間、ＳＤＲＡＭ１２の選択への切り替えを指定するために、低レベルの切り替え信号１５６を出力する。

チップセレクト生成器１５２は、オアゲート２６０及び２６１から構成される。オアゲート２６０は、チップセレクト信号ＣＳ＃が低レベルで（アサートされていて）、且つ切り替え信号１５６が低レベルである期間、チップセレクト信号ＣＳ０＃をアサートする。オアゲート２６１は、チップセレクト信号ＣＳ＃が低レベルで、且つ切り替え信号１５６が高レベルである期間、チップセレクト信号ＣＳ１＃をアサートする。

次に、第１の実施形態におけるストレージ装置１０の動作について、セレクタ１５の動作を中心に、図６のタイミングチャートを参照して説明する。
ＳＤＲＡＭコントローラ１１０が、増設チップ１３が割り当てられている増設チップ用アドレス空間ＡＳ１内にリードアクセスし、続いてＳＤＲＡＭ１２が割り当てられているＳＤＲＡＭ用アドレス空間ＡＳ０にライトアクセスするものとする。この場合、ＳＤＲＡＭコントローラ１１０は、チップセレクト信号ＣＳ＃をアサートする。またＳＤＲＡＭコントローラ１１０は、リードアクセスのためにＡＣＴコマンド（以下、第１のＡＣＴコマンドと称する）を発行する。同時にＳＤＲＡＭコントローラ１１０は、最上位ビットＡｎが“１”の行アドレスＲＡ１をアドレスバス１５４上に出力する。

ＡＣＴ検出器２１のアンドゲート２１０は、制御信号群１５３に含まれているＲＡＳ＃信号、ＣＡＳ＃信号及びＷＥ＃信号の状態から第１のＡＣＴコマンドの発行を検出し、当該第１のＡＣＴコマンドが発行されている期間、高レベルのＡＣＴ検出信号２１１を出力する。

アドレスデコーダ２３は、アドレスバス１５４上のアドレス（または当該アドレスの上位フィールド、例えば最上位ビット）をデコードする。ＡＣＴ検出器２１によって第１のＡＣＴコマンドの発行が検出されている状態では、アドレスバス１５４上に、最上位ビットＡｎが“１”の行アドレスＲＡ１が出力されている。この場合、アドレスデコーダ２３は、最上位ビットＡｎが“１”の行アドレスＲＡ１をデコードすることにより、当該行アドレスＲＡ１の示すアクセス先が増設チップ１３であることを検出する。アドレスデコーダ２３は、アクセス先が増設チップ１３であることを検出している期間、つまりＳＤＲＡＭコントローラ１１０からアドレスバス１５４上に行アドレスＲＡ１が出力されている期間、高レベルのアクセス先検出信号２３０を出力する。

判定器２４のアンドゲート２４０は、ＡＣＴ検出信号２１１及びアクセス先検出信号２３０がいずれも高レベルである期間、第１のＡＣＴコマンド発行時の行アドレスＲＡ１によって指定されるアクセス先が増設チップ１３であることを示す高レベルのセット信号２４１を出力する。セット信号２４１が低レベルから高レベルに遷移する時点は、ＡＣＴ検出器２１によって第１のＡＣＴコマンドの発行が検出された第１の時点、つまり第１のＡＣＴコマンドの発行のためにＲＡＳ＃信号がアサートされた第１の時点に対応する。このことは、判定器２４が、アドレスデコーダ２３によってアクセス先が増設チップ１３であることが検出された状態でＡＣＴ検出器２１によって第１のＡＣＴコマンドの発行が検出された時点を第１の時点と判定したことと等価である。

タイミングラッチ２５は、高レベルのセット信号２４１に応じて第１の状態に設定され、高レベルの切り替え信号１５６を出力する。するとチップセレクト生成器１５２のオアゲート２６１は、アサートされているチップセレクト信号ＣＳ＃及び高レベルの切り替え信号１５６に基づいて、チップセレクト信号ＣＳ１＃をアサートする。これにより増設チップ１３が選択され、ＳＤＲＡＭコントローラ１１０はセレクタ１５を介して増設チップ１３にアクセスすることができる。

このように増設チップ１３が選択されている状態で、ＳＤＲＡＭコントローラ１１０は、リードコマンドを発行する。同時にＳＤＲＡＭコントローラ１１０は、列アドレスＣＡ１をアドレスバス１５４上に出力する。これによりＳＤＲＡＭコントローラ１１０は、行アドレスＲＡ１及び列アドレスＣＡ１で指定される増設チップ用アドレス空間ＡＳ１にリードアクセスできる。つまりＳＤＲＡＭコントローラ１１０は、増設チップ１３にリードアクセスできる。

ＳＤＲＡＭコントローラ１１０は、リードコマンドの発行の後、次のアクセス（ＳＤＲＡＭアクセス）の準備のために、ＰＲＥコマンドを発行する。ＳＤＲＡＭコントローラ１１０は、次のアクセスがＳＤＲＡＭ１２へのアクセスであるか増設チップ１３へのアクセスであるかを区別しておらず、常にＳＤＲＡＭ１２へのアクセス（ＳＤＲＡＭアクセス）として動作する。そのためＳＤＲＡＭコントローラ１１０は、リードコマンドまたはライトコマンドの発行の後は、常に次のアクセスの準備のために、ＰＲＥコマンドを発行する。

ＰＲＥコマンドが発行される場合、図４から明らかなように、ＲＡＳ＃信号が再びアサートされる。ＲＡＳ検出器２２のアンドゲート２２０は、このようにＡＣＴコマンドの発行時以外でＲＡＳ＃信号がアサートされる状態を検出する。つまりＲＡＳ検出器２２のアンドゲート２２０は、第１のＡＣＴコマンドの発行のためにＲＡＳ＃信号がアサートされた後、当該ＲＡＳ＃信号が再びアサートされたことを検出する。そしてＲＡＳ検出器２２のアンドゲート２２０は、非ＡＣＴＲＡＳ検出を示す高レベルのクリア信号２２１を出力する。

タイミングラッチ２５は、高レベルのクリア信号２２１に応じて第２の状態に設定される。これにより、タイミングラッチ２５から出力される切り替え信号１５６は、高レベルから低レベルに遷移する。

するとチップセレクト生成器１５２のオアゲート２６０は、アサートされているチップセレクト信号ＣＳ＃及び低レベルの切り替え信号１５６に基づいて、チップセレクト信号ＣＳ０＃をアサートする。一方、チップセレクト生成器１５２のオアゲート２６１は、低レベルの切り替え信号１５６に基づいて、チップセレクト信号ＣＳ１＃をデアサートする。これにより選択されるデバイスは、増設チップ１３からＳＤＲＡＭ１２に切り替えられる（戻される）。この結果、ＳＤＲＡＭコントローラ１１０は、ＳＤＲＡＭ１２へのアクセスを準備することができる。

上述のように、タイミングラッチ２５は、セット信号２４１が高レベルに遷移する時点（第１の時点）から次にクリア信号２２１が高レベルに遷移する時点（第２の時点）までの第１の期間、第１の状態に設定される。つまりタイミングラッチ２５は、第１の期間を保持する。明らかなように第１の期間は、増設チップ１３へのアクセスを指定する行アドレスＲＡ１及び第１のＡＣＴコマンドが発行された第１の時点から次にＲＡＳ＃信号がアサートされる第２の時点（つまりリードコマンドの発行の後、ＰＲＥコマンドが発行される第２の時点）までの期間である。この第１の期間の後、つまりＰＲＥコマンドの発行時に、タイミングラッチ２５は第２の状態に設定され、選択されるデバイスは、増設チップ１３からＳＤＲＡＭ１２に戻される。

さてＳＤＲＡＭコントローラ１１０は、ＰＲＥコマンドの発行によって次のアクセスを準備し終えると、チップセレクト信号ＣＳ＃をアサートしている状態で、当該次のアクセス（ここではＳＤＲＡＭ用アドレス空間ＡＳ０へのライトアクセス）のためのシーケンスを開始する。まずＳＤＲＡＭコントローラ１１０は、ライトアクセスのために再びＡＣＴコマンド（以下、第２のＡＣＴコマンドと称する）を発行する。同時にＳＤＲＡＭコントローラ１１０は、最上位ビットＡｎが“０”の行アドレスＲＡ０をアドレスバス１５４上に出力する。

ＡＣＴ検出器２１は第２のＡＣＴコマンドの発行を検出し、当該第２のＡＣＴコマンドが発行されている期間、高レベルのＡＣＴ検出信号２１１を出力する。
ＡＣＴ検出器２１によって第２のＡＣＴコマンドの発行が検出されている状態では、アドレスバス１５４上に、最上位ビットＡｎが“０”の行アドレスＲＡ０が出力されている。この場合、アドレスデコーダ２３は、最上位ビットＡｎが“０”の行アドレスＲＡ０をデコードすることにより、当該行アドレスＲＡ０の示すアクセス先が増設チップ１３でないことを検出する。アドレスデコーダ２３は、アクセス先が増設チップ１３でないことを検出している期間、低レベルのアクセス先検出信号２３０を出力する。

判定器２４は、アクセス先検出信号２３０が低レベルの場合、ＡＣＴ検出信号２１１の状態に無関係に、アクセス先がＳＤＲＡＭ１２であることを示す低レベルのセット信号２４１を出力する。この場合、タイミングラッチ２５は第２の状態を保持する。つまりタイミングラッチ２５から出力される切り替え信号１５６は低レベルに維持される。これにより、チップセレクト信号ＣＳ０＃はアサートされた状態に、チップセレクト信号ＣＳ１＃はデアサートされた状態に、それぞれ維持される。つまり増設チップ１３が選択される状態が継続される。

上述したように第１の実施形態では、図３に示すＳＤＲＡＭアクセスの動作シーケンスのように、リードアクセスまたはライトアクセス（リード／ライトアクセス）のためにＡＣＴコマンドとリード／ライトコマンドとが連続して発行されることを利用することにより、増設チップ１３が選択される期間が適切に設定される仕組みを適用している。具体的には、ＡＣＴコマンド発行時の行アドレスによって指定されるアクセス先が増設チップ用アドレス空間ＡＳ１（増設チップ１３）である場合、当該ＡＣＴコマンドの開始時から後続のリード／コマンドの終了時までの期間、チップセレクト信号ＣＳ１＃がアサートされて増設チップ１３が選択される。リード／ライトコマンドの終了は、ＡＣＴコマンドの発行のためにＲＡＳ＃信号がアサートされた後、次にＲＡＳ＃信号がアサートされたことをＲＡＳ検出器２２が検出することによって検出される。

つまり第１の実施形態では、ＳＤＲＡＭコントローラ１１０が、増設チップ用アドレス空間ＡＳ１を指定する行アドレスを出力し、続いて列アドレスを出力し、しかる後にＲＡＳ＃信号を再びアサートするまでの期間、増設チップ１３が選択される。これにより第１の実施形態では、増設デバイスが選択される期間を、列アドレスが出力されるタイミングも考慮して適切に設定することができる。

ＡＣＴコマンド及びリード／ライトコマンド以外のコマンド（プリチャージコマンド、リフレッシュコマンド、及びレジスタ設定コマンド）に対応する期間は、当該ＡＣＴコマンドの発行時の行アドレスによって指定されるアクセス先が増設チップ用アドレス空間ＡＳ１であっても、常にＳＤＲＡＭ１２が選択される。これにより第１の実施形態では、増設チップ１３へのアクセス後に、次のＳＤＲＡＭ１２へのアクセスの準備（プリチャージ）を行うことができ、増設チップ１３へのアクセス後に、ＳＤＲＡＭ１２へのアクセスのためのＡＣＴコマンドが発行されても対応できる。

上述のように第１の実施形態では、ＡＣＴコマンド及びリード／ライトコマンド以外のコマンドに対応する期間は常にＳＤＲＡＭ１２が選択される。このため、増設チップ１３（フラッシュコントローラ）は、ＡＣＴコマンド及びリード／ライトコマンドに従ってリード／ライトアクセスを実行することを前提としている。

［第２の実施形態］
次に第２の実施形態について説明する。
第２の実施形態の特徴は、第１の実施形態と比較してセレクタ１５内のタイミング検出器１５１の構成を簡略化した点にある。セレクタ１５全体の概略構成は第１の実施形態と同様である。したがって、第２の実施形態の説明に図１を援用する。また、第２の実施形態においても、第１の実施形態と同様に、行アドレスの最上位ビットＡｎの値を切り替えることによって、当該行アドレスの指定するアクセス先をＳＤＲＡＭ用アドレス空間ＡＳ０（ＳＤＲＡＭ１２）または増設チップ用アドレス空間ＡＳ１（増設チップ１３）のいずれかに切り替えることができるものとする。

ＳＤＲＡＭインターフェース仕様では、プリチャージ時やリフレッシュ時には、任意の値のアドレスを出力することができる。しかし第２の実施形態では、行アドレス及び列アドレスの出力時以外は、常に全ビットが“０”のアドレスが出力されるものとする。つまりアドレスバス１５４上のアドレスの全ビットは、行アドレス及び列アドレスの出力時以外は、常に“０”であるものとする。

図７は第２の実施形態で適用されるセレクタ１５の詳細な構成の一例を示すブロック図である。図７において、図２と等価な要素には同一参照番号を付してある。
図７に示すように、第２の実施形態においてタイミング検出器１５１は、データラッチ７０及び遅延素子（ＤＬ）７１から構成される。遅延素子７１は、アドレスバス１５４上のアドレスの最上位ビットの２値状態を所定時間だけ遅延する。アドレスバス１５４上のアドレスの最上位ビットは、当該アドレスが行アドレスの場合Ａｎである。

データラッチ７０は、データ端子Ｄ、ゲート端子Ｇ及び出力端子Ｑを備えている。データラッチ７０のデータ端子Ｄには、遅延素子７１によって遅延された最上位ビットが入力され、データラッチ７０のゲート端子Ｇには、制御信号群１５３中のＲＡＳ＃信号が入力される。なお、遅延素子７１を用いる代わりに、アドレスバス１５４上のアドレスの最上位ビットをデータラッチ７０のデータ端子Ｄに伝達する信号線の例えば長さを、ＲＡＳ＃信号をデータラッチ７０のゲート端子Ｇに伝達する信号線よりも長く設定することにより、最上位ビットの２値状態をＲＡＳ＃信号よりも遅延するようにしてもよい。

データラッチ７０は、ゲート端子Ｇに入力されるＲＡＳ＃信号が低レベルの期間ゲートを開き、その期間にデータ端子Ｄに入力される信号（つまり遅延された最上位ビットの２値状態）をそのまま出力端子Ｑから切り替え信号１５６として出力する。データラッチ７０はまた、ゲート端子Ｇに入力されるＲＡＳ＃信号が低レベルから高レベルに遷移する際にデータ端子Ｄに入力される信号（遅延された最上位ビット）の２値状態を保持する。データラッチ７０は、保持されている２値状態を示す切り替え信号１５６を出力する。

次にストレージ装置１０の動作について、セレクタ１５の動作を中心に、図８のタイミングチャートを参照して説明する。
まず、第１の実施形態と同様に、ＳＤＲＡＭコントローラ１１０が、増設チップ１３が割り当てられている増設チップ用アドレス空間ＡＳ１内にリードアクセスし、続いてＳＤＲＡＭ１２が割り当てられているＳＤＲＡＭ用アドレス空間ＡＳ０にライトアクセスするものとする。この場合、ＳＤＲＡＭコントローラ１１０は、チップセレクト信号ＣＳ＃をアサートする。またＳＤＲＡＭコントローラ１１０は、リードアクセスのためにＡＣＴコマンドを発行し、且つ最上位ビットＡｎが“１”の行アドレスＲＡ１をアドレスバス１５４上に出力する。ＡＣＴコマンドが発行される場合、ＲＡＳ＃信号がアサートされる。

データラッチ７０は、ＡＣＴコマンドの発行のためにＲＡＳ＃信号がアサートされている期間、データ端子Ｄに入力される、遅延された最上位ビットの２値状態を、そのまま出力端子Ｑから切り替え信号１５６として出力する。ＡＣＴコマンドの発行時に出力された行アドレスＲＡ１の最上位ビットＡｎは“１”である。このため、データ端子Ｄに入力される信号は、ＲＡＳ＃信号がアサートされた時点から所定時間後に“０”（低レベル）から“１”（高レベル）に遷移する。これによりデータラッチ７０の出力端子Ｑから出力される切り替え信号１５６も、低レベルから高レベルに遷移する。するとチップセレクト生成器１５２のオアゲート２６１は、アサートされているチップセレクト信号ＣＳ＃及び高レベルの切り替え信号１５６に基づいて、チップセレクト信号ＣＳ１＃をアサートする。

やがてＲＡＳ＃信号がデアサートされると、データラッチ７０は、その際にデータ端子Ｄに入力されている、遅延された最上位ビットＡｎの値（“１”）を保持する。これによりデータラッチ７０は、高レベルの切り替え信号１５６を引き続き出力する。

その後、ＳＤＲＡＭコントローラ１１０は、リードコマンドを発行する。同時にＳＤＲＡＭコントローラ１１０は、列アドレスＣＡ１をアドレスバス１５４上に出力する。ＳＤＲＡＭコントローラ１１０はまた、リードコマンドの発行の後、次のアクセスの準備のために、ＰＲＥコマンドを発行する。ＰＲＥコマンドが発行される場合、ＲＡＳ＃信号が再びアサートされる。

データラッチ７０は、ＰＲＥコマンドの発行のためにＲＡＳ＃信号が再びアサートされている期間、データ端子Ｄに入力される信号（遅延された最上位ビットの２値状態）をそのまま出力端子Ｑから切り替え信号１５６として出力する。このとき遅延された最上位ビットは“０”である。このため、データラッチ７０の出力端子Ｑから出力される切り替え信号１５６は低レベルとなる。

チップセレクト生成器１５２のオアゲート２６０は、アサートされているチップセレクト信号ＣＳ＃及び低レベルの切り替え信号１５６に基づいて、チップセレクト信号ＣＳ０＃をアサートする。一方、チップセレクト生成器１５２のオアゲート２６１は、低レベルの切り替え信号１５６に基づいて、チップセレクト信号ＣＳ１＃をデアサートする。

このようにデータラッチ７０は、ＡＣＴコマンドの発行のためにＲＡＳ＃信号がアサートされる第１の時点にＳＤＲＡＭコントローラ１１０から出力される行アドレスＲＡ１の最上位ビットが、増設チップ用アドレス空間ＡＳ１（増設チップ１３）をアクセス先として指定する“１”の場合、上記第１の時点から次にＲＡＳ＃信号がアサートされる第２の時点までの期間に応じて、高レベルの切り替え信号１５６を出力する。このことは、データラッチ７０が上記第１の時点から上記第２の時点までの期間を検出することと等価である。

第２の実施形態によれば、セレクタ１５内のタイミング検出器１５１の構成を、第１の実施形態と比較して簡略化できる。これにより、セレクタ１５を、ＳＤＲＡＭコントローラ１１０とＳＤＲＡＭ１２及び増設チップ１３との間に挿入することによる、ＳＤＲＡＭインターフェース信号群の遅延を、第１の実施形態と比較して低減できる。

［第３の実施形態］
次に第３の実施形態について説明する。
第１の実施形態では、説明が省略されているが、少なくともＳＤＲＡＭコントローラ１１０、ＳＤＲＡＭ１２及び増設チップ１３は、同一クロック信号ＣＬＫに同期して動作する。しかし、ＳＤＲＡＭコントローラ１１０とＳＤＲＡＭ１２及び増設チップ１３との間にはセレクタ１５が挿入される。このセレクタ１５での信号遅延を考慮すると、ストレージ装置１０にＳＤＲＡＭ１２のみを直接接続する場合に比較して、クロック信号ＣＬＫの周波数の低下を招く。そこで第３の実施形態の特徴は、クロック信号ＣＬＫの周波数の低下を抑止する点にある。

図９は、第３の実施形態に係るストレージ装置を備えた電子機器の典型的な構成を示すブロック図である。図９において、図１と等価な要素には同一参照番号を付してある。
第３の実施形態では、図１に示すセレクタ１５に代えてセレクタ１５０が用いられる。セレクタ１５０はセレクタ１５と同様に、タイミング検出器１５１及びチップセレクト生成器１５２を備えている。但し、図９に示されるタイミング検出器１５１は、クロック信号ＣＬＫに同期して動作するレジスタ９１を内蔵する。レジスタ９１は、切り替え信号１５６をクロック信号ＣＬＫに同期化することで、当該切り替え信号１５６をクロック信号ＣＬＫの１サイクル（以下、単に１サイクルと称する）遅延する同期化モジュールである。なおレジスタ９１が、タイミング検出器１５１内のタイミングラッチ２５（図２参照）に代えて用いられる、クロック信号ＣＬＫに同期してセットまたはリセットするラッチであっても構わない。つまりレジスタ９１が、セット信号２４１が高レベルの場合にクロック信号ＣＬＫに同期して第１の状態に設定され、クリア信号２２１が高レベルの場合にクロック信号ＣＬＫに同期して第２の状態に設定されるラッチであっても構わない。

セレクタ１５０は、レジスタ９２及び９３を更に備えている。レジスタ９２は、制御信号群１５３をクロック信号ＣＬＫに同期化することで、当該制御信号群１５３を１サイクル遅延する同期化モジュールである。レジスタ９３は、アドレスバス１５４上のアドレスをクロック信号ＣＬＫに同期化することで、当該アドレスを１サイクル遅延する同期化モジュールである。

このようなセレクタ１５０をＳＤＲＡＭコントローラ１１０とＳＤＲＡＭ１２及び増設チップ１３の間に挿入した場合、リード／ライトコマンドとデータ転送とのタイミングがずれる。そこで、ＳＤＲＡＭコントローラ１１０に備えられたタイミング設定器１１１は、このタイミングを合わせるために、ＣＡＳレイテンシー、つまりリード／ライトコマンドの発行からデータ転送が行われるまでのサイクル数を１サイクル増加する。この場合、ＣＡＳレイテンシーは１サイクル増加するものの、クロック信号ＣＬＫの周波数の低下を防ぐことができる。

なお、タイミング検出器１５１内にレジスタ９１を備える代わりに、図９において破線で示されているレジスタ９４及び９５を用いてもよい。レジスタ９４及び９５は、それぞれ、チップセレクト信号ＣＳ０＃及びＣＳ＃１を１サイクル遅延する同期化モジュールである。

以上説明した少なくとも１つの実施形態によれば、ＳＤＲＡＭコントローラから出力されるチップセレクト信号に基づいて、ＳＤＲＡＭインタフェースを備えた増設デバイスを適切な期間だけ選択することができるセレクタ、ストレージ装置、及び電子機器を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ストレージ装置、２０…ホスト装置、１１…システムＬＳＩ、１２…ＳＤＲＡＭ、１３…増設チップ（増設デバイス）、１５，１５０…セレクタ、２１…ＡＣＴ検出器（バンクアクティブコマンド検出器）、２２…ＲＡＳ検出器（ＲＡＳ信号検出器）、２３…アドレスデコーダ、２４…判定器、２５…タイミングラッチ、９１，９４…レジスタ（第３の同期化モジュール）、９２…レジスタ（第１の同期化モジュール）、９３…レジスタ（第２の同期化モジュール）、９５…レジスタ（第４の同期化モジュール）、１１０…ＳＤＲＡＭコントローラ、１５１…タイミング検出器、１５２…チップセレクト生成器。

Claims (9)

1. ＳＤＲＡＭへのアクセスを制御する、アドレスと、ＲＡＳ信号及びチップセレクト信号とを出力するＳＤＲＡＭコントローラと接続されるセレクタであって、
   前記アドレスが、前記ＲＡＳ信号がアサートされる第１の時点に出力される行アドレスであり、且つ当該行アドレスの示すアクセス先が、前記ＳＤＲＡＭが割り当てられている第１のアドレス空間とは異なる第２のアドレス空間に割り当てられた、ＳＤＲＡＭインタフェースを備えた増設デバイスである場合に、前記第１の時点から次に前記ＲＡＳ信号がアサートされる第２の時点までの期間を検出するタイミング検出器と、
   前記チップセレクト信号に基づいて、前記ＳＤＲＡＭを選択するための第１のチップセレクト信号または前記増設デバイスを選択するための第２のチップセレクト信号を生成するチップセレクト生成器であって、前記タイミング検出器によって検出された期間に応じて前記第２のチップセレクト信号をアサートするチップセレクト生成器と
   を具備するセレクタ。
2. 前記タイミング検出器は、前記検出された期間に対応して第１の状態に設定され、前記検出された期間以外に対応して第２の状態に設定されるタイミングラッチを備えており、
   前記チップセレクト生成器は、前記タイミングラッチが前記第１の状態にある期間、前記第２のチップセレクト信号を生成する
   請求項１記載のセレクタ。
3. 前記タイミング検出器は、
   前記ＳＤＲＡＭコントローラから出力される、前記ＲＡＳ信号を含む制御信号群に基づいて、バンクアクティブコマンドが発行されたことを検出するバンクアクティブコマンド検出器と、
   前記制御信号群に基づいて、前記バンクアクティブコマンドの発行後最初に前記ＲＡＳ信号がアサートされる時点を前記第２の時点として検出するＲＡＳ信号検出器と、
   前記行アドレスの少なくとも上位フィールドをデコードすることにより、当該行アドレスの示す前記アクセス先が前記増設デバイスであるかを検出するアドレスデコーダと、
   前記アドレスデコーダによって前記アクセス先が前記増設デバイスであると検出された状態で前記バンクアクティブコマンドの発行が検出された時点を前記第１の時点と判定する判定器とを更に備えている
   請求項２記載のセレクタ。
4. 前記タイミングラッチは、前記判定器による前記第１の時点の判定に応じて前記第１の状態に遷移し、前記ＲＡＳ信号検出器による前記第２の時点の検出に応じて前記第２の状態に遷移する請求項３記載のセレクタ。
5. 前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭ及び前記増設デバイスに転送される前記ＲＡＳ信号を含む制御信号群を前記ＳＤＲＡＭコントローラ、前記ＳＤＲＡＭ及び前記増設デバイスのためのクロック信号に同期化する第１の同期化モジュールと、
   前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭ及び前記増設デバイスに転送される前記アドレスを前記クロック信号に同期化する第２の同期化モジュールと、
   前記タイミング検出器によって検出される期間を前記クロック信号に同期化する第３の同期化モジュールとを更に具備し、
   前記チップセレクト生成器は、前記同期化された期間、前記第２のチップセレクト信号をアサートする請求項１記載のセレクタ。
6. 前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭ及び前記増設デバイスに転送される前記ＲＡＳ信号を含む制御信号群を前記ＳＤＲＡＭコントローラ、前記ＳＤＲＡＭ及び前記増設デバイスのためのクロック信号に同期化する第１の同期化モジュールと、
   前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭ及び前記増設デバイスに転送される前記アドレスを前記クロック信号に同期化する第２の同期化モジュールと、
   前記第１のチップセレクト信号を前記クロック信号に同期化する第３の同期化モジュールと、
   前記第２のチップセレクト信号を前記クロック信号に同期化する第４の同期化モジュールと
   を更に具備する請求項１記載のセレクタ。
7. 前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭ及び前記増設デバイスに転送される前記ＲＡＳ信号を含む制御信号群を前記ＳＤＲＡＭコントローラ、前記ＳＤＲＡＭ及び前記増設デバイスのためのクロック信号に同期化する第１の同期化モジュールと、
   前記ＳＤＲＡＭコントローラから前記ＳＤＲＡＭ及び前記増設デバイスに転送される前記アドレスを前記クロック信号に同期化する第２の同期化モジュールとを更に具備し、
   前記タイミング検出器は、前記検出された期間を前記クロック信号に同期化し、同期化された期間第１の状態に設定され、前記同期化された期間以外第２の状態に設定されるタイミングラッチを備えており、
   前記チップセレクト生成器は、前記タイミングラッチが前記第１の状態にある期間、前記第２のチップセレクト信号を生成する
   請求項１記載のセレクタ。
8. 第１のアドレス空間に割り当てられるＳＤＲＡＭと、
   ＳＤＲＡＭインタフェースを備え、第２のアドレス空間に割り当てられる増設デバイスと、
   前記ＳＤＲＡＭへのアクセスを制御するＳＤＲＡＭコントローラを備えた主コントローラと、
   前記ＳＤＲＡＭコントローラから出力されるチップセレクト信号に基づいて、前記ＳＤＲＡＭを選択するための第１のチップセレクト信号または前記増設デバイスを選択するための第２のチップセレクト信号を出力するセレクタとを具備し、
   前記セレクタは、
   前記ＳＤＲＡＭコントローラから出力されるアドレスが、前記ＳＤＲＡＭコントローラによってＲＡＳ信号がアサートされる第１の時点に出力される行アドレスであり、且つ当該行アドレスの示すアクセス先が前記増設デバイスである場合に、前記第１の時点から次に前記ＲＡＳ信号がアサートされる第２の時点までの期間を検出するタイミング検出器と、
   前記チップセレクト信号に基づいて前記第１のチップセレクト信号または前記第２のチップセレクト信号を生成するチップセレクト生成器であって、前記タイミング検出器によって検出された期間に応じて前記第２のチップセレクト信号をアサートするチップセレクト生成器とを備えている
   ストレージ装置。
9. ストレージ装置と、
   前記ストレージ装置を利用するホスト装置と
   を具備し、
   前記ストレージ装置は、
   第１のアドレス空間に割り当てられるＳＤＲＡＭと、
   ＳＤＲＡＭインタフェースを備え、第２のアドレス空間に割り当てられる増設デバイスと、
   前記ＳＤＲＡＭへのアクセスを制御するＳＤＲＡＭコントローラを備えた主コントローラと、
   前記ＳＤＲＡＭコントローラから出力されるチップセレクト信号に基づいて、前記ＳＤＲＡＭを選択するための第１のチップセレクト信号または前記増設デバイスを選択するための第２のチップセレクト信号を出力するセレクタとを備え、
   前記セレクタは、
   前記ＳＤＲＡＭコントローラから出力されるアドレスが、前記ＳＤＲＡＭコントローラによってＲＡＳ信号がアサートされる第１の時点に出力される行アドレスであり、且つ当該行アドレスの示すアクセス先が前記増設デバイスである場合に、前記第１の時点から次に前記ＲＡＳ信号がアサートされる第２の時点までの期間を検出するタイミング検出器と、
   前記チップセレクト信号に基づいて前記第１のチップセレクト信号または前記第２のチップセレクト信号を生成するチップセレクト生成器であって、前記タイミング検出器によって検出された期間に応じて前記第２のチップセレクト信号をアサートするチップセレクト生成器とを備えている
   電子機器。

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