JP2007164606A - メモリ装置 - Google Patents

Abstract

【課題】揮発性メモリを介してホストと記憶媒体との間でのデータのリード／ライトを制御する記憶媒体コントローラに対し、Ｔ１３に準拠する不揮発性メモリを、ピン数の増加やサイズの増大を伴うことなく、付設することを課題とする。
【解決手段】インタフェース制御機能部１０をさらに導入する。該機能部１０は、揮発性メモリ（ＳＤＲＡＭ）４と互換性を有するインタフェース制御を行う、不揮発性メモリ（フラッシュメモリ）８に対する不揮発性メモリ制御機能を、前記コントローラ２内の揮発性メモリ制御部６を介してサポートするように構成する。
【選択図】図１

Description

本発明は、揮発性メモリと不揮発性メモリと記憶媒体とを有し、さらにこれらのメモリ媒体に対するリード／ライト制御を行う記憶媒体コントローラを備えるメモリ装置に関し、例えば、Technical Committee T13において、Ｍｉｃｒｏｓｏｆｔ社により提案された“Non Volatile Cache Command Proposal for ATA-ACS”に準拠したメモリ装置に関する。

したがって、以下は、一例として上記Ｔ１３に準拠し、上記揮発性メモリをSynchronous ＤＲＡＭ（ＳＤＲＡＭ）とし、上記記憶媒体をハードディスク（ＨＤ）とし、上記記憶媒体コントローラをハードディスク・コントローラ（ＨＤＣ）として説明する。

後に図１３を参照して説明するとおり、従来より、ホストコンピュータとハードディスクとの間の、ハードディスク・コントローラによるリード／ライト制御は、ＳＤＲＡＭを介して行われていた。

これに対し、上記Ｔ１３によれば、ハードディスク・コントローラが、上記ＳＤＲＡＭに加えてフラッシュメモリ等の不揮発性メモリとも協働して上記リード／ライト制御を行うことが提案された。すなわち揮発性のキャッシュ（ｃａｃｈｅ）と不揮発性のキャッシュ（ｃａｃｈｅ）とを併用して、より一層高性能なメモリ装置を実現しようというものである。

なお、本発明に関連する公知技術として、下記の〔特許文献１〕〜〔特許文献３〕がある。しかし、
〔特許文献１〕に開示される公知例は、ＳＤＲＡＭ互換シンクロナスフラッシュメモリデバイスおよびＳＤＲＡＭ互換シンクロナスフラッシュメモリデバイス単体の制御方法であり、後に詳述する本発明に基づく、ＳＤＲＡＭ互換フラッシュメモリデバイスとＳＤＲＡＭを組み合わせて使用する際およびフラッシュメモリデバイスとＳＤＲＡＭが組み合わさった１つのメモリデバイスを使用する際の制御方法とは異なる。

また〔特許文献２〕に開示される公知例は、ＳＤＲＡＭ制御の際、不揮発性メモリ（ＦｅＲＡＭ）に動作モード等を記憶し、ＰｏｗｅｒＯｎの際のプログラムコードを削減することを目的とし、また、ＳＲＡＭ／フラッシュとの互換を取るためにスイッチング制御部を有し、その制御部にはＦｅＲＡＭを有していることを特徴としており、後に詳述する本発明のように、動作モードを記憶するための不揮発性メモリを備えておらず、また、特許文献２の如くフラッシュとの互換を取る発明ではなく、ＳＤＲＡＭ互換インタフェースを備えたフラッシュメモリを制御するための発明であるから、特許文献２とは異なる。

さらにまた〔特許文献３〕に開示される公知例は、ＳＤＲＡＭとＳＲＡＭもしくはフラッシュを１つのパッケージに搭載したメモリデバイスの発明であり、ＳＤＲＡＭとＳＲＡＭもしくはフラッシュのアドレス、データピンを分け、それぞれパラレルに動作させることを特徴としているが、後に詳述する本発明においては、ＳＤＲＡＭ互換のフラッシュメモリを使用することによりアドレス、データピンを共通化するため、特許文献３のようにパラレルに動作させることはない。

特表２００５−５００６４３号公報 特開２００４−３１１００２号公報 特開２００３−１２４４３２号公報

上述のように、従前の揮発性のキャッシュ（ＳＤＲＡＭ）と新設の不揮発性（フラッシュメモリ）とを併用して、記憶媒体（ハードディスク）に対するリード／ライト制御を行う記憶媒体コントローラ（ハードディスク・コントローラ）においては、既存の揮発性メモリ・インタフェースに加えて、さらに新設の不揮発性メモリ・インタフェースを追加して設けなければならない。

そうすると、既存の揮発性メモリ・インタフェースとして数１０本のピンを必要とするところ、さらにまた不揮発性メモリ・インタフェースとして数１０本のピンを追加しなければならなくなる。

このため、既存の記憶媒体コントローラにとっては、（ｉ）大幅にピン数を増加させ、（ii）記憶媒体コントローラのパッケージを変更してそのサイズを増大させ、（iii）特に２．５″あるいはそれ以下のハードディスクを扱うハードディスクドライブにおいては、上記ピンの各々に付帯する膨大な数の配線のために複雑なパターンを要し、実装上の制約が課せられる、といった問題が生じてくる。

したがって本発明は、既存の揮発性メモリ・インタフェースを有する記憶媒体コントローラに対して、その回路構成に大幅な変更を加えることなく、新設の不揮発性メモリ・インタフェースをさらに追加して収容可能なメモリ装置を提供することを目的とするものである。

図１および図２は、本発明に基づくメモリ装置の基本構成の第１態様および第２態様をそれぞれ示す図である。これら図１および図２に示す各メモリ装置１は、基本的に次のような構成を有する。

すなわち、ホストコンピュータ９と記憶媒体３との間で転送すべきデータの一時記憶を行う揮発性メモリ４と、ホストコンピュータ９と揮発性メモリ４との間のインタフェース制御を行う揮発性メモリ制御部６との間を接続するためのインタフェースに接続可能なインタフェースと、揮発性メモリ４とインタフェース互換可能な不揮発性メモリ８を備えて構成される。
この場合、メモリ装置１は、揮発性メモリ制御部６を介して不揮発性メモリ８のインタフェース制御を行うメモリインタフェース（Ｉ／Ｆ）制御機能部１０を備えるようにする。なお、このメモリインタフェース制御機能部１０は、特にその配置箇所を特定しないが、図１の例では不揮発性メモリ８に近接して設けた場合を示している。

なお本発明における好適例としては、上記の記憶媒体３はハードディスクであり、上記の揮発性メモリ４はＳＤＲＡＭであり、上記の不揮発性メモリはフラッシュメモリであり、上記の記憶媒体コントローラ２はハードディスク・コントローラであり、以下の説明もこの好適例を対象として行う。

さて図１および図２に示す各メモリ装置１の中で本発明の特徴を表すブロックについて見てみると、この特徴的なブロックはメモリインタフェース制御機能部（図中、「メモリＩ／Ｆ制御機能部」と表す）１０であり、既存のメモリ装置１内に該機能部１０をさらに備えることが本発明の特徴をなす。

上記メモリＩ／Ｆ制御部１０は、既存の揮発性メモリ制御部６の外部であって不揮発性メモリ８の近傍に形成しても良いし、あるいはその揮発性メモリ制御部６内に形成しても良い。前者の第１態様を図１に示し、後者の第２態様を図２に示す。要するに、メモリインタフェース（Ｉ／Ｆ）制御機能部１０を、記憶媒体コントローラ２の中に形成しても良いし、該メモリインタフェース（Ｉ／Ｆ）制御機能部１０を、記憶媒体コントローラ２の外側に形成することとしても良い。

ただし上記第１および第２のいずれの態様であっても、メモリＩ／Ｆ制御機能部１０の役割は同じである。すなわち、メモリＩ／Ｆ機能部１０は、揮発性メモリ４と互換性を有するインタフェース制御を行う不揮発性メモリ制御機能を、揮発性メモリ制御部６を介してサポートするものである。

かくして、ＳＤＲＡＭ（４）と、ＳＤＲＡＭインタフェースを有するフラッシュメモリ（８）とを組み合わせたメモリ装置１が実現され、現状のハードディスク・コントローラ（２）に対して大幅な回路構成の変更を要することなく、上記Ｔ１３に準拠したフラッシュメモリ（８）の追加が可能となる。すなわち、
（ｉ）ハードディスク・コントローラ（２）のピン数は現状のままにし、
（ii）ハードディスク・コントローラ（２）のパッケージサイズもほぼそのままにし、
（iii）上記の各ピンにつながる配線のための配線パターンもそのままにして、フラッシュメモリ（８）をさらに収容できるから、例えば２．５″以下といった小型ハードディスクを格納するハードディスク・ドライブ（ＨＤＤ）にも容易に上記Ｔ１３に基づく構成を取り入れることができる。

本発明に基づく最良の形態を説明する前に、既述したように、本発明に係るメモリ装置の従来技術について明確にしておく。

図１３は従来のメモリ装置を示す図である。なお全図を通じて、同様の構成要素には同一の参照番号または記号を付して示す。

本図において、従来のメモリ装置１は、ホストコンピュータ９とハードディスク３との間のデータのリード／ライトは、キャッシュメモリとしてのＳＤＲＡＭを介在させて、ハードディスク・コントローラ２により行っていた。ただしこの基本構成は、図１および図２に示す本発明においても同様である。したがって、図１３におけるハードディスク・コントローラ２内の具体的構成も、図１および図２に示すのと同様、ホスト制御部５、揮発性メモリ（ＳＤＲＡＭ）制御部６および媒体（ハードディスク）制御部７からなる。

このようにＳＤＲＡＭ４を介在させるのは、容量は大きいがアクセス速度の遅いハードディスク３に対するキャッシュメモリとしての役割を果たさせること、およびホストコンピュータ９に対するアクセス速度の調整（ＳＤＲＡＭの方がハードディスクよりも遙かに高速である）を行うこと、といった目的がある。

一方、図１３に示す従来のメモリ装置１に対し改良を加える提案がなされた。この改良が前述のＴ１３による提案である。これを図で表す。

図１４はＴ１３に準拠したメモリ装置１の一例を示す図である。本図に示すとおり、Ｔ１３においては、さらに不揮発性メモリ（フラッシュメモリ）８をハードディスク・ドライブ（ＨＤＤ）に追加塔載することを提案している。なお、不揮発性メモリとしては他にＥＥＰＲＯＭがある。また上記フラッシュメモリとしては、Ｎａｎｄ型やＮｏｒ型が広く用いられている。

このようにフラッシュメモリ８を併用すると、このフラッシュメモリ８に必要なデータ、例えばブートプログラムを書き込んでおけば、ＨＤＤの電源投入時等においては、ホストコンピュータ９が、このフラッシュメモリ８から直接そのブートプログラムを読み出すことによってわざわざ記憶媒体（ハードディスク）３を回転駆動させることなく、該ホストコンピュータ９は起動可能となる。これは、ＨＤＤのモータを回転させて所定速度まで立ち上がる時間が不要になってより一層高速化が図れるといった効果をもたらす。またモータを回転させるに及ばないから、当然、消費電力の低減といった効果も得られる。

このようにＴ１３に準拠したメモリ装置１（図１４）によれば、上記のような効果が期待される。しかし一方、既述したように、フラッシュメモリ８の追加に起因した、ピン数の増加、パッケージサイズの増大、配線パターンの複雑化といった問題が生じてくる。

かかる問題を解決するのが本発明のメモリ装置１であり、図１および図２に示したとおりの基本構成を有するが、これを簡略化した図を参照して、本発明に係るメモリ装置１の実施例を説明する。

図３は図１の第１態様を簡略化して示す図であり、
図４は図２の第２態様を簡略化して示す図である。

まず図３を参照すると、上記第１態様のメモリ装置１においては、揮発性メモリ（ＳＤＲＡＭ）４と不揮発性メモリ（フラッシュメモリ）８とを、それぞれ個別のメモリチップ１１および１２により構成する。

一方、図４に示す上記第２態様のメモリ装置１においては、まず揮発性メモリ（ＳＤＲＡＭ）４と不揮発性メモリ（フラッシュメモリ）８とを、該揮発性メモリ４の領域と該不揮発性メモリ８の領域とを一体に備えたワンチップメモリ１３により構成する。そしてさらに好ましくは、前述のメモリインタフェース（Ｉ／Ｆ）制御機能部１０をも、そのワンチップメモリ１３内に一体に形成する。

現在、前述したように、不揮発性メモリとして、各社からＥＥＰＲＯＭ、Ｎａｎｄ型、Ｎｏｒ型等が提供されているが、ＳＤＲＡＭインタフェースをサポートした不揮発性メモリは存在しない。本発明によれば、従来のＳＤＲＡＭインタフェース上に不揮発性メモリが接続可能となり、すなわち、ＳＤＲＡＭ４は、ｃｈｉｐ ｓｅｌｅｃｔ端子を備えておりこれにより、切り換えて使うことが可能となり、ハードディスク・コントローラ（ＨＤＣ）２のピン数の増加を招くことなく、またこれまで使用していたＨＤＣ２を変更することなく、前記Ｔ１３にて提案する機能の実現が可能となる。また上記図４においては、不揮発性メモリ（フラッシュメモリ）８とＳＤＲＡＭ４とをインテグレーションしており、これにより、不揮発性メモリ８を実装する上での制約を排除できることになる。この図４の構成についてさらに説明を付け加えると次のとおりである。

図５は図４のワンチップメモリ１３をさらに具体的に示す図である。本図において、メモリインタフェース（Ｉ／Ｆ）制御機能部１０は、不揮発性メモリ８とＳＤＲＡＭインタフェースとの間の仲介機能を果たすものであり、不揮発性メモリ８にアクセスするときは、既述のｃｈｉｐ ｓｅｌｅｃｔ（ＣＳ）信号をＬｏｗ（ＣＳの反転がＨｉｇｈ）にする。ＳＤＲＡＭ４にアクセスするときは、ＣＳをＨｉｇｈにする。

このメモリＩ／Ｆ制御機能部１０は、ＳＤＲＡＭインタフェースを介してホストコンピュータ９から受信したコマンドを解析し、不揮発性メモリ８に対してのコマンドであれば、不揮発性メモリのインタフェースへ変換を行う。

図６は図５におけるメモリ４およびメモリ８の選択方法を一例をもって示す図である。本図の例においては、アドレスによって両メモリ（４，８）のうちのいずれか一方を選択するアドレス制御方法を示している。

ＳＤＲＡＭ４の容量が例えば８ＭＢ、不揮発性メモリ８の容量が例えば６４ＭＢとした場合、アドレス“００８０ ００００”（Ｈｅｘ）以上の領域を不揮発性メモリ８に対するアドレスとして配置するように定めておく。そうすると、ハードディスク・コントローラ（ＨＤＣ）２が、ホストコンピュータ９より、不揮発性メモリ領域（８）へのデータのライト・コマンドを受信した場合、ＨＤＣ２は、ＳＤＲＡＭインタフェースに上記の“００８０ ００００”（Ｈｅｘ）以上のアドレスを指定する。そしてその指定されたアドレスに所要のデータの書込み（ライト）を行うことにより、不揮発性メモリ８に対する当該ライト・コマンドが実行可能となる。逆にＳＤＲＡＭ領域（４）へのライト・コマンドを受信したのであれば、ＨＤＣ２は、ＳＤＲＡＭインタフェースに“００００ ００００”（Ｈｅｘ）以上で“００８０ ００００”（Ｈｅｘ）未満のアドレスを指定することになる。

なお、上記アドレスのデコードならびに前述したＣＳ（ｃｈｉｐ ｓｅｌｅｃｔ）信号の生成については、既知の方法によって実現することができる。また、そのＣＳの制御については、図５に示した例のようにワンチップメモリ１３側で行うようにしても良いし（図１相当）、あるいはＨＤＣ２側で当該ＣＳ信号を生成するようにしても良い（図２相当）。

ここで上記のライト・コマンドについて、特に上記Ｔ１３に準拠した場合のライト・コマンドについて、その処理フローの一例を図に示す。

図７は上記Ｔ１３に準拠した場合のライト・コマンドの処理フローの一例を示す図である。本図において、ハードディスク・ドライブ（ＨＤＤ）に電源投入すると（Ｐｏｗｅｒ Ｏｎ）、
ステップＳ１：初期設定を行う。今、一例としてフラッシュメモリ８にライトを行う状況にあるので、フラッシュメモリ８にライトするLogical Block Addressing（ＬＢＡ）を設定する（図６参照）。なおＬＢＡは、ハードディスク３内の全てのセクタに通し番号を振って、その通し番号によって所要のセクタを指定するものである。

ステップＳ２：上記の初期設定後、ホストコンピュータ９がコマンドを発行と、
ステップＳ３：その発行されたコマンドを受信したハードディスク・コントローラ（ＨＤＣ）２は、そのコマンドがどのようなコマンドか判別する。この場合、ハードディスク３に対するリード／ライトコマンドか、または、その他のコマンドか、が判別される。前者のリード／ライトコマンドであれば、
ステップＳ４：上記のＬＢＡが判別される。この場合、フラッシュメモリ８へのライトを行うＬＢＡか、あるいは、ＳＤＲＡＭ４を経由した記憶媒体（ＨＤ）３へのライトを行うＬＢＡか、判別され、その判別結果に応じてそれぞれ、ステップＳ５あるいはステップＳ６に至る。

ステップＳ７：上記のステップＳ３において、その他のコマンド、例えばシークコマンド、スリープコマンド、スタンバイコマンド等であれば、それぞれに応じたコマンド処理がなされる。このステップＳ７と、上記ステップＳ５およびＳ６とに至った後は、再び上記ステップＳ２に戻り、次のコマンドの発行を待つ。

上記の図７に示す処理フローのうち、本発明に基づくメモリインタフェース（Ｉ／Ｆ）制御機能部１０は、主として上記ステップＳ４の機能を担うことになる。そこでこのメモリＩ／Ｆ制御機能部１０の具体的な構成について説明する。

図８は図２におけるメモリＩ／Ｆ制御機能部１０の具体例をその周辺部と共に示す図である。すなわち、そのメモリＩ／Ｆ制御機能部１０がハードディスク・コントローラ（ＨＤＣ）２内に設けられる場合のその具体例を示す。ただし、該メモリＩ／Ｆ制御機能部１０を、図１に示す第１態様で構成する場合であっても、すなわち図５に示すように構成する場合であっても、このメモリＩ／Ｆ制御機能部１０自体は、図８に示すとおりに構成すれば良い。

図８を参照して、本発明に特徴的ないくつかの構成を列記すると以下のとおりである。 まず第１には、揮発性メモリ４を駆動する際の図示する「アドレス信号」、「メモリ制御信号」および「データ信号」の各信号線と、不揮発性メモリ８を駆動する際の図示する「アドレス信号」、「メモリ制御信号」および「データ信号」の各信号線とが共通になっていることである。これにより、従来のハードディスク・コントローラ（ＨＤＣ）２が備えるピンの数を増やすことなく、新設の不揮発性メモリ（フラッシュメモリ）８を、該ＨＤＣ２に収容することができる。

第２に、メモリインタフェース（Ｉ／Ｆ）制御機能部１０は、（ｉ）ホストコンピュータ９からのアドレス情報ＡＤを受信して、揮発性メモリ４向けのアドレスかまたは不揮発性メモリ８向けのアドレスかを少なくとも判断するアドレス判断部２１と、（ii）アドレス情報ＡＤと、アドレス判断部２１による判断結果Ｒ（ＣＳやＲＡＳ／ＣＡＳを含む）と、ホストコンピュータ９からの少なくともライトアクセスかまたはリードアクセスかを示す制御情報ＣＴと、を受信して、揮発性メモリ４に対するアクセスタイミングと不揮発性メモリ８に対するアクセスタイミングとの間のずれを調整して、ホストコンピュータ９からのライトデータＤｗの入力または該ホストコンピュータ９へのリードデータＤｒの出力を行う、タイミング調整部２２と、を備えることである。

第３は、（ｉ）タイミング調整部２２が、揮発性メモリ４の駆動クロックと不揮発性メモリ８の駆動クロックとを同一にした共通クロック（図８の“ＣＬＫ”）に従ってタイミング調整を行うか、あるいは
（ii）タイミング調整部２２が、揮発性メモリ４の駆動クロック（図８の“ＢＣＬＫ”）と、不揮発性メモリ８の駆動クロック（図８の“ＦＣＬＫ”）とを切り換えてタイミング調整を行うことである。これについては、以下の図９および図１０において明らかにする。

図９はタイミング調整部２２の主たる動作の第１の態様（上記“ＣＬＫ”による）を示すタイミングチャートであり、
図１０はタイミング調整部２２の主たる動作の第２の態様（上記“ＢＣＬＫ／ＦＣＬＫ”による）を示すタイミングチャートである。

すなわち、図９においては、クロック“ＣＬＫ”をＳＤＲＡＭ４と不揮発性メモリ８とで共通に使用し、図８に示す「制御信号」のタイミング（本図の例ではＲＡＳ→ＣＡＳディレイ）を、ＳＤＲＡＭ４と不揮発性メモリ８とでずらすように調整する。一方図１０においては、クロックを、ＳＤＲＡＭ４用のクロック“Ｂ（Ｂｕｆｆｅｒ）ＣＬＫ”および不揮発性メモリ８用のクロック“Ｆ（Ｆｌａｓｈ）ＣＬＫ”のように別々に用意して、図８に示す「制御信号」のタイミングをずらすように調整する。なお図９および図１０の各タイミングチャートは、ライト・コマンドの場合について示すが、リード・コマンドの場合についても、またライトおよびリードの各コマンドの組み合わせの場合でも、同様のタイミング調整が行われる。

もう少し詳しく説明すると、図９および図１０の各左端に示す信号種別は、各最上段の“ＣＬＫ”および“ＢＣＬＫ／ＦＣＬＫ”を除いて、両図共全く同じであり、これらの信号種別は、
ＲＡＳ ： Row Address Strobe
ＣＡＳ ： Column Address Strobe
ＷＥ ： Write Enable
ＡＤＲ ： Address
ＤＡＴＡ： data
ＢＣＳ ： Buffer Chip Select
ＦＣＳ ： Flash Chip Select
である。

図９および図１０共、左半分は「ＳＤＲＡＭ４へのアクセス」動作を表し、右半分は「不揮発性メモリ８へのアクセス」動作を表す。

図９および図１０において、ＳＤＲＡＭ４へのアクセスの場合のＲＡＳ→ＣＡＳディレイＤｓと、不揮発性メモリ８へのアクセスの場合のＲＡＳ→ＣＡＳディレイＤｆとの間でタイミング調整が図られている。図９および図１０においては、ＳＤＲＡＭ４が一般的な１３３Ｍｂｐｓのアクセス速度で動作し、不揮発性メモリ（フラッシュメモリ）８が一般的な１００Ｍｂｐｓのアクセス速度で動作する例を示している。このように、揮発性メモリ（速い）と不揮発性メモリ（遅い）との間にアクセス速度の差があることに主として起因して、上述のタイミング調整が必要となる。

上述したメモリ装置１は、記憶媒体コントローラ単体としても十分特徴を有している。すなわち、本発明に基づく記憶媒体コントローラ２は、ホストコンピュータ９と記憶媒体３との間で転送すべきデータの一時記憶を行う揮発性メモリ４と、ホストコンピュータ９との間のインタフェース制御を行うホスト制御部５と、揮発性メモリ４との間のインタフェース制御を行う揮発性メモリ制御部６と、記憶媒体３との間のインタフェース制御を行う媒体制御部７と、を少なくとも有する記憶媒体コントローラであって、揮発性メモリ４と揮発性メモリ制御部６との間を接続するためのインタフェースを介して揮発性メモリ４とインタフェース互換可能な不揮発性メモリ８に接続可能に構成され、さらに不揮発性メモリ８のインタフェース制御を行うメモリインタフェース制御機能部１０を備えることを特徴とするものである。

さらに、その記憶媒体コントローラ２について、記憶媒体３はハードディスクであり、揮発性メモリ４はＳＤＲＡＭであり、不揮発性メモリ８はフラッシュメモリであり、当該記憶媒体コントローラはハードディスク・コントローラである。

さらにまた、その記憶媒体コントローラ２において、揮発性メモリ４を駆動する際の図示する「アドレス信号」、「メモリ制御信号」および「データ信号」の各信号線と、不揮発性メモリ８を駆動する際の図示する「アドレス信号」、「メモリ制御信号」および「データ信号」の各信号線とが共通になっている。

またその記憶媒体コントローラ２において、メモリインタフェース（Ｉ／Ｆ）制御機能部１０は、（ｉ）ホストコンピュータ９からのアドレス情報ＡＤを受信して、揮発性メモリ４向けのアドレスかまたは不揮発性メモリ８向けのアドレスかを少なくとも判断するアドレス判断部２１と、（ii）アドレス情報ＡＤと、アドレス判断部２１による判断結果Ｒ（ＣＳやＲＡＳ／ＣＡＳを含む）と、ホストコンピュータ９からの少なくともライトアクセスかまたはリードアクセスかを示す制御情報ＣＴと、を受信して、揮発性メモリ４に対するアクセスタイミングと不揮発性メモリ８に対するアクセスタイミングとの間のずれを調整して、ホストコンピュータ９からのライトデータＤｗの入力またはホストコンピュータ９へのリードデータＤｒの出力を行う、タイミング調整部２２と、を備える。

そのタイミング調整部２２は、揮発性メモリ４の駆動クロックと不揮発性メモリ８の駆動クロックとを同一にした共通クロック（図８の“ＣＬＫ”）に従ってタイミング調整を行う。

またそのタイミング調整部２２は、揮発性メモリ４の駆動クロック（図８の“ＢＣＬＫ”）と、不揮発性メモリ８の駆動クロック（図８の“ＦＣＬＫ”）とを切り換えてタイミング調整を行う。

以上述べたとおり本発明はハードディスク・コントローラ（ＨＤＣ）２の構成に大幅な変更を加えることなく、新設の不揮発性メモリ８を収容することを目的としている。この目的は、「コピー制御部」を導入することによっても達成できる。

図１１は本発明に基づくコピー制御部３１を用いたメモリ装置１′の第１の態様を示す図であり、
図１２は本発明に基づくコピー制御部３１を用いたメモリ装置１′の第２の態様を示す図である。

図１１および図１２に示すメモリ装置１′は、ホストコンピュータ９と記憶媒体（ＨＤ）３との間で転送すべきデータの一時記憶を行う揮発性メモリ４と、揮発性メモリ４とインタフェース互換可能な不揮発性メモリ８とを接続するメモリ装置１′であって、揮発性メモリ４のデータを不揮発性メモリ８にライトし、または不揮発性メモリ８から該不揮発性メモリ８に記憶したデータを揮発性メモリ４にリードするコピー制御部３１を備えるものである。ここにおいて、図１１および図１２に示すメモリ装置１′の特徴は、揮発性メモリ４のデータを不揮発性メモリ８にライトし、または揮発性メモリ４から不揮発性メモリ８に記憶したデータを揮発性メモリ４にリードする上記のコピー制御部３１を備えることにある。

そして図１１の構成は、揮発性メモリ４と不揮発性メモリ８とを、該揮発性メモリ４の領域と該不揮発性メモリ８の領域とを一体に備えたワンチップメモリ１３により構成すると共に、上記のコピー制御部３１をも、該ワンチップメモリ１３内に一体に形成することを特徴とするものであり、
一方図１２の構成は、上記のコピー制御部３１を、記憶媒体コントローラ（ＨＤＣ）２の中に形成することを特徴とするものである。

さらに説明を加えると、図１１および図１２の実施例においては、ＳＤＲＡＭ４と不揮発性メモリ８との間に、同期化のためのコピー制御部３１を挿入し、ＳＤＲＡＭ４の任意の領域を不揮発性メモリ８にミラーリングするものとし、不揮発性メモリ８内にＳＤＲＡＭ４に書かれたデータを保存するものである。ＳＤＲＡＭ４の任意の領域にデータが書かれた後、不揮発性メモリ８内にデータをコピーして保存しておくと、電源切断後、ＳＤＲＡＭ４のデータは消失するが、再電源投入後にコピー制御部３１により、不揮発性メモリ８内のデータをＳＤＲＡＭ４にコピーすることができる。その後、ホストインタフェースを介して、ホストコンピュータ９にデータを転送するようにすれば、前述した図６に示すアドレス制御よりは、若干オーバーヘッドになるものの、ＨＤＣ２はメモリ４および８を区別することなくアクセスすることが可能であり、現在使用されているＨＤＣ２を変更することなく、使用可能となる。

以上詳述した本発明の実施態様は以下のとおりである。
（付記１）
ホストコンピュータと記憶媒体との間で転送すべきデータの一時記憶を行う揮発性メモリと、前記ホストコンピュータと前記揮発性メモリの間のインタフェース制御を行う揮発性メモリ制御部との間を接続するためのインタフェースに接続可能なインタフェースと、
前記揮発性メモリとインタフェース互換可能な不揮発性メモリを備えてなること
を特徴とするメモリ装置。
（付記２）
前記メモリ装置は、前記揮発性メモリ制御部を介して前記不揮発性メモリのインタフェース制御を行うメモリインタフェース制御機能部を備えてなること
を特徴とする付記１記載のメモリ装置。
（付記３）
前記揮発性メモリを駆動する際のアドレス信号、メモリ制御信号およびデータ信号の各信号線と、前記不揮発性メモリを駆動する際のアドレス信号、メモリ制御信号およびデータ信号の各信号線とが共通になっていることを特徴とする付記１に記載のメモリ装置。
（付記４）
前記メモリインタフェース制御機能部は、
前記ホストコンピュータからのアドレス情報を受信して、前記揮発性メモリ向けのアドレスかまたは前記不揮発性メモリ向けのアドレスかを少なくとも判断するアドレス判断部と、
前記アドレス情報と、前記アドレス判断部による判断結果と、前記ホストコンピュータからの少なくともライトアクセスかまたはリードアクセスかを示す制御情報と、を受信して、前記揮発性メモリに対するアクセスタイミングと前記不揮発性メモリに対するアクセスタイミングとの間のずれを調整して、前記ホストコンピュータからのライトデータの入力または該ホストコンピュータへのリードデータの出力を行う、タイミング調整部と、
を備えることを特徴とする付記２に記載のメモリ装置。

（付記５）
前記記憶媒体はハードディスクであり、前記揮発性メモリはＳＤＲＡＭであり、前記不揮発性メモリはフラッシュメモリであり、前記記憶媒体コントローラはハードディスク・コントローラであることを特徴とする付記１に記載のメモリ装置。

（付記６）
前記タイミング調整部は、前記揮発性メモリの駆動クロックと前記不揮発性メモリの駆動クロックとを同一にした共通クロックに従ってタイミング調整を行うことを特徴とする付記４に記載のメモリ装置。

（付記７）
タイミング調整部は、前記揮発性メモリの駆動クロックと、前記不揮発性メモリの駆動クロックとを切り換えてタイミング調整を行うことを特徴とする付記４に記載のメモリ装置。

（付記８）
ホストコンピュータと記憶媒体との間で転送すべきデータの一時記憶を行う揮発性メモリと、前記ホストコンピュータとの間のインタフェース制御を行うホスト制御部と、前記揮発性メモリとの間のインタフェース制御を行う揮発性メモリ制御部と、前記記憶媒体との間のインタフェース制御を行う媒体制御部と、を少なくとも有する記憶媒体コントローラにおいて、
前記揮発性メモリと前記揮発性メモリ制御部との間を接続するためのインタフェースを介して前記揮発性メモリとインタフェース互換可能な不揮発性メモリに接続可能に構成され、
前記不揮発性メモリのインタフェース制御を行うメモリインタフェース制御機能部を備えてなること
を特徴とする記憶媒体コントローラ。

（付記９）
前記記憶媒体はハードディスクであり、前記揮発性メモリはＳＤＲＡＭであり、前記不揮発性メモリはフラッシュメモリであり、前記記憶媒体コントローラはハードディスク・コントローラであることを特徴とする付記８に記載の記憶媒体コントローラ。

（付記１０）
前記揮発性メモリを駆動する際のアドレス信号、メモリ制御信号およびデータ信号の各信号線と、前記不揮発性メモリを駆動する際のアドレス信号、メモリ制御信号およびデータ信号の各信号線とを共通にすることを特徴とする付記８に記載の記憶媒体コントローラ。

（付記１１）
前記メモリインタフェース制御機能部は、
前記ホストコンピュータからのアドレス情報を受信して、前記揮発性メモリ向けのアドレスかまたは前記不揮発性メモリ向けのアドレスかを少なくとも判断するアドレス判断部と、
前記アドレス情報と、前記アドレス判断部による判断結果と、前記ホストコンピュータからの少なくともライトアクセスかまたはリードアクセスかを示す制御情報と、を受信して、前記揮発性メモリに対するアクセスタイミングと前記不揮発性メモリに対するアクセスタイミングとの間のずれを調整して、前記ホストコンピュータからのライトデータの入力または該ホストコンピュータへのリードデータの出力を行う、タイミング調整部と、
を備えることを特徴とする付記８に記載の記憶媒体コントローラ。

（付記１２）
前記タイミング調整部は、前記揮発性メモリの駆動クロックと前記不揮発性メモリの駆動クロックとを同一にした共通クロックに従ってタイミング調整を行うことを特徴とする付記１１に記載の記憶媒体コントローラ。

（付記１３）
タイミング調整部は、前記揮発性メモリの駆動クロックと、前記不揮発性メモリの駆動クロックとを切り換えてタイミング調整を行うことを特徴とする付記１１に記載の記憶媒体コントローラ。

（付記１４）
ホストコンピュータと記憶媒体との間で転送すべきデータの一時記憶を行う揮発性メモリと、前記揮発性メモリとインタフェース互換可能な不揮発性メモリとを接続するメモリ装置において、
前記揮発性メモリのデータを前記不揮発性メモリにライトし、または前記不揮発性メモリから該不揮発性メモリに記憶したデータを前記揮発性メモリにリードするコピー制御部を備えることを特徴とするメモリ装置。

（付記１５）
前記揮発性メモリと前記不揮発性メモリとを、該揮発性メモリの領域と該不揮発性メモリの領域とを一体に備えたワンチップメモリにより構成すると共に、前記コピー制御部をも、該ワンチップメモリ内に一体に形成することを特徴とする付記１４に記載のメモリ装置。

（付記１６）
付記９または１４に記載の前記メモリ装置を備えてなる記憶媒体コントローラ。

本発明に基づくメモリ装置の基本構成の第１態様を示す図である。 本発明に基づくメモリ装置の基本構成の第２態様を示す図である。 図１の第１態様を簡略化して示す図である。 図２の第２態様を簡略化して示す図である。 図４のワンチップメモリ１３をさらに具体的に示す図である。 図５における２つのメモリ４，８の選択方法の一例を示す図である。 Ｔ１３に準拠した場合のライト・コマンドの処理フローの一例を示す図である。 図２におけるメモリＩ／Ｆ制御機能部１０の具体例をその周辺部と共に示す図である。 タイミング調整部２２の主たる動作の第１の態様を示すタイミングチャートである。 タイミング調整部２２の主たる動作の第２の態様を示すタイミングチャートである。 本発明に基づくコピー制御部３１を用いたメモリ装置１′の第１の態様を示す図である。 本発明に基づくコピー制御部３１を用いたメモリ装置１′の第２の態様を示す図である。 従来のメモリ装置を示す図である。 Ｔ１３に準拠したメモリ装置を示す図である。

符号の説明

１，１′ メモリ装置
２ 記憶媒体コントローラ（ハードディスク・コントローラ）
３ 記憶媒体（ハードディスク）
４ 揮発性メモリ（ＳＤＲＡＭ）
５ ホスト制御部
６ 揮発性メモリ制御部
７ 媒体制御部
８ 不揮発性メモリ（フラッシュメモリ）
９ ホストコンピュータ
１０ メモリインタフェース（Ｉ／Ｆ）制御機能部
１１，１２ メモリチップ
１３ ワンチップメモリ
２１ アドレス判断部
２２ タイミング調整部
３１ コピー制御部

Claims (5)

1. ホストコンピュータと記憶媒体との間で転送すべきデータの一時記憶を行う揮発性メモリと、前記ホストコンピュータと前記揮発性メモリの間のインタフェース制御を行う揮発性メモリ制御部との間を接続するためのインタフェースに接続可能なインタフェースと、
   前記揮発性メモリとインタフェース互換可能な不揮発性メモリを備えてなること
   を特徴とするメモリ装置。
2. 前記メモリ装置は、前記揮発性メモリ制御部を介して前記不揮発性メモリのインタフェース制御を行うメモリインタフェース制御機能部を備えてなること
   を特徴とする請求項１記載のメモリ装置。
3. 前記メモリインタフェース制御機能部は、
   前記ホストコンピュータからのアドレス情報を受信して、前記揮発性メモリ向けのアドレスかまたは前記不揮発性メモリ向けのアドレスかを少なくとも判断するアドレス判断部と、
   前記アドレス情報と、前記アドレス判断部による判断結果と、前記ホストコンピュータからの少なくともライトアクセスかまたはリードアクセスかを示す制御情報と、を受信して、前記揮発性メモリに対するアクセスタイミングと前記不揮発性メモリに対するアクセスタイミングとの間のずれを調整して、前記ホストコンピュータからのライトデータの入力または該ホストコンピュータへのリードデータの出力を行う、タイミング調整部と、
   を備えることを特徴とする請求項２に記載のメモリ装置。
4. ホストコンピュータと記憶媒体との間で転送すべきデータの一時記憶を行う揮発性メモリと、前記ホストコンピュータとの間のインタフェース制御を行うホスト制御部と、前記揮発性メモリとの間のインタフェース制御を行う揮発性メモリ制御部と、前記記憶媒体との間のインタフェース制御を行う媒体制御部と、を少なくとも有する記憶媒体コントローラにおいて、
   前記揮発性メモリと前記揮発性メモリ制御部との間を接続するためのインタフェースを介して前記揮発性メモリとインタフェース互換可能な不揮発性メモリに接続可能に構成され、
   前記不揮発性メモリのインタフェース制御を行うメモリインタフェース制御機能部を備えてなること
   を特徴とする記憶媒体コントローラ。
5. ホストコンピュータと記憶媒体との間で転送すべきデータの一時記憶を行う揮発性メモリと、前記揮発性メモリとインタフェース互換可能な不揮発性メモリとを接続するメモリ装置において、
   前記揮発性メモリのデータを前記不揮発性メモリにライトし、または前記不揮発性メモリから該不揮発性メモリに記憶したデータを前記揮発性メモリにリードするコピー制御部を備えることを特徴とするメモリ装置。

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