CN106462499A - 传感器模块、其控制方法和电子设备 - Google Patents

传感器模块、其控制方法和电子设备 Download PDF

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Abstract

传感器模块设置有：传感器单元；具有多个存储器区域的存储器单元；运算单元，基于传感器单元的检测结果，在访问存储器单元的同时，执行预定运算；以及存储控制单元，以使得访问每个存储区域的开始定时是彼此不同的方式控制存储器单元。

Description

传感器模块、其控制方法和电子设备
技术领域
本公开涉及一种包括传感器的传感器模块、控制这样的传感器模块的方法和包括这样的传感器模块的电子设备。
背景技术
与电子设备的多功能的最新进展相联系，各种传感器安装在电子设备中。例如，智能手机(高性能移动电话)经常配备用于照片拍摄和视频拍摄的图像传感器。例如，经常使用能够实现缩小和降低功耗的CMOS(互补MOS)图像传感器作为图像传感器。电子设备使用这样的图像传感器实现各种功能。
顺便说一句，电子设备经常使用DRAM(动态随机存取存储器)用于信息(数据)的存储。在配备DRAM的电子设备中，由DRAM产生的噪音可能在某些情况中对电子设备的性能产生影响。已经公开了用于降低这种噪声影响的各种技术。例如，专利文献1公开了一种半导体存储器单元，其包括多个DRAM存储器部，并使对每个DRAM存储器部的刷新操作的时间是不同的。半导体存储器单元以这样的方式使刷新操作的时间是不同的，从而实现了由刷新操作引起的电源噪声的降低。
现有技术文献
专利文献
专利文献1：特开2011-28790号公报
发明内容
顺便说一句，通常期望传感器模块具有较高的检测精度。更具体的，例如，在配备有图像传感器的传感器模块中，期望较高的图像质量。
因此，期望提供允许提高检测精度的传感器模块、控制传感器模块的方法和电子设备。
根据本公开的实施方式的传感器模块，包括：传感器部、存储器部、算术运算部和存储器控制部。存储器部具有多个存储器区域。算术运算部基于传感器部的检测结果，在访问存储器部的同时，执行预定算术运算。存储器控制部控制存储器部在不同的时间开始访问存储器区域。
根据本公开的实施方式的控制传感器模块的方法，包括：基于传感器部的检测结果，在访问具有多个存储器区域的存储器部的同时，执行预定的算术运算；和控制存储器部在不同的时间开始访问存储器区域。
根据本公开的实施方式的电子设备，包括上述传感器模块，并且可以对应于例如但不限于：智能手机、平板电脑、数码相机、摄像机和笔记本个人电脑。
在根据本公开的实施方式的传感器模块、控制传感器模块的方法和电子设备中，基于传感器部的检测结果，在访问存储器部的同时，执行预定的算术运算。在这种情况中，控制在不同的时间开始访问存储器区域。
按照根据本公开的实施方式的传感器模块，控制传感器模块的方法和电子设备，控制对存储器区域的访问在不同的时间开始，这使得可以提高检测精度。注意，这里所描述的效果是非限制的。技术实现的效果可能是本公开中所描述的一个或多个效果。
附图说明
[图1]是示出根据本公开的第一实施方式的传感器模块的配置示例的方框图。
[图2]是示出图1中所示的存储器控制部的配置示例的方框图。
[图3]是示出图1中所示的DRAM的配置示例的方框图。
[图4]是示出图1中所示的传感器模块的操作示例的时序图。
[图5]是示出根据比较示例的存储器控制部的配置示例的方框图。
[图6]是示出根据比较示例的传感器模块的操作示例的时序图。
[图7]是示出根据第二实施方式的传感器模块的配置示例的方框图。
[图8]是示出图7中所示的存储器控制部的配置示例的方框图。
[图9]是示出图7中所示的传感器模块的操作示例的时序图。
[图10]是示出根据第二实施方式的变形例的传感器模块的操作示例的时序图。
[图11]是应用根据实施方式的传感器模块的智能手机的外观的透视图。
[图12]是应用根据实施方式的传感器模块的数码相机的外观的前视图。
具体实施方式
在下面，参考附图详细描述了本公开的一些实施方式。应该注意，描述是以下面的顺序进行的。
1.第一实施方式
2.第二实施方式
3.应用示例
<1.第一实施方式>
[配置示例]
图1示出根据第一实施方式的传感器模块的配置示例。传感器模块1是配备有图像传感器和DRAM的模块。应该注意，根据本公开的实施方式的控制传感器模块的方法通过本实施方式体现，并且因此其描述一起给出。
传感器模块1包括图像传感器11、ADC(模拟到数字转换器)12、信号处理器20、存储器控制部30、接口40至43以及DRAM 50至53。
图像传感器11获取图像数据，并可以使用例如CMOS图像传感器来配置。图像传感器11包括多个像素，并且顺序地向ADC 12提供每个像素中的检测电压(模拟电压)。
ADC 12将由图像传感器11提供的每个像素中的检测电压(模拟电压)转换为数字码。此后，ADC 12将由这种转换产生的数字码提供给信号处理器20。
信号处理器20对由ADC 12提供的图像数据执行预定的信号处理，并输出图像处理作的结果作为信号Sout。当执行预定的信号处理时，信号处理器20使用DRAM 50至53作为工作存储器。在这种时候，在信号处理器20中，写入客户端CW、读取客户端CR和一些其它客户端操作来通过存储器控制部30和接口40至43访问DRAM 50至53。写入客户端CW向存储器控制部30提供地址ADD和写入数据WrDATA，并向DRAM 50至53写入数据。另外，读取客户端CR提供地址ADD到存储器控制部30，并从存储器控制部30接收从DRAM 50至53读取的读取数据RdDATA。
存储器控制部30按照来自信号处理器20的指令通过接口40至43控制DRAM 50至53。
图2示出了存储器控制部30的配置示例。除了存储器控制部30，图2示出了信号处理器20、接口40至43和DRAM 50至53的一些功能。
存储器控制部30包括写入接口31、读取接口32、控制器33、寄存器301至303、311至313、321至323和331至333。
写入接口31判断来自在信号处理器20中操作的写入客户端CW(在该示例中，是两个写入客户端CW1和CW2)的访问。此外，写入接口31向控制器33传递由每个写入客户端CW提供的地址ADD和写入数据WrDATA(例如，512位数据)。
读取接口32判断来自在信号处理器20中操作的读取客户端CR(在该示例中，是两个读取客户端CR1和CR2)的访问。此外，读取接口32向控制器33传递由每个读取客户端CR提供的地址ADD，并向提供用于数据读取指令的读取客户端CR传递由控制器33提供的读取数据RdDATA(例如，512位数据)。
控制器33基于来自写入接口31和读取接口32的指令，控制DRAM 50和51的操作。更具体的，控制器33基于来自写入接口31和读取接口32的指令产生控制命令CMD(例如，读取命令RD、写入命令WR、激活命令ACT、预充电命令PRE或一些其它命令)。此外，控制器33通过接口40向DRAM 50、通过寄存器311和接口41向DRAM 51、通过寄存器321、322和接口42向DRAM 52、通过寄存器331至333和接口43向DRAM 53提供由写入接口31和读取接口32提供的地址ADD以及从而产生的控制命令CMD。此外，控制器33通过接口40向DRAM 50提供从写入接口31提供的包含在写入数据WrDATA中的写入数据WrDATA0(例如，128位数据)。控制器33通过寄存器311和接口41向DRAM 51提供包含在写入数据WrDATA中的写入数据WrDATA1(例如，128位数据)。控制器33通过寄存器321、322和接口42向DRAM 52提供包含在写入数据WrDATA中的写入数据WrDATA2(例如，128位数据)。控制器33通过寄存器331至333和接口43向DRAM53提供包含在写入数据WrDATA中的写入数据WrDATA3(例如，128位数据)。此外，控制器33向读取接口32提供读取数据RdDATA0(例如，128位数据)、读取数据RdDATA1(例如，128位数据)、读取数据RdDATA2(例如，128位数据)和读取数据RdDATA3(例如，128位数据)作为读取数据RdDATA。读取数据RdDATA0由DRAM 50通过接口40和寄存器301至303提供。读取数据RdDATA1由DRAM 51通过接口41和寄存器312和313提供。读取数据RdDATA2由DRAM 52通过接口42和寄存器323提供。读取数据RdDATA3由DRAM 53通过接口43提供。
此外，控制器33包括刷新控制器34。刷新控制器34周期地产生刷新命令REF。控制器33通过40接口向DRAM 50、通过寄存器311和接口41向DRAM 51、通过寄存器321、322和接口42向DRAM 52、通过寄存器331至333和接口43向DRAM 53提供由刷新控制器34产生的刷新命令REF作为控制命令CMD。
寄存器301至303、311至313、321至323以及331至333的每一个与未示出的钟信号同步并延迟数据。更具体的，寄存器301至303依次延迟由接口40提供的读取数据RdDATA0，并且提供读取数据RdDATA0到控制器33。寄存器311延迟由控制器33提供的地址ADD、控制命令CMD和写入数据WrDATA1，并且提供地址ADD、控制命令CMD、和写入数据WrDATA1到接口41。寄存器312和313依次延迟由接口41提供的读取数据RdDATA1，并提供读取数据RdDATA1到控制器33。寄存器321和322依次延迟由控制器33提供的地址ADD、控制命令CMD和写入数据WrDATA2，并提供地址ADD，控制命令CMD和写入数据WrDATA2到接口42。寄存器323延迟由接口42提供的读取数据RdDATA2，并提供读取数据RdDATA2到控制器33。此外，寄存器331至333依次延迟由控制器33提供的地址ADD、控制命令CMD和写入数据WrDATA3，并提供地址ADD、控制命令CMD和写入数据WrDATA3到接口43。
如上所述，在传感器模块1中，在控制器33和DRAM 50之间、控制器33和DRAM 51、控制器之间33和DRAM 52、以及控制器33和DRAM 53之间分别插入不同数量的寄存器。在传感器模块1中，这使得可以在不同时间访问DRAM 50至53的每一个，以减少由DRAM 50至53所产生的噪声量的峰值，并减少图像传感器11的检测精度的下降，如后面描述的。
此外，在传感器模块1中，为DRAM 50至53的每一个设置相同数目的寄存器。更具体的，三个寄存器301至303设置在至DRAM 50的路径中。三个寄存器311至313在通向DRAM 51的路径中提供。三个寄存器321至323设置在至DRAM 52的路径中。三个寄存器331至333设置在至DRAM 53的路径中。因此，在传感器模块1，例如，当从DRAM 50至53读取数据时，延迟量是相等的，这使得可以实现同步。
接口40至43分别是插入在存储器控制部30和DRAM 50之间、存储器控制部30和DRAM51之间、存储器控制部30和DRAM 52之间、以及存储器控制部30和DRAM 53之间的物理层的接口。更具体的，接口40向DRAM 50提供由控制器33提供的地址ADD、控制命令CMD和写入数据WrDATA0，并向寄存器301提供由DRAM 50提供的读取数据RdDATA0。接口41向DRAM 51提供由寄存器311提供的地址ADD、控制命令CMD和写入数据WrDATA1，并向寄存器312提供由DRAM 51提供的读取数据RdDATA1。接口42向DRAM 52提供由寄存器322提供的地址ADD、控制命令CMD和写入数据WrDATA2，并向寄存器323提供由DRAM 52提供的读取数据RdDATA2。此外，接口43向DRAM 5提供由寄存器333提供的地址ADD、控制命令CMD和写入数据WrDATA3，并向控制器33提供由DRAM 53提供的读取数据RdDATA3。
DRAM 50至53分别用作信号处理器20的工作存储器。DRAM 50至53分别对应信道Ch0至Ch3。DRAM 50至53每个都具有两个库Bank0和Bank1。DRAM 50从接口40接收地址ADD、控制命令CMD和写入数据WrDATA0，并提供读取数据RdDATA0到接口40。DRAM 51从接口41接收地址ADD、控制命令CMD和写入数据WrDATA1，并提供读取数据RdDATA1到接口41。DRAM 52从接口42接收地址ADD、控制命令CMD和写入数据WrDATA2，并提供读取数据RdDATA2到接口42。此外，DRAM 53从接口43接收地址ADD、控制命令CMD和写入数据WrDATA3，并提供读取数据RdDATA3到接口43。在这个示例中，DRAM50至53配置为单独的芯片。需要注意的是，DRAM50至53不限于此，并且作为另一个选择，例如，DRAM 50至53可以集成到一个芯片上。
图3示出了DRAM50的配置示例。需要注意的是，DRAM 51至53具有类似的配置。DRAM50包括存储器阵列601和611，行解码器602和612、列解码器的603和613、读取和写入部604和614以及控制部60。存储器阵列601、行解码器602、列解码器603与读取和写入部604配置库Bank0。存储器阵列611行解码器612、列解码器613与读取和写入部614配置库Bank1。库Bank0如下描述作为示例。
存储器阵列601包括多个存储器单元70、多个字线WL和多个位线BL。存储器单元70排列成矩阵。字线WL在行方向延伸(水平方向)，并且位线BL在列方向延伸(垂直方向)。每条字线WL的一端耦接到行解码器602，并且每条位线BL的一端耦接到写入和读取部604。
存储器单元70的每一个包括晶体管71和电容72。该示例中的晶体管71是N沟道MOSFET(金属氧化物半导体场效应晶体管)。晶体管71的栅极、源极和漏极分别耦接到字线WL、位线BL和电容72的一端。电容72保持电荷来存储1位的数据。电容72的一端耦接到晶体管71的漏极，并且电容72的另一端接地。
行解码器602基于来自控制部60的指令在存储阵列601中选择一行。列解码器603基于来自控制部60的指令在存储器阵列601中选择一列。
写入和读取部604基于来自控制部60的指令，对由行解码器602和列解码器603选择的存储器单元70写入数据，或者从由行解码器602和列解码器603选择的存储器单元70读取数据。此外，写入和读取部604还具有恢复(刷新)存储在存储器单元70中的数据的功能。
控制部60基于来自接口40的指令，通过与行解码器602和612、列解码器603和613、读取和写入部604和614交换信号，来控制DRAM 50的操作。
在下面，作为示例，给出了在控制部60访问库Bank0的情况中控制部60的操作的描述。例如，在控制部60从接口40接收激活命令ACT的情况中，控制部60基于地址ADR控制行解码器602和列解码器603，并选择由地址ADR指示的存储器单元70。此后，例如，在控制部60从接口40接收写入命令WR的情况中，控制部60通过写入和读取部604将数据写入由激活命令ACT选择的存储器单元70。此外，例如，在控制部60从接口40接收读取命令RD的情况中，控制部60通过写入和读取部604从由激活命令ACT选择的存储器单元70读取数据。此后，例如，在控制部60从接口40接收预充电命令PR的情况中，控制部60恢复存储在包括由激活命令ACT选择的存储器单元70的一行中的存储器单元70中的数据。
此外，例如，在控制部60从接口40接收刷新命令REF的情况中，控制部60控制行解码器602并选择存储阵列601的一行中的存储器单元70。此后，控制部60控制写入和读取部604，并恢复存储在在该一行中的存储器单元70中的数据。在这种情况中，每次控制部60接收刷新命令REF，控制部60依次选择存储器阵列601的行。换句话说，在刷新命令REF提供给控制部60的情况中，地址ADD没有提供给控制部60，并且相应的，控制部60依次指定存储器阵列601的行。因此，在预定时间内恢复存储在存储器阵列601中的所有存储器单元70中的数据。
此处，图像传感器11对应于本公开中的“传感器部”的具体示例。DRAM 50至53对应于本公开的“存储器部”的具体示例。库Bank0和Bank1对应于本公开的“存储器区域”的具体示例。信号处理器20对应于本公开的“算术运算部”的具体示例。
[操作和工作]
接下来，说明根据本实施方式的传感器模块1的操作和工作。
(一般操作概要)
首先，参考图1和2说明传感器模块1的一般操作概要。图像传感器11获取图像数据。ADC12将由图像传感器11提供的每个像素中的检测电压(模拟电压)转换为数字码。信号处理器20对ADC 12提供的图像数据执行预定的信号处理。在这种情况中，信号处理器20通过存储器控制部30和接口40至43访问DRAM 50至53。
存储器控制部30按照来自信号处理器20的指令通过接口40至43控制DRAM 50至53。更具体的，写入接口31判断来自操作在信号处理器20中的写入客户端CW的访问。读取接口32判断来自操作在信号处理器20中的读取客户端CR的访问。控制器33基于来自写入接口31和读取接口32的指令通过接口40至43控制DRAM 50和51的操作。
(详细操作)
图4示出了传感器模块1的操作示例。在该示例中，存储器控制部30向DRAM 50至53的每个提供用于刷新操作、数据读取操作(读取访问P1)和数据写入操作(写入访问P2)的指令。该操作详细说明如下。
首先，在存储器控制部30中，刷新控制器34产生刷新命令REF。之后，如图2所示，控制器33通过接口40向DRAM 50、通过寄存器311和接口41向DRAM 51、通过两个寄存器321、322和接口42向DRAM 52、通过三个寄存器331至333和接口43向DRAM 53提供刷新命令REF。
因此，如图4所示，DRAM 50至53依次执行刷新操作。更具体的，DRAM 50在从时间t1至时间t2的时间段内执行刷新操作。DRAM 51在从时间t2至时间t3的时间段内执行刷新操作。DRAM 52在从时间t3至时间t4的时间段内执行刷新操作。DRAM 53在从时间t4至时间t5的时间段内执行刷新操作。
随后，控制器33按照来自读取客户端CR的指令执行从DRAM 50至53的库Bank0的数据读取(读取访问P1)。更具体的，控制器33依次产生激活命令ACT、读取命令RD和预充电命令PRE。如图2所示，控制器33通过接口40向DRAM 50、通过寄存器311和接口41向DRAM 51、通过两个寄存器321、322和接口42向DRAM 52、通过三个寄存器331至333和接口43向DRAM 53提供这些命令。
因此，如图4所示，DRAM 50至53依次在库Bank0中选择存储器单元70，依次执行数据读取并依次执行数据恢复。更具体的，DRAM 50在从时间t3至时间t4的时间段内在库Bank0中选择存储器单元70。DRAM 51在从时间t4至时间t5的时间段内在库Bank0中选择存储器单元70。DRAM 52在从时间t5至时间t6的时间段内在库Bank0中选择存储器单元70。DRAM 53在从时间t6至时间t7的时间段内在库Bank0中选择存储器单元70。此后，DRAM 50在从时间t5至时间t9的时间段内执行数据读取。DRAM 51在从时间t6至时间t10的时间段内执行数据读取。DRAM 52在从时间t7至时间t11的时间段内执行数据读取。DRAM 53在从时间t8至时间t12的时间段内执行数据读取。此后，DRAM 50在从时间t10至时间t11的时间段内执行数据恢复。DRAM 51在从时间t11至时间t12的时间段内执行数据恢复。DRAM 52在从时间t12至时间t13的时间段内执行数据恢复。DRAM 53在从时间t13至时间t14的时间段内执行数据恢复。
同样，如图4所示，控制器33执行从DRAM 50至53的库Bank1的数据读取(读取访问P1)。因此，DRAM 50至53依次在库Bank1中选择存储器单元70，依次执行数据读取并依次执行数据恢复。更具体的，DRAM 50在从时间t7至时间t8的时间段内在库Bank1中选择存储器单元70。DRAM 51在从时间t8至时间t9的时间段内在库Bank1中选择存储器单元70。DRAM 52在从时间t9至时间t10的时间段内在库Bank1中选择存储器单元70。DRAM 53在从时间t10至时间t11的时间段内在库Bank1中选择存储器单元70。此后，DRAM 50在从时间t9至时间t11的时间段内执行数据读取。DRAM 51在从时间t10至时间t14的时间段内执行数据读取。DRAM52在从时间t11至时间t15的时间段内执行数据读取。DRAM 53在从时间t12至时间t16的时间段内执行数据读取。此后，DRAM 50在从时间t14至时间t15的时间段内执行数据恢复。DRAM 51在从时间t15至时间t16的时间段内执行数据恢复。DRAM 52在从时间t16至时间t17的时间段内执行数据恢复。DRAM 53在从时间t17至时间t18的时间段内执行数据恢复。。
随后，控制器33根据来自写入客户端CW的指令向DRAM 50至53的库Bank0执行数据写入(写入访问P2)。因此，如在读取访问P1的情况中，如图4所示，DRAM 50至53依次在库Bank0中选择存储器单元70，依次执行数据写入并依次执行数据恢复。同样，控制器33向DRAM 50至53的库Bank1执行数据写入(写入访问P2)。因此，DRAM 50至53依次在库Bank1中选择存储器单元70，依次执行数据写入并依次执行数据恢复。
此后，控制器33根据来自读取客户端CR的指令从DRAM 50至53执行数据读取，并根据来自写入客户端CW的指令向DRAM 50至53执行数据写入。此后，控制器33定期产生刷新命令REF并向DRAM 50至53提供刷新命令REF。
如上所述，在传感器模块1中，对DRAM 50至53的库Bank0和Bank1的读取访问P1和写入访问P2在不同时间开始。因此，例如，DRAM 50至53的库Bank0和Bank1在从时间t3至时间t11的不同的时期段内基于激活命令ACT执行存储器单元70的选择，并基于读取命令RD从时间t5依次开始数据读取，并在从时间t10至时间t18的不同的时期段内基于预充电命令REF执行数据恢复。结果，在传感器模块1中，与将在后面描述的比较示例不同，可以减少由DRAM 50至53重叠产生的电噪声的可能性，从而降低由DRAM 50至53产生的减噪量的峰值。
此外，在传感器模块1中，降低由DRAM 50至53产生的噪声量的峰值使得可以降低图像传感器11的检测精度的退化。换句话说，在传感器模块1中，图像传感器11输出模拟电压，并且ADC 12将模拟电压转化为数字码。因此，例如，如果由DRAM 50至53产生的噪声对ADC 12的操作产生影响，图像传感器11的检测精度会退化。在传感器模块1中，由DRAM 50至53产生的噪声量以这样的方式被降低；因此，可以减少噪声对ADC 12的操作的产生影响的可能性，从而减少图像传感器11的检测精度的退化。
(比较示例)
接下来，给出根据比较示例的传感器模块1R的说明。本比较示例在存储器控制部上与本实施方式。换句话说，在本实施方式(图2)中，寄存器插入控制器33与DRAM 50至52的每一个之间。相反，在本比较示例中，存储器控制部配置为没有插入寄存器。其它配置类似于本实施例的那些(图1至3)。
图5示出根据比较示例的传感器模块1R的存储器控制部30R的配置示例。存储器控制部30R包括写入接口31、读取接口32和控制器33。控制器33通过接口40向DRAM 50、通过接口41向DRAM 51、通过接口42向DRAM 52、通过接口43向DRAM 53提供地址ADD和控制命令CMD。此外，控制器33通过接口40向DRAM 50提供写入数据WrDATA0。控制器33通过接口41向DRAM 51提供写入数据WrDATA1。控制器33通过接口42向DRAM 52提供写入数据WrDATA2。控制器33通过接口43向DRAM 53提供写入数据WrDATA3。此外，控制器33通过接口40从DRAM 50接收读取数据RdDATA0。控制器33通过接口41从DRAM 51接收读取数据RdDATA1。控制器33通过接口42从DRAM 52接收读取数据RdDATA2。控制器33通过接口43从DRAM 53接收读取数据RdDATA3。换句话说，存储器控制部30R是没有寄存器301至303、311至313、321至323和333至331的存储器控制部30(图2)。
图6示出DRAM 50至53的操作示例。
首先，如图6所示，在存储器控制部30R中，刷新控制器34产生刷新命令REF。然后，控制器33通过接口40向DRAM 50、通过接口41向DRAM 51、通过接口42向DRAM 52、通过接口43向DRAM 53提供刷新命令REF。因此，如图6所示，DRAM 50至53在从时间t81至时间t82的时间段内同时执行刷新操作。
随后，控制器33按照来自读取客户端CR的指令执行从DRAM 50至53的库Bank0的数据读取(读取访问P1)。更具体的，控制器33依次产生激活命令ACT、读取命令RD和预充电命令PRE。此后，如图5所示，控制器33通过接口40向DRAM 50、通过接口41向DRAM 51、通过接口42向DRAM 52、通过接口43向DRAM 53提供这些命令。因此，如图6所示，DRAM 50至53在从时间t83至时间t84的时间段内同时在库bank0中选择存储器单元70，同时在从时间t85至时间t88的时间段内执行数据读取，同时在从时间t89至时间t90的时间段内完成数据恢复。
同样，控制器33执行从DRAM 50至53的库Bank1的数据读取(读取访问P1)。因此，如图6所示，DRAM 50至53同时在从时间t86至时间t87的时间段内在库Bank1中选择存储器单元70，同时在从时间t88至时间t91的时间段内执行数据读取，同时在从时间t92至时间t93的时间段内执行数据恢复。
随后，控制器33根据来自写入客户端CW的指令向DRAM 50至53的库Bank0执行数据写入(写入访问P2)。因此，如在读取访问P1的情况中，如图6所示，DRAM 50至53同时在库Bank0中选择存储器单元70，同时执行数据写入并同时执行数据恢复。同样，控制器33向DRAM 50至53的库Bank1执行数据写入(写入访问P2)。因此，DRAM 50至53同时在库Bank1中选择存储器单元70，同时执行数据写入并同时执行数据恢复。
因此，在根据比较示例的传感器模块1R中，对DRAM 50至53的库Bank0的读取访问P1或写入访问P2同时开始，并且同样，对DRAM 50至53的库Bank1的读取访问P1或写入访问P2同时开始。因此，在传感器模块1R中，由DRAM 50至53产生的噪声重叠，这使噪声量增加。因此，图像传感器11的检测精度会降低。
相反，在根据本实施方式的传感器模块1中，对DRAM 50至53的库Bank0的读取访问P1或写入访问P2在不同的时间开始，这使得可以减少由DRAM 50至5产生的噪声重叠的可能性。结果，在传感器模块1中，可以减少由DRAM 50至53产生的噪声量的峰值，并减少图像传感器11的检测精度下降的可能性。
[效果]
如上所述，在本实施方式中，各个DRAM的库在不同的时间开始读取操作或写入操作。这使得可以减少由DRAM产生的噪声量的峰值，并减少了图像传感器的检测精度下降的可能性。
[变形例1-1]
在前述实施方式中，提供了四个DRAM 50至53，但DRAM的数量不限于此。可以提供三个或更少的DRAM，或者可以提供五个或更多的DRAM。
[变形例1-2]
在前述实施方式中，DRAM 50至53的每一个包括两个库Bank0和Bank1，但是库的数量不限于此。DRAM 50至53可以每个都包括三个或更多的库，或者可以不包括多个库。
<2.第二实施方式>
接下来，给出根据第二实施方式的传感器模块2的说明。本实施方式的刷新操作的控制方法与前述第一实施方式不同。应该注意，与根据前述第一实施方式的传感器模块1的组件基本上相同的组件由相同的附图标记表示，并省略由此的任何多余的描述。
图7示出了根据本实施方式的传感器模块2的配置示例。传感器模块2包括信号处理器80和存储器控制部90。
信号处理器80对由ADC 12提供的图像数据执行预定的信号处理，如根据第一实施方式的信号处理器20那样。在信号处理器80中，除了写入客户端CW和读取客户端CR之外，虚拟客户端CD也在运行，并且写入客户端CW、读取客户端CR和虚拟客户端CD通过存储器控制部90和接口40至43访问DRAM 50至53。如读取客户端CR那样，虚拟客户端CD向存储器控制部90提供地址ADD，并从存储器控制部90接收从DRAM 50至53读取的读取数据RdDATA。在这种情况下，虚拟客户端CD在地址ADD改变的同时定期向存储器控制部90提供地址ADD。可以使用例如计数器产生地址ADD。此外，例如，可产生在最近未访问的存储器区域中的地址ADD。进一步，本示例中的虚拟客户端CD不基于接收的读取数据RdDATA执行任何算术运算处理。
存储器控制部90按照来自信号处理器80的指令通过接口40至43控制DRAM 50至53，如根据第一实施方式的存储器控制部30那样。
图8示出了存储器控制部90的配置示例。存储器控制部90包括控制器93。控制器93是没有提供刷新控制器34的根据第一实施方式的控制器33。
利用该配置，在传感器模块2中，虚拟客户端CD指示DRAM 50至53执行数据恢复。换句话说，在根据前述第一实施方式的传感器模块2中，刷新控制器34指示DRAM 50至53执行数据恢复，然而，在根据本实施方式的传感器模块2中，信号处理器80的虚拟客户端CD指示DRAM 50至53执行数据恢复。
图9示出了传感器模块2的操作示例。在传感器模块2中，不同于根据第一实施方式的传感器模块1(图4)，没有产生刷新命令REF。因此，DRAM 50至53通过虚拟读取访问P3恢复数据，如刷新操作那样。
首先，控制器93按照来自虚拟客户端CD的指令执行从DRAM 50至53的库Bank0的数据读取(虚拟读取访问P3)。更具体的，控制器93依次产生激活命令ACT、读取命令RD和预充电命令PRE。此后，如图8所示，控制器93通过接口40向DRAM 50、通过寄存器311和接口41向DRAM 51、通过两个寄存器321、322和接口42向DRAM 52、通过三个寄存器331至333和接口43向DRAM 53提供这些命令。因此，如图9所示，DRAM 50至53依次在库Bank0中选择存储器单元70、依次执行数据读取并依次执行数据恢复。
同样，控制器93执行从DRAM 50至53的库Bank1的数据读取(虚拟读取访问P3)。因此，如图9所示，DRAM 50至53依次在库Bank0中选择存储器单元70、依次执行数据读取并依次执行数据恢复。
如上所述，在传感器模块2中，虚拟客户端CD指示DRAM 50至53执行恢复数据。换句话说，通过有效地使用激活命令ACT和与预充电命令PRE代替第一实施方式的刷新命令REF来执行数据恢复。与根据第一实施方式的传感器模块1相比，在传感器模块2中，这使得可以进一步降低由DRAM 50至53产生的噪声量的峰值。换句话说，在根据第一实施方式的传感器模块1中，如图4所示，每个DRAM 50至53的库Bank0和Bank1同时执行刷新操作，其可能导致噪声量略有增加。相反，在传感器模块2中，使用预充电命令PRE代替刷新命令REF来执行数据恢复。如图9所示，基于预充电命令PRE的数据恢复在从时间t28至时间t36的时间段的不同的时间段执行，这使得可以降低噪声量峰值。因此，在传感器模块2中，可以减少图像传感器11的检测精度退化的可能性。
如上所述，在本实施方式中，虚拟客户端指示DRAM执行数据恢复，这使得可以减少由DRAM产生的噪声量的峰值，并减少了图像传感器的检测精度下降的可能性。
[变形例2-1]
在前述实施方式中，虚拟客户端CD从存储器控制部90接收读取数据RdDATA；然而，前述实施方式不限于此。作为另一个选择，例如，虚拟客户端CD可以不从存储器控制部90接收读取数据RdDATA。更具体的，例如，读取接口32可以不向虚拟客户端CD提供读取数据RdDATA。此外，例如，在虚拟客户端CD指示访问DRAM 50至53的情况中，例如，控制器93可以只产生激活命令ACT和预充电命令PRE，并且可以不产生读取命令RD(虚拟访问P4)，如图10所示。在这种情况中，DRAM50至53依次选择在库Bank0中的存储器单元70，并执行数据恢复，并且同样，DRAM50至53依次选择在库Bank1中的存储器单元70，并执行数据恢复。即使在这样的配置中，可以实现在前述实施方式中的类似效果。
[变形例2-2]
在前述实施方式中，虚拟客户端CD指示存储器控制部90执行数据读取，但本实施方式不限于此。作为另一个选择，虚拟客户端CD可以指示存储器控制部90执行数据写入。在这种情况中，虚拟客户端CD可以向写入接口31提供地址ADD和写入数据WrDATA。
<3.应用示例>
接下来，给出了在前述实施方式中描述的传感器模块的应用示例和变形例的说明。
图11示出了应用了根据前述实施方式和示例的任何一个传感器模块的智能手机的外观。智能手机100可以包括，例如，主体部110和显示部120。前述传感器模块安装在智能手机100上。
图12示出了应用了根据前述实施方式和示例的任何一个传感器模块的镜头可互换单反数码相机200的外观。数码相机可以包括主体部(相机体)210、可互换摄影镜头单元220和手柄部230。前述传感器模块安装在数码相机200上。
除了智能手机和数码相机，根据前述实施方式和示例的传感器模块可应用于配备图像传感器的各个领域的电子设备，例如平板电脑、数码相机、摄像机和笔记本电脑。
虽然本技术已经在上面参考一些实施方式和示例进行说明，但本技术不限于此，并且可以做出各种修改。
例如，在前述各个实施方式和示例中，传感器模块包括图像传感器11；然而，传感器模块的配置不限于此。作为另一个选择，传感器模块可以包括任何其它类型的传感器。
注意，本寿命数中描述的效果是说明性和非限制性的。通过技术实现的效果可能是上述以外的效果。
应该注意，本技术可以具有以下的配置。
(1)一种传感器模块，包括：
传感器部；
存储器部，具有多个存储器区域；
算术运算部，基于所述传感器部的检测结果，在访问所述存储器部的同时，执行预定的算术运算；和
存储器控制部，控制所述存储器部在不同的时间开始访问所述多个存储器区域。
(2)根据(1)所述的传感器模块，其中
所述存储器区域被分为多个存储器组，并且
预定数量的所述存储器区域属于所述多个存储器组中的每个。
(3)根据(2)所述的传感器模块，其中
所述存储器控制部包括第一延迟部和具有与所述第一延迟部的延迟量不同延迟量的第二延迟部，并且
所述存储器控制部通过所述第一延迟部向所述多个存储器组的第一存储器组提供控制命令，并通过所述第二延迟部向所述多个存储器组的第二存储器组提供所述控制命令。
(4)根据(3)所述的传感器模块，其中
所述存储器控制部包括第三延迟部和具有与所述第三延迟部的延迟量不同延迟量的第四延迟部，
所述存储器控制部通过所述第三延迟部从所述第一存储器组接收第一读取数据，并通过所述第四延迟部从所述第二存储器组接收第二读取数据，并且
所述第一延迟部的延迟量和所述第三延迟部的延迟量的总和等于所述第二延迟部的延迟量和所述第四延迟部的延迟量的总和。
(5)根据(1)至(4)中任一项所述的传感器模块，其中
所述多个存储器区域中的每个包括多个存储器单元，
所述算术运算部间歇地访问所述多个存储器单元中的每个，并且
当所述算术运算部访问所述多个存储器单元中的每个时，所述存储器控制部执行存储在所访问的存储器单元中的数据的恢复。
(6)根据(5)所述的传感器模块，其中，所述算术运算部间歇地对所述多个存储器单元中的每个执行读取访问。
(7)根据(1)至(4)任一项所述的传感器模块，其中
所述多个存储器区域中的每个包括多个存储器单元，并且
所述存储器控制部间对所述多个存储器单元中的每个歇地执行存储在存储器单元中的数据的恢复。
(8)根据(1)至(7)任一项所述的传感器模块，其中，所述传感器部是图像传感器。
(9)一种控制传感器模块的方法，包括：
基于传感器部的检测结果，在访问具有多个存储器区域的存储器部的同时，执行预定的算术运算；以及
控制所述存储器部在不同的时间开始访问所述多个存储器区域。
(10)一种电子设备，所述电子设备设置有传感器模块和控制所述传感器模块的控制部，所述传感器模块包括：
传感器部；
存储器部，具有多个存储器区域；
算术运算部，基于所述传感器部的检测结果，在访问所述存储器部的同时，执行预定的算术运算；以及
存储器控制部，控制所述存储器部在不同的时间分开始访问所述多个存储器区域。
本申请基于2014年5月21日向日本专利局提交的日本专利申请号2014-105137要求优先权，通过引用其全部内容都包含在本申请中。
本领域技术人员应该理解，根据设计要求和其它因素，可出现各种修改、组合、子组合和改变，只要它们在所附权利要求或其等同物的范围内。

Claims (10)

1.一种传感器模块，包括：
传感器部；
存储器部，具有多个存储器区域；
算术运算部，基于所述传感器部的检测结果，在访问所述存储器部的同时，执行预定的算术运算；以及
存储器控制部，控制所述存储器部在不同的定时处开始访问所述多个存储器区域。
2.根据权利要求1所述的传感器模块，其中
所述多个存储器区域被分为多个存储器组，并且
预定数量的存储器区域属于所述多个存储器组中的每个。
3.根据权利要求2所述的传感器模块，其中
所述存储器控制部包括第一延迟部和第二延迟部，所述第二额延迟部的延迟量与所述第一延迟部的延迟量不同，并且
所述存储器控制部通过所述第一延迟部向所述多个存储器组的第一存储器组提供控制命令，并通过所述第二延迟部向所述多个存储器组的第二存储器组提供所述控制命令。
4.根据权利要求3所述的传感器模块，其中
所述存储器控制部包括第三延迟部和第四延迟部，所述第四延迟部的延迟量与所述第三延迟部的延迟量不同，
所述存储器控制部通过所述第三延迟部从所述第一存储器组接收第一读取数据，并通过所述第四延迟部从所述第二存储器组接收第二读取数据，并且
所述第一延迟部中的延迟量和所述第三延迟部中的延迟量的总和等于所述第二延迟部中的延迟量和所述第四延迟部中的延迟量的总和。
5.根据权利要求1所述的传感器模块，其中
所述多个存储器区域中的每个包括多个存储器单元，
所述算术运算部间歇地访问所述多个存储器单元中的每个，并且
当所述算术运算部访问所述多个存储器单元中的每个时，所述存储器控制部执行存储在所访问的存储器单元中的数据的恢复。
6.根据权利要求5所述的传感器模块，其中，所述算术运算部间歇地对所述多个存储器单元中的每个执行读取访问。
7.根据权利要求1所述的传感器模块，其中
所述多个存储器区域中的每个包括多个存储器单元，并且
所述存储器控制部对所述多个存储器单元中的每个间歇地执行存储在存储器单元中的数据的恢复。
8.根据权利要求1所述的传感器模块，其中，所述传感器部是图像传感器。
9.一种控制传感器模块的方法，包括：
基于传感器部的检测结果，在访问具有多个存储器区域的存储器部的同时，执行预定的算术运算；以及
控制所述存储器部在不同的定时处开始访问所述多个存储器区域。
10.一种电子设备，所述电子设备设置有传感器模块和控制所述传感器模块的控制部，所述传感器模块包括：
传感器部；
存储器部，具有多个存储器区域；
算术运算部，基于所述传感器部的检测结果，在访问所述存储器部的同时，执行预定的算术运算；以及
存储器控制部，控制所述存储器部在不同的定时处开始访问所述多个存储器区域。
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