WO2015178242A1 - センサモジュール、その制御方法、および電子機器 - Google Patents

センサモジュール、その制御方法、および電子機器 Download PDF

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Definitions

  • sensor modules are generally desired to have high detection accuracy. Specifically, for example, when an image sensor is mounted, high image quality is desired.
  • the sensor module includes a sensor unit, a memory unit, a calculation unit, and a memory control unit.
  • the memory unit has a plurality of memory areas.
  • the calculation unit performs a predetermined calculation while accessing the memory unit based on the detection result of the sensor unit.
  • the memory control unit controls the memory unit so that access start timings for the respective memory areas are different from each other.
  • a predetermined calculation is performed while accessing a memory unit having a plurality of memory areas based on a detection result of the sensor unit, and an access start timing for each memory area
  • the memory units are controlled so as to be different from each other.
  • An electronic device includes the sensor module, and examples thereof include a smartphone, a tablet, a digital camera, a video camera, and a notebook personal computer.
  • FIG. 2 is a block diagram illustrating a configuration example of a memory control unit illustrated in FIG. 1.
  • FIG. 2 is a block diagram illustrating a configuration example of a DRAM illustrated in FIG. 1.
  • FIG. 3 is a timing diagram illustrating an operation example of the sensor module illustrated in FIG. 1.
  • It is a block diagram showing the example of 1 structure of the memory control part which concerns on a comparative example.
  • FIG. 1 is illustrating a configuration example of a memory control unit illustrated in FIG. 1.
  • FIG. 2 is a block diagram illustrating a configuration example of a DRAM illustrated in FIG. 1.
  • FIG. 3 is a timing diagram illustrating an operation example of the sensor module illustrated in FIG. 1.
  • It is a block diagram showing the example of 1 structure of the memory control part which concerns on a comparative example
  • FIG. 8 is a block diagram illustrating a configuration example of a memory control unit illustrated in FIG. 7.
  • FIG. 8 is a timing diagram illustrating an operation example of the sensor module illustrated in FIG. 7.
  • FIG. 10 is a timing diagram illustrating an operation example of a sensor module according to a modification of the second embodiment. It is a perspective view showing the appearance composition of a smart phone to which a sensor module concerning one embodiment is applied. It is a front view showing the external appearance structure of the digital camera to which the sensor module which concerns on one Embodiment is applied.
  • the signal processing unit 20 performs predetermined signal processing on the image data supplied from the ADC 12 and outputs the result as a signal Sout.
  • the signal processing unit 20 uses DRAMs 50 to 53 as working memories when performing the predetermined signal processing.
  • the write client CW, the read client CR, and the like operate, and these access the DRAMs 50 to 53 via the memory control unit 30 and the interfaces 40 to 43.
  • the write client CW supplies the address ADD and the write data WrDATA to the memory control unit 30, and writes data to the DRAMs 50 to 53.
  • the read client CR supplies an address ADD to the memory control unit 30 and receives read data RdDATA read from the DRAMs 50 to 53 from the memory control unit 30.
  • the write interface 31 mediates access from the write client CW (in this example, two write clients CW1 and CW2) operating in the signal processing unit 20.
  • the write interface 31 delivers the address ADD and write data WrDATA (for example, 512-bit data) supplied from each write client CW to the controller 33.
  • the controller 33 also supplies write data WrDATA0 (for example, 128-bit data) included in the write data WrDATA supplied from the write interface 31 to the DRAM 50 via the interface 40, and is included in the write data WrDATA.
  • Write data WrDATA1 (for example, 128-bit data) is supplied to the DRAM 51 via the register 311 and the interface 41, and write data WrDATA2 (for example, 128-bit data) included in the write data WrDATA is stored in the registers 321 and 322 and the interface.
  • the write data WrDATA3 (for example, 128-bit data) included in the write data WrDATA is supplied to the DRAM 52 via the register 42 through the registers 331 to 333 and the interface 43. It supplies it to the 53.
  • the access timing to the DRAMs 50 to 53 can be shifted, the peak of the amount of noise generated by the DRAMs 50 to 53 can be lowered, and the detection accuracy of the image sensor 11 is lowered. Is supposed to suppress.
  • the memory array 601 includes a plurality of memory cells 70 arranged in a matrix, a plurality of word lines WL extending in the row direction (lateral direction), and a plurality of bit lines BL extending in the column direction (vertical direction). Have. One end of each word line WL is connected to the row decoder 602, and one end of each bit line BL is connected to the write / read unit 604.
  • control unit 60 when receiving the activate command ACT from the interface 40, the control unit 60 controls the row decoder 602 and the column decoder 603 based on the address ADR, and selects the memory cell 70 indicated by the address ADR. After that, for example, when a write command WR is received from the interface 40, the control unit 60 writes data to the memory cell 70 selected by the activate command ACT via the write / read unit 604. . For example, when the read command RD is received from the interface 40, the control unit 60 reads data from the memory cell 70 selected by the activate command ACT via the write / read unit 604. After that, for example, when the precharge command PR is received from the interface 40, the control unit 60 re-reads the data stored in the memory cells 70 for one row including the memory cells 70 selected by the activate command ACT. It is supposed to be set.
  • the image sensor 11 acquires image data.
  • the ADC 12 converts the detection voltage (analog voltage) in each pixel supplied from the image sensor 11 into a digital code.
  • the signal processing unit 20 performs predetermined signal processing on the image data supplied from the ADC 12. At that time, the signal processing unit 20 accesses the DRAMs 50 to 53 via the memory control unit 30 and the interfaces 40 to 43.
  • the controller 33 reads data from the DRAMs 50 to 53 in accordance with an instruction from the reading client CR, and writes data to the DRAMs 50 to 53 in accordance with an instruction from the writing client CW. Then, the controller 33 periodically generates a refresh command REF and supplies it to the DRAMs 50-53.
  • a decrease in the detection accuracy of the image sensor 11 can be suppressed by reducing the peak of the noise amount generated by the DRAMs 50 to 53 in this way. That is, in the sensor module 1, the image sensor 11 outputs an analog voltage, and the ADC 12 converts the analog voltage into a digital code. Therefore, for example, if noise generated from the DRAMs 50 to 53 affects the operation of the ADC 12, the detection accuracy of the image sensor 11 may be lowered. In the sensor module 1, since the peak of the amount of noise generated by the DRAMs 50 to 53 is lowered in this way, the possibility that this noise will affect the operation of the ADC 12 can be reduced, so that the detection accuracy of the image sensor 11 can be reduced. Can be suppressed.
  • the read access P1 and the write access P2 are simultaneously started with respect to the bank Bank0 of the DRAMs 50 to 53, and similarly, simultaneously with respect to the bank Bank1 of the DRAMs 50 to 53. Read access P1 and write access P2 are started.
  • noises generated by the DRAMs 50 to 53 overlap, so that the amount of noise increases and the detection accuracy of the image sensor 11 may decrease.
  • the read access P1 and the write access P2 are started at different timings with respect to the banks Bank0 and Bank1 of the DRAMs 50 to 53.
  • the possibility of overlapping noises can be reduced.
  • the sensor module 1 can reduce the peak of the amount of noise generated by the DRAMs 50 to 53, and can reduce the possibility that the detection accuracy of the image sensor 11 will decrease.
  • FIG. 7 shows a configuration example of the sensor module 2 according to the present embodiment.
  • the sensor module 2 includes a signal processing unit 80 and a memory control unit 90.
  • FIG. 8 shows a configuration example of the memory control unit 90.
  • the memory control unit 90 has a controller 93.
  • the controller 93 is obtained by omitting the refresh controller 34 from the controller 33 according to the first embodiment.
  • the controller 93 reads data from the bank Bank0 of the DRAMs 50 to 53 in response to an instruction from the dummy client CD (dummy read access P3). Specifically, the controller 93 generates an activate command ACT, a read command RD, and a precharge command PRE in order. Then, as shown in FIG. 8, the controller 93 supplies these commands to the DRAM 50 via the interface 40, and supplies them to the DRAM 51 via one register 311 and the interface 41, and two registers 321 and 322. And supplied to the DRAM 52 through the interface 42 and supplied to the DRAM 53 through the three registers 331 to 333 and the interface 43. Thereby, as shown in FIG. 9, the DRAMs 50 to 53 sequentially select the memory cells 70 in the bank Bank0, sequentially read out the data, and sequentially reset the data.
  • the dummy client CD instructs the DRAMs 50 to 53 to reset the data.
  • the activation command ACT and the precharge command PRE are effectively used to reset the data.
  • the peak of the amount of noise generated by the DRAMs 50 to 53 can be lowered as compared with the sensor module 1 according to the first embodiment. That is, in the case of the sensor module 1 according to the first embodiment, as shown in FIG. 4, since the banks Bank0 and Bank1 simultaneously perform the refresh operation in each of the DRAMs 50 to 53, the amount of noise is slightly large. There is a risk.
  • data is reset using a precharge command PRE instead of the refresh command REF.
  • the resetting of data based on the precharge command PRE is performed in different periods among the periods of the timings t28 to t36, so that the noise amount peak can be lowered.
  • the dummy client CD receives the read data RdDATA from the memory control unit 90.
  • the present invention is not limited to this.
  • the dummy client CD receives the read data RdDATA from the memory control unit 90. You may not receive from.
  • the read interface 32 can be configured not to supply read data RdDATA to the dummy client CD.
  • the controller 93 when the dummy client CD instructs access to the DRAMs 50 to 53, the controller 93 generates only the activate command ACT and the precharge command PRE and outputs the read command RD as shown in FIG. It may not be generated (dummy access P4).
  • the dummy client CD instructs the memory control unit 90 to read data.
  • the dummy client CD is not limited to this, and instead, the dummy client CD may instruct data writing.
  • the dummy client CD supplies the address ADD and the write data WrDATA to the write interface 31.
  • FIG. 12 shows an appearance of a lens interchangeable single-lens reflex digital camera 200 to which the sensor module of the above-described embodiment and the like is applied.
  • This digital camera has, for example, a main body (camera body) 210, an interchangeable photographic lens unit 220, and a grip 230.
  • This sensor module is mounted on the digital camera 200.
  • the sensor module includes the image sensor 11.
  • the present invention is not limited to this, and another type of sensor may be provided instead.
  • a sensor unit A memory unit having a plurality of memory areas; Based on the detection result of the sensor unit, a calculation unit that performs a predetermined calculation while accessing the memory unit; And a memory control unit that controls the memory unit such that access start timings for the memory areas are different from each other.
  • the plurality of memory areas are grouped into a plurality of memory groups, The sensor module according to (1), wherein a predetermined number of memory areas belong to each memory group.
  • Each memory area has a plurality of memory cells,
  • the sensor module according to any one of (1) to (4), wherein the memory control unit intermittently resets data stored in the memory cell for each memory cell.

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Abstract

　本開示のセンサモジュールは、センサ部と、複数のメモリ領域を有するメモリ部と、センサ部の検出結果に基づいて、メモリ部にアクセスしつつ所定の演算を行う演算部と、各メモリ領域に対するアクセスの開始タイミングが互いに異なるようにメモリ部を制御するメモリ制御部とを備える。

Description

センサモジュール、その制御方法、および電子機器
　本開示は、センサを有するセンサモジュール、そのようなセンサモジュールの制御方法、およびそのようなセンサモジュールを備えた電子機器に関する。
　近年、電子機器は多機能化が進み、それに伴い、様々なセンサが搭載される。例えば、スマートフォン（高機能携帯電話）には、写真撮影や動画撮影のため、しばしばイメージセンサが搭載される。イメージセンサとしては、例えば、小型化や消費電力の低減を実現することができるＣＭＯＳ（Complementary MOS）イメージセンサがしばしば用いられる。電子機器は、このようなイメージセンサを用いて、様々な機能を実現している。
　ところで、電子機器では、情報（データ）を記憶するために、しばしばＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭを搭載する電子機器では、ＤＲＡＭが発生するノイズが電子機器の性能に影響を与える場合がある。このようなノイズの影響の低減について、様々な技術が開示されている。例えば、特許文献１には、複数のＤＲＡＭメモリ部を有し、各ＤＲＡＭメモリ部において、リフレッシュ動作のタイミングをずらす半導体記憶装置が開示されている。この半導体記憶装置では、このように、リフレッシュ動作のタイミングをずらすことにより、リフレッシュ動作に起因する電源ノイズの抑制を図るようになっている。
特開２０１１－２８７９０号公報
　ところで、センサモジュールでは、一般に検出精度が高いことが望まれる。具体的には、例えば、イメージセンサを搭載した場合には、画質が高いことが望まれる。
　したがって、検出精度を高くすることができるセンサモジュール、センサモジュールの制御方法、および電子機器を提供することが望ましい。
　本開示の一実施の形態におけるセンサモジュールは、センサ部と、メモリ部と、演算部と、メモリ制御部とを備えている。メモリ部は、複数のメモリ領域を有している。演算部は、センサ部の検出結果に基づいて、メモリ部にアクセスしつつ所定の演算を行うものである。メモリ制御部は、各メモリ領域に対するアクセスの開始タイミングが互いに異なるようにメモリ部を制御するものである。
　本開示の一実施の形態におけるセンサモジュールの制御方法は、センサ部の検出結果に基づいて、複数のメモリ領域を有するメモリ部にアクセスしつつ所定の演算を行い、各メモリ領域に対するアクセスの開始タイミングが互いに異なるようにメモリ部を制御するものである。
　本開示の一実施の形態における電子機器は、上記センサモジュールを備えたものであり、例えば、スマートフォン、タブレット、デジタルカメラ、ビデオカメラ、ノート型パーソナルコンピュータなどが該当する。
　本開示の一実施の形態におけるセンサモジュール、センサモジュールの制御方法、および電子機器では、センサ部の検出結果に基づいて、メモリ部にアクセスしつつ所定の演算が行われる。その際、各メモリ領域に対するアクセスの開始タイミングが互いに異なるように制御される。
　本開示の一実施の形態におけるセンサモジュール、センサモジュールの制御方法、および電子機器によれば、各メモリ領域に対するアクセスの開始タイミングが互いに異なるようにしたので、検出精度を高くすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の第１の実施の形態に係るセンサモジュールの一構成例を表すブロック図である。 図１に示したメモリ制御部の一構成例を表すブロック図である。 図１に示したＤＲＡＭの一構成例を表すブロック図である。 図１に示したセンサモジュールの一動作例を表すタイミング図である。 比較例に係るメモリ制御部の一構成例を表すブロック図である。 比較例に係るセンサモジュールの一動作例を表すタイミング図である。 第２の実施の形態に係るセンサモジュールの一構成例を表すブロック図である。 図７に示したメモリ制御部の一構成例を表すブロック図である。 図７に示したセンサモジュールの一動作例を表すタイミング図である。 第２の実施の形態の変形例に係るセンサモジュールの一動作例を表すタイミング図である。 一実施の形態に係るセンサモジュールを適用したスマートフォンの外観構成を表す斜視図である。 一実施の形態に係るセンサモジュールを適用したデジタルカメラの外観構成を表す正面図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係るセンサモジュールの一構成例を表すものである。センサモジュール１は、イメージセンサおよびＤＲＡＭを搭載したモジュールである。なお、本開示の実施の形態に係るセンサモジュールの制御方法は、本実施の形態により具現化されるので、併せて説明する。
　センサモジュール１は、イメージセンサ１１と、ＡＤＣ（Analog to Digital Converter）１２と、信号処理部２０と、メモリ制御部３０と、インタフェース４０～４３と、ＤＲＡＭ５０～５３とを備えている。
　イメージセンサ１１は、画像データを取得するものであり、例えばＣＭＯＳイメージセンサを用いて構成されるものである。イメージセンサ１１は、複数の画素を有しており、各画素における検出電圧（アナログ電圧）を、順次ＡＤＣ１２に供給するようになっている。
　ＡＤＣ１２は、イメージセンサ１１から供給された各画素における検出電圧（アナログ電圧）をデジタルコードに変換するものである。そして、ＡＤＣ１２は、そのようにして変換したデジタルコードを、信号処理部２０に供給するようになっている。
　信号処理部２０は、ＡＤＣ１２から供給された画像データに対して、所定の信号処理を行い、その結果を、信号Ｓoutとして出力するものである。信号処理部２０は、この所定の信号処理を行う際、作業用メモリとしてＤＲＡＭ５０～５３を用いる。その際、信号処理部２０では、書込クライアントＣＷや読出クライアントＣＲなどが動作し、これらがメモリ制御部３０およびインタフェース４０～４３を介して、ＤＲＡＭ５０～５３にアクセスする。書込クライアントＣＷは、アドレスＡＤＤおよび書込データＷｒＤＡＴＡをメモリ制御部３０に供給し、ＤＲＡＭ５０～５３に対してデータを書き込む。また、読出クライアントＣＲは、アドレスＡＤＤをメモリ制御部３０に供給し、ＤＲＡＭ５０～５３から読み出された読出データＲｄＤＡＴＡをメモリ制御部３０から受け取るようになっている。
　メモリ制御部３０は、信号処理部２０からの指示に応じて、インタフェース４０～４３を介してＤＲＡＭ５０～５３を制御するものである。
　図２は、メモリ制御部３０の一構成例を表すものである。この図２には、メモリ制御部３０に加え、信号処理部２０の一部の機能、インタフェース４０～４３、およびＤＲＡＭ５０～５３をも示している。
　メモリ制御部３０は、書込インタフェース３１と、読出インタフェース３２と、コントローラ３３と、レジスタ３０１～３０３，３１１～３１３，３２１～３２３，３３１～３３３を有している。
　書込インタフェース３１は、信号処理部２０において動作する書込クライアントＣＷ（この例では、２つの書込クライアントＣＷ１，ＣＷ２）からのアクセスを調停するものである。そして、書込インタフェース３１は、各書込クライアントＣＷから供給されたアドレスＡＤＤおよび書込データＷｒＤＡＴＡ（例えば５１２ビットのデータ）をコントローラ３３に引き渡すようになっている。
　読出インタフェース３２は、信号処理部２０において動作する読出クライアントＣＲ（この例では、２つの読出クライアントＣＲ１，ＣＲ２）からのアクセスを調停するものである。そして、読出インタフェース３２は、各読出クライアントＣＲから供給されたアドレスＡＤＤをコントローラ３３に引き渡し、コントローラ３３から供給された読出データＲｄＤＡＴＡ（例えば５１２ビットのデータ）を、データの読み出しを指示した読出クライアントＣＲに引き渡すようになっている。
　コントローラ３３は、書込インタフェース３１および読出インタフェース３２からの指示に基づいて、ＤＲＡＭ５０～５１の動作を制御するものである。具体的には、コントローラ３３は、書込インタフェース３１および読出インタフェース３２からの指示に基づいて、制御コマンドＣＭＤ（例えば、読出コマンドＲＤ、書込コマンドＷＲ、アクティベートコマンドＡＣＴ、プリチャージコマンドＰＲＥなど）を生成する。そして、コントローラ３３は、書込インタフェース３１および読出インタフェース３２から供給されたアドレスＡＤＤと、このようにして生成した制御コマンドＣＭＤとを、インタフェース４０を介してＤＲＡＭ５０に供給し、レジスタ３１１およびインタフェース４１を介してＤＲＡＭ５１に供給し、レジスタ３２１，３２２およびインタフェース４２を介してＤＲＡＭ５２に供給し、レジスタ３３１～３３３およびインタフェース４３を介してＤＲＡＭ５３に供給する。また、コントローラ３３は、書込インタフェース３１から供給された書込データＷｒＤＡＴＡに含まれる書込データＷｒＤＡＴＡ０（例えば１２８ビットのデータ）をインタフェース４０を介してＤＲＡＭ５０に供給し、書込データＷｒＤＡＴＡに含まれる書込データＷｒＤＡＴＡ１（例えば１２８ビットのデータ）をレジスタ３１１およびインタフェース４１を介してＤＲＡＭ５１に供給し、書込データＷｒＤＡＴＡに含まれる書込データＷｒＤＡＴＡ２（例えば１２８ビットのデータ）をレジスタ３２１，３２２およびインタフェース４２を介してＤＲＡＭ５２に供給し、書込データＷｒＤＡＴＡに含まれる書込データＷｒＤＡＴＡ３（例えば１２８ビットのデータ）をレジスタ３３１～３３３およびインタフェース４３を介してＤＲＡＭ５３に供給する。また、コントローラ３３は、ＤＲＡＭ５０からインタフェース４０およびレジスタ３０１～３０３を介して供給された読出データＲｄＤＡＴＡ０（例えば１２８ビットのデータ）と、ＤＲＡＭ５１からインタフェース４１およびレジスタ３１２，３１３を介して供給された読出データＲｄＤＡＴＡ１（例えば１２８ビットのデータ）と、ＤＲＡＭ５２からインタフェース４２およびレジスタ３２３を介して供給された読出データＲｄＤＡＴＡ２（例えば１２８ビットのデータ）と、ＤＲＡＭ５３からインタフェース４３を介して供給された読出データＲｄＤＡＴＡ３（例えば１２８ビットのデータ）とを、読出データＲｄＤＡＴＡとして、読出インタフェース３２に供給するようになっている。
　また、コントローラ３３は、リフレッシュコントローラ３４を有している。リフレッシュコントローラ３４は、定期的にリフレッシュコマンドＲＥＦを生成するものである。コントローラ３３は、リフレッシュコントローラ３４が生成したリフレッシュコマンドＲＥＦを、制御コマンドＣＭＤとして、インタフェース４０を介してＤＲＡＭ５０に供給し、レジスタ３１１およびインタフェース４１を介してＤＲＡＭ５１に供給し、レジスタ３２１，３２２およびインタフェース４２を介してＤＲＡＭ５２に供給し、レジスタ３３１～３３３およびインタフェース４３を介してＤＲＡＭ５３に供給するようになっている。
　レジスタ３０１～３０３，３１１～３１３，３２１～３２３，３３１～３３３は、図示しないクロック信号に同期して動作するものであり、データを遅延させるものである。具体的には、レジスタ３０１～３０３は、インタフェース４０から供給された読出データＲｄＤＡＴＡ０を順次遅延させ、コントローラ３３に供給する。レジスタ３１１は、コントローラ３３から供給されたアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ１を遅延させ、インタフェース４１に供給する。レジスタ３１２，３１３は、インタフェース４１から供給された読出データＲｄＤＡＴＡ１を順次遅延させ、コントローラ３３に供給する。レジスタ３２１，３２２は、コントローラ３３から供給されたアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ２を順次遅延させ、インタフェース４２に供給する。レジスタ３２３は、インタフェース４２から供給された読出データＲｄＤＡＴＡ２を遅延させ、コントローラ３３に供給する。また、レジスタ３３１～３３３は、コントローラ３３から供給されたアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ３を順次遅延させ、インタフェース４３に供給するようになっている。
　このように、センサモジュール１では、コントローラ３３と、ＤＲＡＭ５０～５３との間に、異なる数のレジスタを挿入している。これにより、センサモジュール１では、後述するように、ＤＲＡＭ５０～５３へのアクセスタイミングをずらすことができ、ＤＲＡＭ５０～５３により発生するノイズ量のピークを下げることができ、イメージセンサ１１の検出精度の低下を抑えるようになっている。
　また、センサモジュール１では、ＤＲＡＭ５０～５３のそれぞれに対して、同じ数のレジスタを設けている。具体的には、ＤＲＡＭ５０に係るパスに３つのレジスタ３０１～３０３を設け、ＤＲＡＭ５１に係るパスに３つのレジスタ３１１～３１３を設け、ＤＲＡＭ５２に係るパスに３つのレジスタ３２１～３２３を設け、ＤＲＡＭ５３に係るパスに３つのレジスタ３３１～３３３を設けている。これにより、センサモジュール１では、例えば、ＤＲＡＭ５０～５３からデータを読み出す際、遅延量が互いに等しいため、同期をとることができるようになっている。
　インタフェース４０～４３は、メモリ制御部３０と、ＤＲＡＭ５０～５３との間に挿入された、物理層のインタフェースである。具体的には、インタフェース４０は、コントローラ３３から供給されたアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ０をＤＲＡＭ５０に供給し、ＤＲＡＭ５０から供給された読出データＲｄＤＡＴＡ０をレジスタ３０１に供給する。インタフェース４１は、レジスタ３１１から供給されたアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ１をＤＲＡＭ５１に供給し、ＤＲＡＭ５１から供給された読出データＲｄＤＡＴＡ１をレジスタ３１２に供給する。インタフェース４２は、レジスタ３２２から供給されたアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ２をＤＲＡＭ５２に供給し、ＤＲＡＭ５２から供給された読出データＲｄＤＡＴＡ２をレジスタ３２３に供給する。また、インタフェース４３は、レジスタ３３３から供給されたアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ３をＤＲＡＭ５３に供給し、ＤＲＡＭ５３から供給された読出データＲｄＤＡＴＡ３をコントローラ３３に供給するようになっている。
　ＤＲＡＭ５０～５３は、信号処理部２０の作業用メモリとして機能するものである。ＤＲＡＭ５０～５３は、チャンネルＣｈ０～Ｃｈ３にそれぞれ対応している。ＤＲＡＭ５０～５３は、それぞれ、２つのバンクＢａｎｋ０，Ｂａｎｋ１を有している。ＤＲＡＭ５０は、インタフェース４０からアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ０を受け取るとともに、インタフェース４０に対して読出データＲｄＤＡＴＡ０を供給する。ＤＲＡＭ５１は、インタフェース４１からアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ１を受け取るとともに、インタフェース４１に対して読出データＲｄＤＡＴＡ１を供給する。ＤＲＡＭ５２は、インタフェース４２からアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ２を受け取るとともに、インタフェース４２に対して読出データＲｄＤＡＴＡ２を供給する。また、ＤＲＡＭ５３は、インタフェース４３からアドレスＡＤＤ、制御コマンドＣＭＤ、および書込データＷｒＤＡＴＡ３を受け取るとともに、インタフェース４３に対して読出データＲｄＤＡＴＡ３を供給するようになっている。この例では、ＤＲＡＭ５０～５３は、それぞれ別のチップとして構成されている。なお、これに限定されるものではなく、これに代えて、例えば、ＤＲＡＭ５０～５３を１チップに集積化してもよい。
　図３は、ＤＲＡＭ５０の一構成例を表すものである。なお、ＤＲＡＭ５１～５３についても同様である。ＤＲＡＭ５０は、メモリアレイ６０１，６１１と、ローデコーダ６０２，６１２と、カラムデコーダ６０３，６１３と、書込・読出部６０４，６１４と、制御部６０とを有している。メモリアレイ６０１、ローデコーダ６０２、カラムデコーダ６０３、および書込・読出部６０４は、バンクＢａｎｋ０を構成し、メモリアレイ６１１、ローデコーダ６１２、カラムデコーダ６１３、および書込・読出部６１４は、バンクＢａｎｋ１を構成する。以下、バンクＢａｎｋ０を例に説明する。
　メモリアレイ６０１は、マトリクス状に配置された複数のメモリセル７０と、行方向（横方向）に延伸する複数のワード線ＷＬと、列方向（縦方向）に延伸する複数のビット線ＢＬとを有している。各ワード線ＷＬの一端はローデコーダ６０２に接続され、各ビット線ＢＬの一端は、書込・読出部６０４に接続されている。
　メモリセル７０は、トランジスタ７１と、キャパシタ７２とを有している。トランジスタ７１は、この例では、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタ７１のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬに接続され、ドレインはキャパシタ７２の一端に接続されている。キャパシタ７２は、電荷を保持することにより１ビット分のデータを記憶するものであり、一端はトランジスタ７１のドレインに接続され、他端は接地されている。
　ローデコーダ６０２は、制御部６０からの指示に基づいて、メモリアレイ６０１における一行を選択するものである。カラムデコーダ６０３は、制御部６０からの指示に基づいて、メモリアレイ６０１における一列を選択するものである。
　書込・読出部６０４は、制御部６０からの指示に基づいて、ローデコーダ６０２およびカラムデコーダ６０３が選択したメモリセル７０に対して、データを書き込み、あるいはローデコーダ６０２およびカラムデコーダ６０３が選択したメモリセル７０からデータを読み出すものである。また、書込・読出部６０４は、メモリセル７０に記憶されたデータを再設定（リフレッシュ）する機能をも有している。
　制御部６０は、インタフェース４０からの指示に基づいて、ローデコーダ６０２，６１２、カラムデコーダ６０３，６１３、書込・読出部６０４，６１４との間で信号のやり取りを行うことにより、ＤＲＡＭ５０の動作を制御するものである。
　以下に、制御部６０の動作を、バンクＢａｎｋ０に対してアクセスする場合を例に説明する。例えば、制御部６０は、インタフェース４０からアクティベートコマンドＡＣＴを受け取った場合には、アドレスＡＤＲに基づいて、ローデコーダ６０２およびカラムデコーダ６０３を制御し、アドレスＡＤＲが示すメモリセル７０を選択する。そしてその後に、例えば、インタフェース４０からライトコマンドＷＲを受け取った場合には、制御部６０は、書込・読出部６０４を介して、アクティベートコマンドＡＣＴにより選択されたメモリセル７０に対してデータを書き込む。また、例えば、インタフェース４０からリードコマンドＲＤを受け取った場合には、制御部６０は、アクティベートコマンドＡＣＴにより選択されたメモリセル７０から、書込・読出部６０４を介して、データを読み出す。そしてその後に、例えば、インタフェース４０からプリチャージコマンドＰＲを受け取った場合には、制御部６０は、アクティベートコマンドＡＣＴにより選択されたメモリセル７０を含む一行分のメモリセル７０に記憶されたデータを再設定するようになっている。
　また、例えば、インタフェース４０からリフレッシュコマンドＲＥＦを受け取った場合には、制御部６０は、ローデコーダ６０２を制御し、メモリアレイ６０１のうちの一行分のメモリセル７０を選択する。そして、制御部６０は、書込・読出部６０４を制御し、その一行分のメモリセル７０に記憶されたデータを再設定する。その際、制御部６０は、リフレッシュコマンドＲＥＦを受け取る度に、メモリアレイ６０１の行を順次選択する。すなわち、リフレッシュコマンドＲＥＦが供給される場合には、アドレスＡＤＤは供給されないため、制御部６０がメモリアレイ６０１の行を順次指定する。これにより、所定時間内にメモリアレイ６０１の全てのメモリセル７０に記憶されたデータを再設定するようになっている。
　ここで、イメージセンサ１１は、本開示における「センサ部」の一具体例に対応する。ＤＲＡＭ５０～５３は、本開示における「メモリ部」の一具体例に対応する。バンクＢａｎｋ０，Ｂａｎｋ１は、本開示における「メモリ領域」の一具体例に対応する。信号処理部２０は、本開示における「演算部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態のセンサモジュール１の動作および作用について説明する。
（全体動作概要）
　まず、図１，２を参照して、センサモジュール１の全体動作概要を説明する。イメージセンサ１１は、画像データを取得する。ＡＤＣ１２は、イメージセンサ１１から供給された各画素における検出電圧（アナログ電圧）をデジタルコードに変換する。信号処理部２０は、ＡＤＣ１２から供給された画像データに対して、所定の信号処理を行う。その際、信号処理部２０は、メモリ制御部３０およびインタフェース４０～４３を介して、ＤＲＡＭ５０～５３にアクセスする。
　メモリ制御部３０は、信号処理部２０からの指示に応じて、インタフェース４０～４３を介してＤＲＡＭ５０～５３を制御する。具体的には、書込インタフェース３１は、信号処理部２０において動作する書込クライアントＣＷからのアクセスを調停する。読出インタフェース３２は、信号処理部２０において動作する読出クライアントＣＲからのアクセスを調停する。コントローラ３３は、書込インタフェース３１および読出インタフェース３２からの指示に基づいて、インタフェース４０～４３を介してＤＲＡＭ５０～５１の動作を制御する。
（詳細動作）
　図４は、センサモジュール１の一動作例を表すものである。この例では、メモリ制御部３０は、ＤＲＡＭ５０～５３のそれぞれに対して、リフレッシュ動作、データの読出動作（読出アクセスＰ１）、およびデータの書込動作（書込アクセスＰ２）を指示する。以下に、この動作について詳細に説明する。
　まず、メモリ制御部３０において、リフレッシュコントローラ３４が、リフレッシュコマンドＲＥＦを生成する。そして、コントローラ３３は、図２に示したように、このリフレッシュコマンドＲＥＦを、インタフェース４０を介してＤＲＡＭ５０に供給し、１つのレジスタ３１１およびインタフェース４１を介してＤＲＡＭ５１に供給し、２つのレジスタ３２１，３２２およびインタフェース４２を介してＤＲＡＭ５２に供給し、３つのレジスタ３３１～３３３およびインタフェース４３を介してＤＲＡＭ５３に供給する。
　これにより、ＤＲＡＭ５０～５３は、図４に示したように、リフレッシュ動作を順次行う。具体的には、ＤＲＡＭ５０は、タイミングｔ１～ｔ２の期間においてリフレッシュ動作を行い、ＤＲＡＭ５１は、タイミングｔ２～ｔ３の期間においてリフレッシュ動作を行い、ＤＲＡＭ５２は、タイミングｔ３～ｔ４の期間においてリフレッシュ動作を行い、ＤＲＡＭ５３は、タイミングｔ４～ｔ５の期間においてリフレッシュ動作を行う。
　次に、コントローラ３３は、読出クライアントＣＲからの指示に応じて、ＤＲＡＭ５０～５３のバンクＢａｎｋ０からデータの読み出しを行う（読出アクセスＰ１）。具体的には、コントローラ３３は、アクティベートコマンドＡＣＴ、リードコマンドＲＤ、およびプリチャージコマンドＰＲＥを順に生成する。そして、コントローラ３３は、図２に示したように、これらのコマンドを、インタフェース４０を介してＤＲＡＭ５０に供給し、１つのレジスタ３１１およびインタフェース４１を介してＤＲＡＭ５１に供給し、２つのレジスタ３２１，３２２およびインタフェース４２を介してＤＲＡＭ５２に供給し、３つのレジスタ３３１～３３３およびインタフェース４３を介してＤＲＡＭ５３に供給する。
　これにより、ＤＲＡＭ５０～５３は、図４に示したように、バンクＢａｎｋ０内のメモリセル７０を順次選択し、データの読み出しを順次行い、データの再設定を順次行う。具体的には、ＤＲＡＭ５０は、タイミングｔ３～ｔ４の期間においてバンクＢａｎｋ０内のメモリセル７０を選択し、ＤＲＡＭ５１は、タイミングｔ４～ｔ５の期間においてバンクＢａｎｋ０内のメモリセル７０を選択し、ＤＲＡＭ５２は、タイミングｔ５～ｔ６の期間においてバンクＢａｎｋ０内のメモリセル７０を選択し、ＤＲＡＭ５３は、タイミングｔ６～ｔ７の期間においてバンクＢａｎｋ０内のメモリセル７０を選択する。そして、ＤＲＡＭ５０は、タイミングｔ５～ｔ９の期間においてデータの読み出しを行い、ＤＲＡＭ５１は、タイミングｔ６～ｔ１０の期間においてデータの読み出しを行い、ＤＲＡＭ５２は、タイミングｔ７～ｔ１１の期間においてデータの読み出しを行い、ＤＲＡＭ５３は、タイミングｔ８～ｔ１２の期間においてデータの読み出しを行う。そして、ＤＲＡＭ５０は、タイミングｔ１０～ｔ１１の期間においてデータの再設定を行い、ＤＲＡＭ５１は、タイミングｔ１１～ｔ１２の期間においてデータの再設定を行い、ＤＲＡＭ５２は、タイミングｔ１２～ｔ１３の期間においてデータの再設定を行い、ＤＲＡＭ５３は、タイミングｔ１３～ｔ１４の期間においてデータの再設定を行う。
　同様に、コントローラ３３は、ＤＲＡＭ５０～５３のバンクＢａｎｋ１からデータの読み出しを行う（読出アクセスＰ１）。これにより、ＤＲＡＭ５０～５３は、図４に示したように、バンクＢａｎｋ１内のメモリセル７０を順次選択し、データの読み出しを順次行い、データの再設定を順次行う。具体的には、ＤＲＡＭ５０は、タイミングｔ７～ｔ８の期間においてバンクＢａｎｋ１内のメモリセル７０を選択し、ＤＲＡＭ５１は、タイミングｔ８～ｔ９の期間においてバンクＢａｎｋ１内のメモリセル７０を選択し、ＤＲＡＭ５２は、タイミングｔ９～ｔ１０の期間においてバンクＢａｎｋ１内のメモリセル７０を選択し、ＤＲＡＭ５３は、タイミングｔ１０～ｔ１１の期間においてバンクＢａｎｋ１内のメモリセル７０を選択する。そして、ＤＲＡＭ５０は、タイミングｔ９～ｔ１３の期間においてデータの読み出しを行い、ＤＲＡＭ５１は、タイミングｔ１０～ｔ１４の期間においてデータの読み出しを行い、ＤＲＡＭ５２は、タイミングｔ１１～ｔ１５の期間においてデータの読み出しを行い、ＤＲＡＭ５３は、タイミングｔ１２～ｔ１６の期間においてデータの読み出しを行う。そして、ＤＲＡＭ５０は、タイミングｔ１４～ｔ１５の期間においてデータの再設定を行い、ＤＲＡＭ５１は、タイミングｔ１５～ｔ１６の期間においてデータの再設定を行い、ＤＲＡＭ５２は、タイミングｔ１６～ｔ１７の期間においてデータの再設定を行い、ＤＲＡＭ５３は、タイミングｔ１７～ｔ１８の期間においてデータの再設定を行う。
　次に、コントローラ３３は、書込クライアントＣＷからの指示に応じて、ＤＲＡＭ５０～５３のバンクＢａｎｋ０に対してデータの書き込みを行う（書込アクセスＰ２）。これにより、ＤＲＡＭ５０～５３は、図４に示したように、読出アクセスＰ１の場合と同様に、バンクＢａｎｋ０内のメモリセル７０を順次選択し、データの書き込みを順次行い、データの再設定を順次行う。同様に、コントローラ３３は、ＤＲＡＭ５０～５３のバンクＢａｎｋ１に対してデータの書き込みを行う（書込アクセスＰ２）。これにより、ＤＲＡＭ５０～５３は、バンクＢａｎｋ１内のメモリセル７０を順次選択し、データの書き込みを順次行い、データの再設定を順次行う。
　その後も、コントローラ３３は、読出クライアントＣＲからの指示に応じてＤＲＡＭ５０～５３からデータの読み出しを行い、書込クライアントＣＷからの指示に応じてＤＲＡＭ５０～５３に対してデータの書き込みを行う。そして、コントローラ３３は、定期的にリフレッシュコマンドＲＥＦを生成し、ＤＲＡＭ５０～５３に供給する。
　このように、センサモジュール１では、ＤＲＡＭ５０～５３のバンクＢａｎｋ０，Ｂａｎｋ１に対して、互いに異なるタイミングで読出アクセスＰ１や書込アクセスＰ２を開始する。これにより、例えば、ＤＲＡＭ５０～５３のバンクＢａｎｋ０，Ｂａｎｋ１は、アクティベートコマンドＡＣＴに基づくメモリセル７０の選択を、タイミングｔ３～ｔ１１の期間のうちの互いに異なる期間に行い、読出コマンドＲＤに基づくデータの読み出しをタイミングｔ５から順次開始し、プリチャージコマンドＰＲＥに基づくデータの再設定を、タイミングｔ１０～ｔ１８の期間のうちの互いに異なる期間に行う。その結果、センサモジュール１では、後述する比較例の場合と異なり、ＤＲＡＭ５０～５３により発生するノイズが重なり合うおそれを低減することができるため、ＤＲＡＭ５０～５３により発生するノイズ量のピークを下げることができる。
　そして、センサモジュール１では、このようにＤＲＡＭ５０～５３により発生するノイズ量のピークを下げることにより、イメージセンサ１１の検出精度の低下を抑えることができる。すなわち、センサモジュール１では、イメージセンサ１１がアナログ電圧を出力し、ＡＤＣ１２がこのアナログ電圧をデジタルコードに変換する。よって、仮に、例えばＤＲＡＭ５０～５３から生じたノイズがＡＤＣ１２の動作に影響を与えた場合には、イメージセンサ１１の検出精度が低下するおそれがある。センサモジュール１では、このようにＤＲＡＭ５０～５３により発生するノイズ量のピークを下げるようにしたので、このノイズがＡＤＣ１２の動作に影響を与えるおそれを低減することができるため、イメージセンサ１１の検出精度の低下を抑えることができる。
（比較例）
　次に、比較例に係るセンサモジュール１Ｒについて説明する。本比較例は、メモリ制御部が、本実施の形態とは異なるものである。すなわち、本実施の形態（図２）では、コントローラ３３とＤＲＡＭ５０～５２の間にレジスタを挿入したが、これに代えて、本比較例では、これらのレジスタを挿入せずにメモリ制御部を構成している。その他の構成は、本実施の形態（図１～３）と同様である。
　図５は、本比較例に係るセンサモジュール１Ｒのメモリ制御部３０Ｒの一構成例を表すものである。メモリ制御部３０Ｒは、書込インタフェース３１と、読出インタフェース３２と、コントローラ３３とを有している。コントローラ３３は、アドレスＡＤＤおよび制御コマンドＣＭＤを、インタフェース４０を介してＤＲＡＭ５０に供給し、インタフェース４１を介してＤＲＡＭ５１に供給し、インタフェース４２を介してＤＲＡＭ５２に供給し、インタフェース４３を介してＤＲＡＭ５３に供給する。また、コントローラ３３は、書込データＷｒＤＡＴＡ０をインタフェース４０を介してＤＲＡＭ５０に供給し、書込データＷｒＤＡＴＡ１をインタフェース４１を介してＤＲＡＭ５１に供給し、書込データＷｒＤＡＴＡ２をインタフェース４２を介してＤＲＡＭ５２に供給し、書込データＷｒＤＡＴＡ３をインタフェース４３を介してＤＲＡＭ５３に供給する。また、コントローラ３３は、ＤＲＡＭ５０からインタフェース４０を介して読出データＲｄＤＡＴＡ０を受け取り、ＤＲＡＭ５１からインタフェース４１を介して読出データＲｄＤＡＴＡ１を受け取り、ＤＲＡＭ５２からインタフェース４２を介して読出データＲｄＤＡＴＡ２を受け取り、ＤＲＡＭ５３からインタフェース４３を介して読出データＲｄＤＡＴＡ３を受け取る。すなわち、メモリ制御部３０Ｒは、本実施の形態に係るメモリ制御部３０（図２）から、レジスタ３０１～３０３，３１１～３１３，３２１～３２３，３３１～３３３を省いたものである。
　図６は、ＤＲＡＭ５０～５３の一動作例を表すものである。
　まず、メモリ制御部３０Ｒにおいて、リフレッシュコントローラ３４が、リフレッシュコマンドＲＥＦを生成する。そして、コントローラ３３は、図５に示したように、このリフレッシュコマンドＲＥＦを、インタフェース４０を介してＤＲＡＭ５０に供給し、インタフェース４１を介してＤＲＡＭ５１に供給し、インタフェース４２を介してＤＲＡＭ５２に供給し、インタフェース４３を介してＤＲＡＭ５３に供給する。これにより、図６に示したように、ＤＲＡＭ５０～５３は、タイミングｔ８１～ｔ８２の期間において、同時にリフレッシュ動作を行う。
　次に、コントローラ３３は、読出クライアントＣＲからの指示に応じて、ＤＲＡＭ５０～５３のバンクＢａｎｋ０からデータの読み出しを行う（読出アクセスＰ１）。具体的には、コントローラ３３は、アクティベートコマンドＡＣＴ、リードコマンドＲＤ、およびプリチャージコマンドＰＲＥを順に生成する。そして、コントローラ３３は、図５に示したように、これらのコマンドを、インタフェース４０を介してＤＲＡＭ５０に供給し、インタフェース４１を介してＤＲＡＭ５１に供給し、インタフェース４２を介してＤＲＡＭ５２に供給し、インタフェース４３を介してＤＲＡＭ５３に供給する。これにより、図６に示したように、ＤＲＡＭ５０～５３は、タイミングｔ８３～ｔ８４の期間において同時にバンクＢａｎｋ０内のメモリセル７０を選択し、タイミングｔ８５～ｔ８８の期間において同時にデータの読み出しを行い、タイミングｔ８９～ｔ９０の期間において同時にデータの再設定を行う。
　同様に、コントローラ３３は、ＤＲＡＭ５０～５３のバンクＢａｎｋ１からデータの読み出しを行う（読出アクセスＰ１）。これにより、図６に示したように、ＤＲＡＭ５０～５３は、タイミングｔ８６～ｔ８７の期間において同時にバンクＢａｎｋ１内のメモリセル７０を選択し、タイミングｔ８８～ｔ９１の期間において同時にデータの読み出しを行い、タイミングｔ９２～ｔ９３の期間において同時にデータの再設定を行う。
　次に、コントローラ３３は、書込クライアントＣＷからの指示に応じて、ＤＲＡＭ５０～５３のバンクＢａｎｋ０に対してデータの書き込みを行う（書込アクセスＰ２）。これにより、ＤＲＡＭ５０～５３は、図６に示したように、読出アクセスＰ１の場合と同様に、同時にバンクＢａｎｋ０内のメモリセル７０を選択し、同時にデータの書き込みを行い、同時にデータの再設定を行う。同様に、コントローラ３３は、ＤＲＡＭ５０～５３のバンクＢａｎｋ１に対してデータの書き込みを行う（書込アクセスＰ２）。これにより、ＤＲＡＭ５０～５３は、同時にバンクＢａｎｋ１内のメモリセル７０を選択し、同時にデータの書き込みを行い、同時にデータの再設定を行う。
　このように、比較例に係るセンサモジュール１Ｒでは、ＤＲＡＭ５０～５３のバンクＢａｎｋ０に対して、同時に読出アクセスＰ１や書込アクセスＰ２を開始し、同様に、ＤＲＡＭ５０～５３のバンクＢａｎｋ１に対して、同時に読出アクセスＰ１や書込アクセスＰ２を開始する。これにより、センサモジュール１Ｒでは、ＤＲＡＭ５０～５３により発生するノイズが重なり合うため、ノイズ量が大きくなり、イメージセンサ１１の検出精度が低下するおそれがある。
　一方、本実施の形態に係るセンサモジュール１では、ＤＲＡＭ５０～５３のバンクＢａｎｋ０，Ｂａｎｋ１に対して、互いに異なるタイミングで読出アクセスＰ１や書込アクセスＰ２を開始するようにしたので、ＤＲＡＭ５０～５３により発生するノイズが重なり合うおそれを低減することができる。その結果、センサモジュール１では、ＤＲＡＭ５０～５３により発生するノイズ量のピークを下げることができ、イメージセンサ１１の検出精度が低下するおそれを低減することができる。
［効果］
　以上のように本実施の形態では、ＤＲＡＭの各バンクが、互いに異なるタイミングで読出動作や書込動作を開始するようにしたので、ＤＲＡＭにより発生するノイズ量のピークを下げることができ、イメージセンサの検出精度が低下するおそれを低減することができる。
［変形例１－１］
　上記実施の形態では、４つのＤＲＡＭ５０～５３を設けたが、これに限定されるものではなく、３つ以下のＤＲＡＭを設けてもよいし、５つ以上のＤＲＡＭを設けてもよい。
［変形例１－２］
　上記実施の形態では、ＤＲＡＭ５０～５３がそれぞれ２つのバンクＢａｎｋ０，Ｂａｎｋ１を有するようにしたが、これに限定されるものではなく、３つ以上のバンクを有してもよいし、複数のバンクを有しなくてもよい。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係るセンサモジュール２について説明する。本実施の形態は、リフレッシュ動作の制御方法が、上記第１の実施の形態と異なるものである。なお、上記第１の実施の形態に係るセンサモジュール１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図７は、本実施の形態に係るセンサモジュール２の一構成例を表すものである。センサモジュール２は、信号処理部８０と、メモリ制御部９０とを備えている。
　信号処理部８０は、第１の実施の形態に係る信号処理部２０と同様に、ＡＤＣ１２から供給された画像データに対して、所定の信号処理を行うものである。この信号処理部８０では、書込クライアントＣＷや読出クライアントＣＲに加え、ダミークライアントＣＤが動作し、これらがメモリ制御部９０およびインタフェース４０～４３を介して、ＤＲＡＭ５０～５３にアクセスするようになっている。ダミークライアントＣＤは、読出クライアントＣＲと同様に、アドレスＡＤＤをメモリ制御部９０に供給し、ＤＲＡＭ５０～５３から読み出された読出データＲｄＤＡＴＡをメモリ制御部９０から受け取るものである。その際、ダミークライアントＣＤは、アドレスＡＤＤを変化させながら、定期的に、そのアドレスＡＤＤをメモリ制御部９０に供給する。アドレスＡＤＤは、例えば、カウンタを用いて生成することができる。また、例えば、最近アクセスされていないメモリ領域内のアドレスＡＤＤを生成するようにしてもよい。また、ダミークライアントＣＤは、この例では、受け取った読出データＲｄＤＡＴＡに基づいてなんら演算処理を行わないようになっている。
　メモリ制御部９０は、第１の実施の形態に係るメモリ制御部３０と同様に、信号処理部８０からの指示に応じて、インタフェース４０～４３を介してＤＲＡＭ５０～５３を制御するものである。
　図８は、メモリ制御部９０の一構成例を表すものである。メモリ制御部９０は、コントローラ９３を有している。コントローラ９３は、第１の実施の形態に係るコントローラ３３から、リフレッシュコントローラ３４を省いたものである。
　この構成により、センサモジュール２では、ダミークライアントＣＤが、ＤＲＡＭ５０～５３に対してデータの再設定を指示する。すなわち、上記第１の実施の形態に係るセンサモジュール２では、リフレッシュコントローラ３４が、ＤＲＡＭ５０～５３に対してデータの再設定を指示したが、本実施の形態に係るセンサモジュール２では、信号処理部８０のダミークライアントＣＤが、ＤＲＡＭ５０～５３に対してデータの再設定を指示するようになっている。
　図９は、センサモジュール２の一動作例を表すものである。センサモジュール２では、第１の実施の形態に係るセンサモジュール１の場合（図４）と異なり、リフレッシュコマンドＲＥＦが生成されない。よって、ＤＲＡＭ５０～５３は、ダミー読出アクセスＰ３によりリフレッシュ動作と同様にデータを再設定する。
　まず、コントローラ９３は、ダミークライアントＣＤからの指示に応じて、ＤＲＡＭ５０～５３のバンクＢａｎｋ０からデータの読み出しを行う（ダミー読出アクセスＰ３）。具体的には、コントローラ９３は、アクティベートコマンドＡＣＴ、リードコマンドＲＤ、およびプリチャージコマンドＰＲＥを順に生成する。そして、コントローラ９３は、図８に示したように、これらのコマンドを、インタフェース４０を介してＤＲＡＭ５０に供給し、１つのレジスタ３１１およびインタフェース４１を介してＤＲＡＭ５１に供給し、２つのレジスタ３２１，３２２およびインタフェース４２を介してＤＲＡＭ５２に供給し、３つのレジスタ３３１～３３３およびインタフェース４３を介してＤＲＡＭ５３に供給する。　これにより、ＤＲＡＭ５０～５３は、図９に示したように、バンクＢａｎｋ０内のメモリセル７０を順次選択し、データの読み出しを順次行い、データの再設定を順次行う。
　同様に、コントローラ９３は、ＤＲＡＭ５０～５３のバンクＢａｎｋ１からデータの読み出しを行う（ダミー読出アクセスＰ３）。これにより、ＤＲＡＭ５０～５３は、図９に示したように、バンクＢａｎｋ０内のメモリセル７０を順次選択し、データの読み出しを順次行い、データの再設定を順次行う。
　このように、センサモジュール２では、ダミークライアントＣＤが、ＤＲＡＭ５０～５３に対してデータの再設定を指示する。言い換えれば、第１の実施の形態におけるリフレッシュコマンドＲＥＦの代わりに、アクティベートコマンドＡＣＴおよびプリチャージコマンドＰＲＥを有効に利用してデータの再設定を行っている。これにより、センサモジュール２では、第１の実施の形態に係るセンサモジュール１に比べて、ＤＲＡＭ５０～５３により発生するノイズ量のピークを下げることができる。すなわち、第１の実施の形態に係るセンサモジュール１の場合には、図４に示したように、ＤＲＡＭ５０～５３のそれぞれにおいて、バンクＢａｎｋ０，Ｂａｎｋ１が同時にリフレッシュ動作を行うため、ノイズ量がやや大きくなるおそれがある。一方、センサモジュール２では、リフレッシュコマンドＲＥＦの代わりにプリチャージコマンドＰＲＥを用いてデータの再設定を行うようにしている。このプリチャージコマンドＰＲＥに基づくデータの再設定は、図９に示したように、タイミングｔ２８～ｔ３６の期間のうちの互いに異なる期間に行われるため、ノイズ量のピークを下げることができる。これにより、センサモジュール２では、イメージセンサ１１の検出精度が低下するおそれを低減することができる。
　以上のように本実施の形態では、ダミークライアントが、ＤＲＡＭに対してデータの再設定を指示するようにしたので、ＤＲＡＭにより発生するノイズ量のピークを下げることができ、イメージセンサの検出精度が低下するおそれを低減することができる。
［変形例２－１］
　上記実施の形態では、ダミークライアントＣＤは、読出データＲｄＤＡＴＡをメモリ制御部９０から受け取るようにしたが、これに限定されるものではなく、これに代えて、例えば、読出データＲｄＤＡＴＡをメモリ制御部９０から受け取らないようにしてもよい。具体的には、例えば、読出インタフェース３２は、ダミークライアントＣＤに対しては読出データＲｄＤＡＴＡを供給しないようにすることができる。また、例えば、コントローラ９３は、ダミークライアントＣＤがＤＲＡＭ５０～５３へのアクセスを指示した場合には、例えば図１０に示すように、アクティベートコマンドＡＣＴおよびプリチャージコマンドＰＲＥのみを生成し、読出コマンドＲＤを生成しないようにしてもよい（ダミーアクセスＰ４）。この場合には、ＤＲＡＭ５０～５３は、バンクＢａｎｋ０内のメモリセル７０を順次選択してデータの再設定を行い、同様にバンクＢａｎｋ１内のメモリセル７０を順次選択してデータの再設定を行う。このように構成しても、上記実施の形態の場合と同様の効果を得ることができる
［変形例２－２］
　上記実施の形態では、ダミークライアントＣＤは、メモリ制御部９０に対してデータの読み出しを指示したが、これに限定されるものではなく、これに代えて、データの書き込みを指示してもよい。この場合には、ダミークライアントＣＤは、書込インタフェース３１に対して、アドレスＡＤＤおよび書込データＷｒＤＡＴＡを供給する。
＜３．適用例＞
　次に、上記実施の形態および変形例で説明したセンサモジュールの適用例について説明する。
　図１１は、上記実施の形態等のセンサモジュールが適用されるスマートフォン１００の外観を表すものである。このスマートフォン１００は、例えば、本体部１１０および表示部１２０を有している。このスマートフォン１００には、上記のセンサモジュールが搭載されている。
　図１２は、上記実施の形態等のセンサモジュールが適用されるレンズ交換式一眼レフレックスタイプのデジタルカメラ２００の外観を表すものである。このデジタルカメラは、例えば、本体部（カメラボディ）２１０、交換式の撮影レンズユニット２２０、およびグリップ部２３０を有している。このデジタルカメラ２００には、上記のセンサモジュールが搭載されている。
　上記実施の形態等のセンサモジュールは、このようなスマートフォンやデジタルカメラの他、タブレット、デジタルカメラ、ビデオカメラ、ノート型パーソナルコンピュータなど、イメージセンサを搭載するあらゆる分野の電子機器に適用することが可能である。
　以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記の各実施の形態等では、センサモジュールはイメージセンサ１１を備えたが、これに限定されるものではなく、これに代えて、他の種類のセンサを備えるようにしてもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。
（１）センサ部と、
　複数のメモリ領域を有するメモリ部と、
　前記センサ部の検出結果に基づいて、前記メモリ部にアクセスしつつ所定の演算を行う演算部と、
　各メモリ領域に対するアクセスの開始タイミングが互いに異なるように前記メモリ部を制御するメモリ制御部と
　を備えたセンサモジュール。
（２）前記複数のメモリ領域は、複数のメモリグループにグループ分けされ、
　各メモリグループには所定数のメモリ領域が属する
　前記（１）に記載のセンサモジュール。
（３）前記メモリ制御部は、
　第１の遅延部と、
　前記第１の遅延部の遅延量とは異なる遅延量を有する第２の遅延部と
　を有し、
　前記複数のメモリグループのうちの第１のメモリグループに対して、前記第１の遅延部を介して制御コマンドを供給し、前記複数のメモリグループのうちの第２のメモリグループに対して、前記第２の遅延部を介して前記制御コマンドを供給する
　前記（２）に記載のセンサモジュール。
（４）前記メモリ制御部は、
　第３の遅延部と、
　前記第３の遅延部の遅延量とは異なる遅延量を有する第４の遅延部と
　を有し、
　前記第１のメモリグループから、前記第３の遅延部を介して第１の読出データを受け取り、前記第２のメモリグループから、前記第４の遅延部を介して第２の読出データを受け取り、
　前記第１の遅延部における遅延量および前記第３の遅延部における遅延量の和は、前記第２の遅延部における遅延量および前記第４の遅延部における遅延量の和と等しい
　前記（３）に記載のセンサモジュール。
（５）各メモリ領域は複数のメモリセルを有し、
　前記演算部は、間欠的に、各メモリセルにアクセスし、
　前記メモリ制御部は、前記演算部が各メモリセルにアクセスする際、そのメモリセルに記憶されたデータの再設定を行う
　前記（１）から（４）のいずれかに記載のセンサモジュール。
（６）前記演算部は、間欠的に、各メモリセルに対して読出アクセスを行う
　前記（５）に記載のセンサモジュール。
（７）各メモリ領域は複数のメモリセルを有し、
　前記メモリ制御部は、各メモリセルに対して、間欠的に、そのメモリセルに記憶されたデータの再設定を行う
　前記（１）から（４）のいずれかに記載のセンサモジュール。
（８）前記センサ部は、イメージセンサである
　前記（１）から（７）のいずれかに記載のセンサモジュール。
（９）センサ部の検出結果に基づいて、複数のメモリ領域を有するメモリ部にアクセスしつつ所定の演算を行い、
　各メモリ領域に対するアクセスの開始タイミングが互いに異なるように前記メモリ部を制御する
　センサモジュールの制御方法。
（１０）センサモジュールと、
　前記センサモジュールを制御する制御部と
　を備え、
　前記センサモジュールは、
　センサ部と、
　複数のメモリ領域を有するメモリ部と、
　前記センサ部の検出結果に基づいて、前記メモリ部にアクセスしつつ所定の演算を行う演算部と、
　各メモリ領域に対するアクセスの開始タイミングが互いに異なるように前記メモリ部を制御するメモリ制御部と
　を有する
　電子機器。
　本出願は、日本国特許庁において２０１４年５月２１日に出願された日本特許出願番号２０１４－１０５１３７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　センサ部と、
    　複数のメモリ領域を有するメモリ部と、
    　前記センサ部の検出結果に基づいて、前記メモリ部にアクセスしつつ所定の演算を行う演算部と、
    　各メモリ領域に対するアクセスの開始タイミングが互いに異なるように前記メモリ部を制御するメモリ制御部と
    　を備えたセンサモジュール。
  2. 　前記複数のメモリ領域は、複数のメモリグループにグループ分けされ、
    　各メモリグループには所定数のメモリ領域が属する
    　請求項１に記載のセンサモジュール。
  3. 　前記メモリ制御部は、
    　第１の遅延部と、
    　前記第１の遅延部の遅延量とは異なる遅延量を有する第２の遅延部と
    　を有し、
    　前記複数のメモリグループのうちの第１のメモリグループに対して、前記第１の遅延部を介して制御コマンドを供給し、前記複数のメモリグループのうちの第２のメモリグループに対して、前記第２の遅延部を介して前記制御コマンドを供給する
    　請求項２に記載のセンサモジュール。
  4. 　前記メモリ制御部は、
    　第３の遅延部と、
    　前記第３の遅延部の遅延量とは異なる遅延量を有する第４の遅延部と
    　を有し、
    　前記第１のメモリグループから、前記第３の遅延部を介して第１の読出データを受け取り、前記第２のメモリグループから、前記第４の遅延部を介して第２の読出データを受け取り、
    　前記第１の遅延部における遅延量および前記第３の遅延部における遅延量の和は、前記第２の遅延部における遅延量および前記第４の遅延部における遅延量の和と等しい
    　請求項３に記載のセンサモジュール。
  5. 　各メモリ領域は複数のメモリセルを有し、
    　前記演算部は、間欠的に、各メモリセルにアクセスし、
    　前記メモリ制御部は、前記演算部が各メモリセルにアクセスする際、そのメモリセルに記憶されたデータの再設定を行う
    　請求項１に記載のセンサモジュール。
  6. 　前記演算部は、間欠的に、各メモリセルに対して読出アクセスを行う
    　請求項５に記載のセンサモジュール。
  7. 　各メモリ領域は複数のメモリセルを有し、
    　前記メモリ制御部は、各メモリセルに対して、間欠的に、そのメモリセルに記憶されたデータの再設定を行う
    　請求項１に記載のセンサモジュール。
  8. 　前記センサ部は、イメージセンサである
    　請求項１に記載のセンサモジュール。
  9. 　センサ部の検出結果に基づいて、複数のメモリ領域を有するメモリ部にアクセスしつつ所定の演算を行い、
    　各メモリ領域に対するアクセスの開始タイミングが互いに異なるように前記メモリ部を制御する
    　センサモジュールの制御方法。
  10. 　センサモジュールと、
    　前記センサモジュールを制御する制御部と
    　を備え、
    　前記センサモジュールは、
    　センサ部と、
    　複数のメモリ領域を有するメモリ部と、
    　前記センサ部の検出結果に基づいて、前記メモリ部にアクセスしつつ所定の演算を行う演算部と、
    　各メモリ領域に対するアクセスの開始タイミングが互いに異なるように前記メモリ部を制御するメモリ制御部と
    　を有する
    　電子機器。
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