TWI691212B - 雙重轉化增益高動態範圍影像感測器讀出電路記憶體儲存結構 - Google Patents

雙重轉化增益高動態範圍影像感測器讀出電路記憶體儲存結構 Download PDF

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Abstract

本發明係關於一種讀出電路，其包含經耦合以接收一斜波信號、一雙重轉化增益像素之一輸出之一比較器。一單一計數器經耦合至該比較器之該輸出。該計數器經耦合以一次僅寫入至一第一記憶體電路或一第二記憶體電路之一者。一第一多工器經耦合以將一初始值或來自該第一記憶體電路之一初始記憶體值載入至該計數器中。一第二多工器經耦合以將來自該第一記憶體電路之一低轉化增益記憶體值或來自該第二記憶體電路之一高轉化增益記憶體值載入至一單一資料傳輸器中，該資料傳輸器經耦合以將該所接收之記憶體值傳輸至一數位處理器。

Description

雙重轉化增益高動態範圍影像感測器讀出電路記憶體儲存結構
本發明大體上係關於影像感測器，且特定言之(但非排他地)，本發明係關於用於高動態範圍影像感測器之雙重轉化增益。
影像感測器已變得無處不在。其廣泛用於數位靜態相機、蜂巢電話、保全攝影機以及醫療、汽車及其他應用中。用於製造影像感測器之技術持續快速發展。舉例而言，更高解析度及更低電力消耗之要求已促進此等裝置之進一步微型化及整合。
影像感測器可實施雙重轉化增益以獲得高動態範圍影像。可藉由在低增益下自像素讀取，接著在高增益下自像素讀取，且接著組合兩個讀出以呈現高動態範圍影像來獲得高動態範圍影像。然而，自雙重轉化增益影像感測器讀出高增益及低增益像素資料所需之讀出電路及記憶體儲存結構需要電路，該電路需要消耗大量半導體晶粒面積之相對較大佈局。因此，有益的是，減少自此等雙重轉化增益影像感測器讀出高增益及低增益像素資料所需之電路組件之數量以減小讀出電路之佈局面積及半導體晶粒大小。
本文描述包含結合雙重轉化增益高動態範圍影像感測器使用之實例性記憶體儲存結構之實例性讀出電路之實例。在以下描述中，闡述諸多特定細節以提供本發明之一透徹理解。然而，熟習相關技術者應認識到，可在無該等特定細節之一或多者之情況下或使用其他方法、組件、材料等等實踐本文所描述之技術。在其他例項中，未展示或詳細描述熟知結構、材料或操作以免使某些態樣不清楚。
參考本說明書中之「一實例」或「一實施例」意謂：結合實例所描述之一特定特徵、結構或特性包含於本發明之至少一實例中。因此，出現於本說明書之各種位置中之片語「在一實例」或「在一實施例中」未必全部係指相同實例。此外，可在一或多個實例中依任何適合方式組合特定特徵、結構或特性。
在本說明書中，使用若干技術術語。除非本文明確定義或其使用之內文另有清楚指示，否則此等術語具有其所屬技術中之一般含義。應注意，元素名稱及符號可在本發明中互換使用(例如Si與矽)；然而，兩者具有相同含義。
舉例而言，圖1展示根據本發明之一實施例之一雙重轉化增益(DCG)高動態範圍(HDR)成像系統100之一實例。成像系統100包含一DCG像素陣列102、控制電路104、讀出電路176及一數位處理器106。在一實例中，DCG像素陣列102係DCG像素108之二維(2D)陣列。如描繪實例中所展示，DCG像素108經配置成複數個列及複數個行以獲取一人員、位置、物件等等之影像資料，該影像資料接著可用於呈現該人員、位置、物件等等之一2D影像。然而，應瞭解，在其他實例中，DCG像素108未必配置成列及行，而是可採用其他組態。在一實例中，根據本發明之一實施例，DCG像素陣列102之各DCG像素108可經組態以用於雙重轉化增益操作以輸出高轉化增益(HCG)像素資料或低轉化增益(LCG)像素資料以提供一HDR影像資料。
舉例而言，圖2係根據本發明之一實施例之一DCG像素208之一實例性示意圖。應瞭解，圖2之DCG像素208可為圖1之DCG像素陣列102中之一DCG像素108之一實例，且上文所描述之類似命名或編號元件可在下文中類似地耦合及起作用。因而，DCG像素208可為圖1之DCG像素陣列102之一各自列中之複數個DCG像素108之一者及一各自行中之DCG像素之一者。如圖2之繪示實施例中所展示，DCG像素208包含一光電二極體PD 234、一第一浮動擴散部FD1 238、一第二浮動擴散部FD2 260、一DCG電容器C 244、一重設電晶體Tr2 246、一列選擇電晶體Tr4、一DCG電晶體Tr5 242、一放大器電晶體Tr3 240及一轉移電晶體Tr1。應瞭解，在所描繪之實例中，放大器電晶體Tr3 240經耦合為一源極隨耦器電晶體。應注意，DCG像素208中上文指稱「電晶體」之組件亦可指稱「閘」。
重設電晶體Tr2 246可係由經提供至重設電晶體Tr2 246之一閘極電極之一重設信號RST 252控制。其他控制信號(諸如ROW SELECT信號254、DCG信號256及轉移TX信號258)可類似地被提供至列選擇電晶體Tr4 248、DCG電晶體Tr5 242及轉移電晶體Tr1 236之各自閘極電極。各種控制信號可係由圖1中所展示之控制電路104提供，以控制DCG像素208之操作以重設DCG像素208及讀出一信號電壓，例如DCG像素208之像素資料或影像資料輸出。
在一些實施例中，由光電二極體PD 234回應於入射光而光生之影像電荷可取決於轉化增益模式(一HCG模式或一LCG模式)而被轉移至第一浮動擴散部FD1 238、第二浮動擴散部FD2 260及DCG電容器C 244。所轉移之影像電荷影響第一浮動擴散部FD1 238上之電壓。轉移電晶體Tr1 236經耦合以回應於轉移信號TX 258而將影像電荷自光電二極體PD 234轉移至第一浮動擴散部FD1 238。放大器電晶體Tr3 240經耦合至第一浮動擴散部FD1 238，以放大經儲存於第一浮動擴散部FD1 238中之影像電荷，以透過行位元線250產生DCG像素208之輸出信號，該輸出信號經耦合以由圖1中所展示之一讀出電路讀出。
DCG電晶體Tr5 242經耦合至第一浮動擴散部FD1 238，以回應於DCG信號256而將DCG電容器244及第二浮動擴散部FD2 260耦合至第一浮動擴散部FD1 238。舉例而言，在一HCG模式期間，DCG電晶體Tr5 242回應於DCG信號256而被切斷，且影像電荷可僅被轉移至第一浮動擴散部FD1 238，且在第一浮動擴散部FD1 238中產生經由行位元線250讀出之某一電壓差。相反地，在一LCG模式期間，DCG電晶體Tr5 242回應於DCG信號256而被接通，且影像電荷可被轉移至第一浮動擴散部FD1 238、第二浮動擴散部FD2 260兩者及DCG電容器244，且在第一浮動擴散部FD1 238上產生比HCG模式之情況小的電壓差，且該電壓差可經由行位元線250被讀出。因而，控制信號DCG 256可取決於期望HCG模式或LCG模式而改變。另外，DCG信號256可在自各DCG像素讀出影像資料期間改變，以獲得HCG模式影像資料及LCG模式影像資料兩者，該HCG模式影像資料及該LCG模式影像資料可隨後經組合用於HDR操作。
返回至圖1中所描繪之實例，在DCG像素陣列102中之各DCG像素108已獲取其像素資料或影像電荷之後，影像資料由包含於讀出電路176中之一各自讀出電路讀出且接著轉移至數位處理器106。在所描繪之實例中，DCG像素陣列102之各行透過一各自行位元線150讀出。換言之，DCG像素陣列102之各行存在一行位元線150，且各行位元線150因此耦合至待由一各自讀出電路176讀出之DCG像素陣列102之複數個列之各者之一各自DCG像素108。
在一實例中，各行位元線150之各讀出電路176實質上係類似的，因此，為簡潔起見，此處僅描述讀出電路176之一者。如將在描繪實例中描述，根據本發明之一實施例之教示，各讀出電路176經組態以自DCG像素108讀出HCG及LCG像素資料且包含一記憶體儲存結構，該記憶體儲存結構包含僅一單一計數器及一單一資料傳輸器，與需要兩個計數器及兩個資料傳輸器來自DCG像素單獨讀出HCG像素資料及LCG像素資料之讀出電路實例相比，此節省佈局面積及半導體晶粒大小。減少資料讀出之次數亦節省電力且減少列時序，此具有提高圖框速率之額外益處。
如繪示實例中所展示，各讀出電路176包含一比較器112，其具有經耦合以自斜波產生器110接收一斜波信號輸出之一第一輸入。比較器112亦包含經耦合以自DCG像素陣列102之一行位元線150接收一輸出信號之一第二輸入。如上文所論述，自行位元線150接收之輸出信號可為來自DCG像素108之一各自者之一LCG信號或一HCG信號之一者。一計數器114經耦合以接收比較器112之一輸出。在所描繪之實例中，計數器114係一遞增/遞減(U/D)計數器且係耦合至行位元線以執行類比至數位轉化之讀出電路176之單一計數器。換言之，根據本發明之教示，無需兩個單獨計數器來計數來自行位元線150之HCG及LCG信號。
一第一記憶體電路118及一第二記憶體電路120經耦合以接收計數器114之一輸出。在一實例中，第一記憶體電路118及第二記憶體電路120係靜態隨機存取記憶體(SRAM1及SRAM2)。在所描繪之實例中，計數器114經耦合以回應於一記憶體寫入選擇信號SRAM_WRITE_SEL 130而一次僅寫入至第一記憶體電路118及第二記憶體電路120之一者。例如，如描繪實例中所展示，第二記憶體SRAM2 120經耦合以接收一反相記憶體寫入選擇信號SRAM_WRITE_SEL 130，而第一記憶體SRAM1 118經耦合以接收一非反相記憶體寫入選擇信號SRAM_WRITE_SEL 130。
如描繪實例中所展示，讀出電路176亦包含一第一多工器116，其具有經耦合以接收一INITIAL_VALUE 128之一第一輸入及經耦合以自第一記憶體電路SRAM1 118接收一初始記憶體值之一第二輸入。如將論述，在操作期間，計數器114經耦合以回應於一初始選擇信號INIT_SEL 126而透過第一多工器116之一輸出載入INITIAL_VALUE 128或來自第一記憶體SRAM1 118之初始記憶體值。
讀出電路176進一步包含一第二多工器122，其具有分別耦合至第一記憶體SRAM1 118及第二記憶體SRAM2 120之第一輸入及第二輸入。在操作中，第二多工器122經耦合以回應於一記憶體讀取選擇信號SRAM_READ_SEL 132而自第一記憶體電路SRAM1 118讀取一LCG記憶體值或自第二記憶體電路SRAM2 120讀取一HCG記憶體值。一資料傳輸器電路124耦合至第二多工器122之輸出以接收由第二多工器122讀取之LCG記憶體值或HCG記憶體值。接著，資料傳輸器124將DCG像素陣列之該像素資料傳輸至一數位處理器106以進行進一步處理。在所描繪之實例中，資料傳輸器124係耦合至行位元線之讀出電路176之單一資料傳輸器。換言之，根據本發明之教示，無需兩個單獨資料傳輸器來將HCG及LCG信號自行位元線150單獨傳輸至數位處理器106。
應瞭解，根據本發明之一實施例，讀出電路176之記憶體儲存結構利用三個全域信號(初始選擇信號INIT_SEL 126、記憶體寫入選擇信號SRAM_WRITE_SEL 130及記憶體讀取選擇信號SRAM_READ_SEL 132)來控制計數器114之初始值(即，INIT_SEL 126)、將資料寫入至用於HCG及LCG資料之第一記憶體電路SRAM1 118及第二記憶體電路SRAM2 120中(即，SRAM_WRITE_SEL 130)及將資料自第一記憶體電路SRAM1 118及第二記憶體電路SRAM2 120讀取至用於HCG及LCG資料之資料傳輸器124 (即，SRAM_READ_SEL 132)。使用初始值防止由來自像素、比較器等等之變動引起之溢流。因此，應瞭解，讀出電路176之揭示記憶體結構僅需要一單一計數器114及一單一資料傳輸器124，與需要單獨計數器及資料傳輸器用於HCG及LCG資料之一實例相比，此節省佈局面積且減小半導體晶粒大小。
應瞭解，在各種實例中，數位處理器可僅儲存影像資料或藉由應用(例如)後影像效應(例如剪裁、旋轉、消除紅眼、調整亮度、調整對比度或其他)來處理影像資料。在一實例中，讀出電路176可沿讀出行位元線150一次讀出一列影像資料(如圖中所繪示)，或可使用各種其他技術來讀出影像資料(圖中未繪示)(例如同時進行所有像素之一串行讀出或一全並行讀出)。
在一實例中，控制電路104耦合至DCG像素陣列102以控制像素陣列102中之複數個DCG像素108之操作。舉例而言，控制電路104可產生用於控制影像獲取之一快門信號。在一實例中，快門信號係一全域快門信號，其用於同時啟用DCG像素陣列102內之所有DCG像素108以在一單一獲取窗期間同時擷取其各自影像資料。在另一實例中，快門信號係一滾動快門信號以在連續獲取窗期間循序啟用DCG像素108之各列、各行或各群組。在另一實例中，影像擷取與照明效應(諸如閃光)同步。
在一實例中，成像系統100可被包含於一數位相機、蜂巢式電話、膝上型電腦或其類似者中。另外，成像系統100可經耦合至其他硬體件，諸如處理器(通用或其他)、記憶體元件、輸出件(USB埠、無線發射器、HDMI埠等等)、照明/閃光、電輸入件(鍵盤、觸控顯示器、追蹤墊、滑鼠、麥克風等等)，及/或顯示器。其他硬體件可將指令傳送至成像系統100、自成像系統100提取影像資料，或操縱由成像系統100供應之影像資料。
圖3A係根據本發明之一實施例之讀取一成像系統之一DCG像素陣列之一簡化時序圖362A。簡化時序圖362A實例繪示根據本發明之一實施例之一HDR影像之獲取，其包含自一DCG像素擷取LCG及HCG像素資料。應瞭解，自其獲取LCG及HCG像素資料之DCG像素可係來自圖2之DCG像素208或圖1之DCG像素陣列102中之一DCG像素108，且上文所描述之類似命名或編號元件可在下文中類似地經耦合及起作用。在實例中，根據本發明之教示，真正之相關雙取樣係藉由在LCG及HCG兩者處於第一浮動擴散部FD1 238上取樣及保持重設電壓(即，L_SHR及H_SHR)以及在LCG及HCG兩者處於第一浮動擴散部FD1 238上取樣及保持信號電壓(即，L_SHS及H_SHS)來實現。
其實，DCG像素之LCG相關雙取樣輸出值等於LCG處所取樣之重設(例如，黑色)值(即，L_SHR)與LCG處所取樣之信號值(即，L_SHS)之間之一差。在一實例中，DCG像素之LCG相關雙取樣輸出值可用於亮光條件。類似地，DCG像素之HCG相關雙取樣輸出值等於HCG處所取樣之重設(例如，黑色)值(即，H_SHR)與HCG處所取樣之信號值(即，H_SHS)之間之一差。在一實例中，像素之高轉化增益相關雙取樣輸出值可用於弱光條件。
因此，如簡化時序圖362A中所展示，在第一時序間隔L_SHR中，取樣及保持LCG之重設(例如，黑色)值。在第二時序間隔H_SHR中，取樣及保持HCG之重設(例如，黑色)值。在第三時序間隔H_SHS中，取樣及保持HCG之信號值。在第四時序間隔L_SHS中，取樣及保持LCG之信號值。接著，可藉由找到HCG及LCG之各自信號與重設值之間之差異來判定LCG及HCG信號之相關雙取樣值。
圖3B係具有相較於時序圖362A之增加細節之一時序圖362B。時序圖362B繪示根據本發明之一實施例之讀取與具有實例性記憶體儲存結構之實例性讀出電路相關之一DCG像素陣列之時序之一實例。應瞭解，圖3B中所涉及之DCG像素陣列及讀出電路可為圖1之DCG像素陣列102及讀出電路176之實例，且上文所描述之類似命名或編號元件可在下文中類似地耦合及起作用。
如在時序圖362B實例中，圖3A中所描述之L_SHR時序間隔發生於時序間隔1(a)處，在該時間期間，在LCG模式中取樣及保持黑色或重設值。在此時序間隔1(a)內，COUNTER_EN 364自邏輯低轉變至邏輯高，INIT_SEL 366信號保持邏輯高，SRAM_WRITE_SEL 368信號保持邏輯高，MEM_WRITE_EN 370保持邏輯低，SRAM_READ_SEL 372信號保持邏輯高，且MEM_READ_EN 374信號保持邏輯高。如圖中所展示，前一時序間隔7之結束亦發生於此時，如將描述，其對應於將在前一時序間隔3(b)期間保存之LCG信號資料自SRAM1 118讀取至數位處理器106。
在時序間隔3(a)內，將LCG資料寫入至SRAM1 118中且SRAM_READ_SEL 372信號自邏輯高轉變至邏輯低。COUNTER_EN 364信號保持邏輯低，SRAM_WRITE_SEL 368信號保持邏輯高，MEM_WRITE_EN 370信號自邏輯低轉變至邏輯高，SRAM_READ_SEL 372信號自邏輯高轉變至邏輯低，且MEM_READ_EN 374信號保持邏輯低。
在時序間隔2(a)內發生圖3A中所描述之H_SHR時序間隔，在該時間期間，在HCG模式中取樣及保持黑色或重設值。在此時序間隔2(a)內，COUNTER_EN 364自邏輯低轉變至邏輯高，INIT_SEL 366信號保持邏輯高，SRAM_WRITE_SEL 368信號自邏輯高轉變至邏輯低，MEM_WRITE_EN 370保持邏輯低，SRAM_READ_SEL 372信號保持邏輯低，且MEM_READ_EN 374信號保持邏輯低。
在時序間隔2(b)內發生圖3A中所描述之H_SHS時序間隔，在該時間期間，在HCG模式中取樣及保持信號值。在此時序間隔2(b)內，COUNTER_EN 364自邏輯低轉變至邏輯高，INIT_SEL 366信號保持邏輯高，SRAM_WRITE_SEL 368信號保持邏輯低，MEM_WRITE_EN 370保持邏輯低，SRAM_READ_SEL 372信號保持邏輯低，且MEM_READ_EN 374信號保持邏輯低。
在時序間隔4內，將HCG資料寫入至SRAM2 120中。在此時序間隔4內，COUNTER_EN 364保持邏輯低，INIT_SEL 366信號保持邏輯高，SRAM_WRITE_SEL 368信號保持邏輯低，MEM_WRITE_EN 370自邏輯低轉變至邏輯高，SRAM_READ_SEL 372信號保持邏輯低，且MEM_READ_EN 374信號保持邏輯低。
在時序間隔5內，將初始LCG資料自SRAM1 118載入至遞增/遞減計數器114。在此時序間隔5內，COUNTER_EN 364保持邏輯低，INIT_SEL 366信號自邏輯高轉變至邏輯低，SRAM_WRITE_SEL 368信號保持邏輯低，MEM_WRITE_EN 370保持邏輯低，SRAM_READ_SEL 372信號保持邏輯低，且MEM_READ_EN 374信號自邏輯低轉變至邏輯高。
在時序間隔6內，將在時間間隔4期間保存之HCG信號資料自SRAM2 120讀取至數位處理器106。在此時序間隔6期間，COUNTER_EN 364自邏輯低轉變至邏輯高且接著返回至邏輯低，INIT_SEL 366信號自邏輯低轉變至邏輯高，SRAM_WRITE_SEL 368信號自邏輯低轉變至邏輯高，MEM_WRITE_EN 370自邏輯低轉變至邏輯高且接著返回至邏輯低，SRAM_READ_SEL 372保持邏輯低，且MEM_READ_EN 374信號自邏輯低轉變至邏輯高。
在時序間隔1(b)內發生圖3A中所描述之L_SHS時序間隔，在該時間期間，在LCG模式中取樣及保持信號值。在此時序間隔1(b)內，COUNTER_EN 364自邏輯低轉變至邏輯高，INIT_SEL 366信號保持邏輯高，SRAM_WRITE_SEL 368信號自邏輯低轉變至邏輯高，MEM_WRITE_EN 370保持邏輯低，SRAM_READ_SEL 372信號保持邏輯低，且MEM_READ_EN 374信號保持邏輯高。
在時序間隔3(b)內，將LCG資料寫入至SRAM1 118中。在此時序間隔3(b)期間，COUNTER_EN 364信號保持邏輯低，INIT_SEL 366信號保持邏輯高，SRAM_WRITE_SEL 368信號保持邏輯高，MEM_WRITE_EN信號自邏輯低轉變至邏輯高，SRAM_READ_SEL 372信號保持邏輯低，且MEM_READ_EN 374信號保持邏輯高。
在時序間隔7內，將在時序間隔3(b)期間保存於SRAM1 118中之LCG資料自SRAM1 118讀取至數位處理器106。在此時序間隔7內，COUNTER_EN 364信號保持邏輯低，INIT_SEL 366信號保持邏輯高，SRAM_WRITE_SEL 368信號保持邏輯高，MEM_WRITE_EN 370信號保持邏輯低，SRAM_READ_SEL 372信號保持邏輯高，且MEM_READ_EN 374信號保持邏輯高。
本發明所繪示之實例之以上描述(其包含[摘要]中所描述之內容)不意欲為詳盡的或將本發明限制為所揭示之精確形式。雖然本文出於繪示目的而描述本發明之特定實例，但熟習相關技術者應認識到，各種修改可在本發明之範疇內。
可鑑於以上詳細描述來對本發明作出此等修改。以下發明申請專利範圍中所使用之術語不應被解釋為將本發明限制於本說明書中所揭示之特定實例。確切而言，本發明之範疇將完全由根據請求項解譯之公認原則來解釋之以下發明申請專利範圍判定。
100‧‧‧雙重轉化增益(DCG)高動態範圍(HDR)成像系統 102‧‧‧DCG像素陣列 104‧‧‧控制電路 106‧‧‧數位處理器 108‧‧‧DCG像素 110‧‧‧斜波產生器 112‧‧‧比較器 114‧‧‧計數器 116‧‧‧第一多工器 118‧‧‧第一記憶體電路SRAM1 120‧‧‧第二記憶體電路SRAM2 122‧‧‧第二多工器 124‧‧‧資料傳輸器電路 126‧‧‧初始選擇信號INIT_SEL 128‧‧‧INITIAL_VALUE 130‧‧‧記憶體寫入選擇信號SRAM_WRITE_SEL 132‧‧‧記憶體讀取選擇信號SRAM_READ_SEL 150‧‧‧行位元線 176‧‧‧讀出電路 208‧‧‧DCG像素 234‧‧‧光電二極體PD 236‧‧‧轉移電晶體Tr1 238‧‧‧第一浮動擴散部FD1 240‧‧‧放大器電晶體Tr3 242‧‧‧DCG電晶體Tr5 244‧‧‧DCG電容器C 246‧‧‧重設電晶體Tr2 248‧‧‧列選擇電晶體Tr4 250‧‧‧行位元線 252‧‧‧重設信號RST 254‧‧‧ROW SELECT信號 256‧‧‧DCG信號 258‧‧‧轉移TX信號 260‧‧‧第二浮動擴散部FD2 362A‧‧‧簡化時序圖 362B‧‧‧時序圖 364‧‧‧COUNTER_EN 366‧‧‧INIT_SEL 368‧‧‧SRAM_WRITE_SEL 370‧‧‧MEM_WRITE_EN 372‧‧‧SRAM_READ_SEL 374‧‧‧MEM_READ_EN
參考下圖來描述本發明之非限制及非詳盡實施例，其中除非另有說明，否則相同元件符號係指所有各種視之相同部件。
圖1繪示根據本發明之一實施例之一雙重轉化增益高動態範圍成像系統之一實例。
圖2係根據本發明之一實施例之一雙重轉化增益像素之一實例性示意圖。
圖3A係根據本發明之一實施例之讀取一成像系統之一雙重轉化增益像素陣列之一簡化時序圖。
圖3B係根據本發明之一實施例之具有讀取一雙重轉化增益像素陣列之增加細節之一時序圖，該雙重轉化增益像素陣列具有含實例性記憶體儲存結構之實例性讀出電路。
對應參考元件符號指示諸圖之所有若干視圖中之對應組件。熟習此項技術者應瞭解，圖中之元件係為了簡單及清楚而繪示且未必按比例繪製。舉例而言，圖中一些元件之尺寸可相對於其他元件放大以有助於本發明之各種實施例之理解。此外，通常不描繪在一商業可行實施例中有用或必要之常見但好理解之元件以促進本發明之此等各種實施例之無障礙觀看。
100‧‧‧雙重轉化增益(DCG)高動態範圍(HDR)成像系統
102‧‧‧DCG像素陣列
104‧‧‧控制電路
106‧‧‧數位處理器
108‧‧‧DCG像素
110‧‧‧斜波產生器
112‧‧‧比較器
114‧‧‧計數器
116‧‧‧第一多工器
118‧‧‧第一記憶體電路SRAM1
120‧‧‧第二記憶體電路SRAM2
122‧‧‧第二多工器
124‧‧‧資料傳輸器電路
126‧‧‧初始選擇信號INIT_SEL
128‧‧‧INITIAL_VALUE
130‧‧‧記憶體寫入選擇信號SRAM_WRITE_SEL
132‧‧‧記憶體讀取選擇信號SRAM_READ_SEL
150‧‧‧行位元線
176‧‧‧讀出電路

Claims (17)

  1. 一種結合一雙重轉化增益(dual conversion gain；DCG)像素陣列使用之讀出電路，該DCG像素陣列包含經配置成複數個列及複數個行之複數個DCG像素，該讀出電路包括：一比較器，其經耦合以自一斜波(ramp)產生器接收一斜波信號及自該複數個DCG像素之一者接收一輸出信號，其中該輸出信號係一低轉化增益(LCG)信號或一高轉化增益(HCG)信號之一者；一計數器，其經耦合以接收該比較器之一輸出；一第一記憶體電路及一第二記憶體電路，其等經耦合以接收該計數器之一輸出，其中該計數器經耦合以回應於一記憶體寫入選擇信號而一次僅寫入至該第一記憶體電路及第二記憶體電路之一者；一第一多工器，其經耦合以接收一初始值及來自該第一記憶體電路之一初始記憶體值，其中該計數器經耦合以回應於一初始選擇信號而自該第一多工器之一輸出載入該初始值或該初始記憶體值；一第二多工器，其經耦合以回應於一記憶體讀取選擇信號而自該第一記憶體電路讀取一LCG記憶體值，或自該第二記憶體電路讀取一HCG記憶體值；及一資料傳輸器電路，其經耦合至該第二多工器之一輸出，以將該像素陣列之像素資料傳輸至一數位處理器。
  2. 如請求項1之讀出電路，其中該比較器之一第二輸入經耦合以自該DCG像素陣列之複數個行位元線輸出之一者接收該輸出信號，其中各行 位元線輸出經耦合至該DCG像素陣列之該複數個列。
  3. 如請求項2之讀出電路，其中該讀出電路係複數個讀出電路中之一者，使得各讀出電路係耦合至該DCG像素陣列之該複數個行位元線輸出之一各自者。
  4. 如請求項2之讀出電路，其中該計數器係經耦合以接收該比較器之該輸出之一單一計數器。
  5. 如請求項2之讀出電路，其中該資料傳輸器電路係經耦合以接收該HCG記憶體值或該LCG記憶體值之一單一資料傳輸器電路。
  6. 如請求項1之讀出電路，其中該計數器係一遞增/遞減計數器。
  7. 如請求項1之讀出電路，其中該第一記憶體電路及該第二記憶體電路係靜態隨機存取記憶體(SRAM)。
  8. 如請求項1之讀出電路，其中各DCG像素包括：一光電二極體，其經耦合以回應於入射光而光生影像電荷；一第一浮動擴散部，其經耦合以儲存在該光電二極體中光生之該影像電荷；一轉移電晶體，其經耦合以回應於一轉移信號而將該影像電荷自該光電二極體轉移至該第一浮動擴散部； 一放大器電晶體，其經耦合至該第一浮動擴散部，以放大經儲存於該第一浮動擴散部中之該影像電荷，以產生該輸出信號；一列選擇電晶體，其經耦合至該放大器電晶體以回應於一列選擇信號而輸出該輸出信號；一DCG電晶體，其經耦合至該第一浮動擴散部以回應於一DCG信號而將一DCG電容器耦合至該第一浮動擴散部；及一重設電晶體，其經耦合至一電壓以回應於一重設信號而重設該第一浮動擴散部。
  9. 如請求項8之讀出電路，其中各DCG像素進一步包括經耦合至該DCG電容器之一第二浮動擴散部。
  10. 一種影像感測系統，其包括：一像素陣列，其包含經配置成複數個列及複數個行之複數個雙重轉化增益(DCG)像素；控制電路，其經耦合至該像素陣列以控制該像素陣列之操作；複數個讀出電路，其等經耦合至該像素陣列以自該像素陣列讀出像素資料，其中該像素資料包含低轉化增益(LCG)像素資料及高轉化增益(HCG)資料，其中各讀出電路包含：一斜波產生器，其經耦合以輸出一斜波信號；一比較器，其中該比較器之一第一輸入經耦合以自該斜波產生器接收該斜波信號，其中該比較器之一第二輸入經耦合至該像素陣列之複數個行位元線輸出之一各自者，以自該複數個DCG像素中之一 者接收一輸出信號，其中該輸出信號係一LCG信號或一HCG信號之一者；一計數器，其經耦合以接收該比較器之一輸出；一第一記憶體電路及一第二記憶體電路，其等經耦合以接收該計數器之一輸出，其中該計數器經耦合以回應於一記憶體寫入選擇信號而一次僅寫入至該第一記憶體電路及該第二記憶體電路中之一者；一第一多工器，其中該第一多工器之一第一輸入經耦合以接收一初始值，其中該第一多工器之一第二輸入經耦合以自該第一記憶體電路接收一初始記憶體值，其中該計數器經耦合以回應於一初始選擇信號而自該第一多工器之一輸出載入該初始值或該初始記憶體值；一第二多工器，其中該第二多工器之一第一輸入經耦合至該第一記憶體電路，其中該第二多工器之一第二輸入經耦合至該第二記憶體電路，其中該第二多工器經耦合以回應於一記憶體讀取選擇信號而自該第二多工器之一輸出載入來自該第一記憶體電路之一LCG記憶體值或來自該第二記憶體電路之一HCG記憶體值；及一資料傳輸器電路，其經耦合至該第二多工器之該輸出以傳輸該像素陣列之像素資料；及一數位處理器，其經耦合至該等讀出電路以自該像素陣列接收該像素資料。
  11. 如請求項10之影像感測系統，其中各行位元線輸出經耦合至該DCG 像素陣列之該複數個列。
  12. 如請求項10之影像感測系統，其中該計數器係經耦合以接收該比較器之該輸出之一單一計數器。
  13. 如請求項10之影像感測系統，其中該資料傳輸器電路係經耦合以接收該HCG記憶體值或該LCG記憶體值之一單一資料傳輸器電路。
  14. 如請求項10之影像感測系統，其中該計數器係一遞增/遞減計數器。
  15. 如請求項10之影像感測系統，其中該第一記憶體電路及該第二記憶體電路係靜態隨機存取記憶體(SRAM)。
  16. 如請求項10之影像感測系統，其中各DCG像素電路包括：一光電二極體，其經耦合以回應於入射光而光生影像電荷；一第一浮動擴散部，其經耦合以儲存在該光電二極體中光生之該影像電荷；一轉移電晶體，其經耦合以回應於一轉移信號而將該影像電荷自該光電二極體轉移至該第一浮動擴散部；一放大器電晶體，其經耦合至該第一浮動擴散部，以放大經儲存於該第一浮動擴散部中之該影像電荷，以產生該輸出信號；一列選擇電晶體，其經耦合至該放大器電晶體以回應於一列選擇信號而輸出該輸出信號； 一DCG電晶體，其經耦合至該第一浮動擴散部以回應於一DCG信號而將一DCG電容器耦合至該第一浮動擴散部；及一重設電晶體，其經耦合至一電壓以回應於一重設信號而重設該第一浮動擴散部。
  17. 如請求項16之影像感測系統，其中各DCG像素進一步包括經耦合至該DCG電容器之一第二浮動擴散部。
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