JP6707662B2 - 拡張ダイナミックレンジを有する画像センサ - Google Patents

Description

本発明は、概して、ナノ結晶又は他の光感受性材料などの光感受性材料を含む、光学及び電子デバイス、システム、及び方法、並びに当該デバイス及びシステムを製造及び使用する方法に関する。

（関連出願の相互参照）
本発明は、その全体が参照により組み込まれる、２０１６年１月１５日出願の「ＩＭＡＧＥ ＳＥＮＳＯＲＳ ＨＡＶＩＮＧ ＥＸＴＥＮＤＥＤ ＤＹＮＡＭＩＣ ＲＡＮＧＥ」と題する米国特許出願第６２／２７９，６１８号に対する優先権の利益を主張するものである。

本明細書で言及する各特許、特許出願、及び／又は公報は、個々の特許、特許出願、及び／又は公報が、参照により組み込まれるべく具体的かつ個別に示した場合と同程度に、全体として参照により組み込まれる。

典型的なスリートランジスタ（３Ｔ：three transistor）画素回路の主な欠点は、高い熱（例えばｋＴＣ）ノイズであり、ダイナミックレンジを及び低光性能を低下させる。３Ｔ画素ｋＴＣノイズは、画素変換利得に依存する。残念なことに、高変換利得の結果、高光において、ダイナミックレンジが低くなると共に、信号対ノイズ比（ＳＮＲ：signal-to-noise ratio）が低くなる。従来技術における考察は、電圧依存コンデンサ構成要素を内蔵する検出ノードの帰還増幅器及びパラメトリックリセットを用いてｋＴＣノイズを低減する提案を含んでいた。帰還増幅器によるアプローチは、更に多くの電力を必要とする。リセット電圧の低速ランピングにより、速度が制限される。電圧依存コンデンサを備えるパラメトリックリセットは、現在のところ、実際には実装されていない。更に、当業者は、このアプローチの実現可能性についての懸念を示してきた。更に、提案されたデュアル変換利得画素は、シーン間ダイナミックレンジのみを改善することができる。加えて、フォートランジスタ（４Ｔ：ｆｏｕｒ ｔｒａｎｓｉｓｔｏｒ）画素ダイナミックレンジ拡張に関する提案されたオーバーフロー原理は、複数の読み出し経路及びオフチップ処理を必要とする。

従来技術のスリートランジスタ（３Ｔ）画素回路の模式図である。 様々な実施形態による、オーバーフロー画素及び列回路図を示している。 ソフトリセットのための画素電位図の様々な実施形態を示す図である。 ソフトリセットのための画素電位図の様々な実施形態を示す図である。 ソフトリセットのための画素電位図の様々な実施形態を示す図である。 低光における集積についての画素電位図の実施形態を示す図である。 高光における集積についての画素電位図の実施形態を示す図である。 読み出し段階に関する実施形態のタイミング図である。 一実施形態よる列メモリ書き込みに関するタイミング図である。 様々な実施形態によるリセットの回数の関数として、様々なノイズレベルの強度に関するグラフである。 様々な実施形態による代替的な画素回路を示す図である。 図９の代替的な画素回路と共に使用できるタイミング図の一例を示す図である。 一実施形態による列メモリ書き込みに関するタイミング図である。

従来技術の提案技術と対照的に、開示される主題の発明は、以下により詳細に説明するように、低光における高変換利得を使用することによって、ｋＴＣノイズの低減を可能にする。更に、開示される主題により、オーバーフローの概念を用いて、シーン内ダイナミックレンジを拡張することが可能になる。本明細書の様々な実施形態により規定されるアプローチは、単純で効果的である。より多くの空間及びより多くの電力を必要とする、追加の帰還増幅器は必要でない。開示される主題は、様々な実施形態において、低光状況について、より高ダイナミックレンジを達成し、高変換利得を維持するために、オーバーフロー容量を追加することを開示する。これはデュアル変換利得画素である。低光においてｋＴＣノイズがより低い場合、変換利得は高くなる。高光においてダイナミックレンジが拡張し、ＳＮＲが増大する場合、変換利得は低くなる。提案された画素の動作は、線形応答の維持を可能にする、電荷保存則に基づく。変換利得比を複数倍、例えば、２倍にすると、列メモリにおけるデータシフトによって、利得の自動的な調整が可能になる。様々な実施形態では、複数回のリセットをサンプリングすることによって、ｋＴＣノイズが低減される。

変換利得を３５０μＶ／ｅまで高めた結果、９−ｅ ｋＴＣノイズがもたらされる。２重サンプリングは、２倍の平方根だけノイズを増大させる。同時ソフトリセットは、同量だけノイズを減少させる。３Ｔ画素信号読み出し後に、リセット読み出しが行われる。テンポラルノイズを更に低減するために、複数回の画素リセットを使用することができる。各リセットの後に、変換が行われる。平均化動作は、ｎ個のサンプルの平方根によってテンポラルノイズを低減する。以前のリセットによりもたらされたリセットノイズは、ずっと影響を受けないままである。

図８は、ｎ回のリセットを用いたノイズ低減の例を示している。この例では、ｎ＝４において最も多くのノイズ低減が生じる。関連する回路図の実施形態が図９に示されている。列回路は、相関２重サンプリング（ＣＤＳ：correlated double-sampling）回路、シングルスロープアナログデジタル変換器（ＡＤＣ：analog-to-digital converter）、及び列メモリ（５）で構成される。ＡＤＣは、比較器（１）及びカウンタ（２）で構成される。第１の読み出し段階において、列ＣＤＳコンデンサＣ１に画素信号がクランプされる。図１０には、例示的な関連するタイミング図が示されている。図９及び図１０を同時に参照すると、画素リセットの後にＡＤＣ変換が行われる。第２の変換及びその後の変換は、必ずしも、行時間への影響を最小限に抑えることができるフルスケール変換を意図するものではない。一実施形態では、実際には、低光においてのみ、低い読み出されたテンポラルノイズが必要である。高光状況では、光子ノイズがいずれにしても優勢である。したがって、図９のカウンタ（２）は、何らかの任意の（例えば、所定の）閾値のよりも低い信号のみを加算する。信号が閾値よりも高い場合には、ＳＴＯＰ信号がＣｌｋを切断し、カウンタ（２）を停止する。同じＳＴＯＰ信号が、図９のＭＵＸ（３）を制御する。ＳＴＯＰ信号が高い場合には、カウンタデータは、実質的に遅延なく又は最小限の遅延で、列メモリ（５）へと進む。そうでない場合には、データは、２クロックサイクルだけ遅延することになる。この例は、変換が４回行われる場合の４除算に関するものである。したがって、この例では、低い信号についてのみ平均化が実行される。図１１は、４除算のタイミング図を示している。図９の列メモリ（５）にＡＤＣデータを書き込んだ後、図１０のＣＲＳＴ信号が、カウンタ（２）をリセットする。

図１には、簡略化した従来技術の回路図が示されている。この回路の主な欠点は、検出ノードのリセット電荷の変動又は浮遊拡散（ＦＤｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ：ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）に関連する、高いｋＴＣノイズである。残念なことに、ＦＤ容量の低減の結果、画素のダイナミックレンジの低下がもたらされる。

このずれを解消するために、図２に示すように、オーバーフロー（ＯＦ：overflow）コンデンサＣ_OFが追加される。また、提案される画素は、ＯＦコンデンサをＦＤに結合するトランジスタＭ４を含む。画素変換利得（ＣＧ：conversion gain）は、以下によって得られ、
ＣＧ＝ｑ／Ｃ_FD
式中、ｑは、電気素量であり、Ｃ_FDは、ＦＤノード容量の合計である。

一実施形態において、図２の回路は次のように動作する。画素リセットの間、Ｍ４トランジスタはオンである。画素リセットは、ソフトリセット又はハードリセットとすることができる。図３Ａ〜図３Ｃには、ソフトリセットシーケンスが示されている。ソフトリセットはｋＴＣノイズを約３ｄＢだけ低減するが、ラグ及び低光信号損失を回避するために、フラッシュ動作を使用する。次のステップは、ゲート電圧を低レベルに設定することによって、Ｍ４のＯＦＧゲートの下の電位障壁を上昇させることである。Ｍ１のＲＥＳＥＴゲートの下に障壁を構築すると、リセット動作が完了する。次に、ＦＤノードは、フォト電荷の収集を開始する。図４に示すような低光状態では、フォト電荷はＯＦＤノードに進まない。図５に示すような高光状況時のみ、フォト電荷がＯＦＤノードへとオーバーフローし始める。読み出し段階は、図６に示すように、ＲＳ信号を高レベルに設定することによって、特定の行の画素を選択することから開始する。次に、図２に示した列読み出し回路は、ＦＤ信号を感知することができる。

図２の例示的な列読み出し回路は、ＣＤＳコンデンサＣ１、ＣＤＳクランプスイッチＣＤＳ１及びＣＤＳ２、シングルスロープＡＤＣ、並びに列メモリ（６）で構成される。シングルスロープＡＤＣは、比較器（１）及びＬＡＴＣＨ（２）で構成される。読み出しサイクルの初めに、ＡＤＣの比較器（１）は、ＦＤ信号を所定の閾値レベルと比較する。これは、比較器（１）の負入力に所与の振幅のパルスを印加することによって実装される。比較器（１）がフリップしない場合には、ＣＯＮＴＲ論理ブロック（３）が、ＯＦＤノードに接続していない時にＣ１をＦＤ信号に荷電するＣＤＳ１クランプをアクティブにする。比較器（１）がフリップする場合には、ＯＦＧスイッチ（Ｍ４）をオンした後に、ＣＤＳ２クランプをアクティブにする。この場合、列回路は、ＯＦＤノードとＦＤノードとの共有電荷を感知する。これに対応して、コンデンサＣ１は、その信号に荷電される。次に、Ｃ１に記憶された信号とリセットとの差を比較器（１）の正入力に印加する。読み出しサイクルは、Ａ／Ｄ変換を継続する。カウンタ信号（ＣＮＴ＜ｎ：０＞）は、比較器（１）がフリップする時にラッチされる。このラッチされたデータは、変換後、列メモリ（６）に連続して書き込まれる。ＣＯＮＴＲ論理ブロック（３）は、ＬＡＴＣＨ（２）の出力時に、ＭＵＸ（４）を制御する。高変換利得の場合には、遅延線（５）を介してデータが送信される。例えば、図７に示すように、４除算については２つのクロック遅延が使用される。

様々な実施形態では、図２の回路は、フォト生成電荷の電圧を変換するために、例えば約０．５ｆＦとして選択される小容量Ｃ、又は、容量Ｃと３Ｃとの合計、例えば約２ｆＦを使用することによって、画素のダイナミックレンジ拡張を可能にし得る。

諸実施形態では、コンデンサＣ１は、フォト電荷がコンデンサＣ上にのみ集積される時間ｔ１（図６参照）に、ノードＰＩＸＯＵＴ（図２参照）の電圧をサンプリングしても、あるいは、フォト生成電荷がコンデンサＣ＋３Ｃに集積される時間ｔ２に、ノードＲＢ１の電圧をサンプリングし、保持してもよい。

諸実施形態では、時間ｔ１（図６）にサンプリングされ保持される電圧Ｖ１、及び時間ｔ２（図６）に保持される電圧は、２^n-1によりスケーリングされ、ｎは整数である。この場合、利得は、２ⁿによりスケーリングされる。

諸実施形態では、オーバーフロー制御ゲートＯＦＧ電圧（図２）を高電圧又は低電圧に静的に設定することができる。ＯＦＧゲート電圧が高い、例えば約３Ｖである場合、画素は、変換利得がＦＤダイナミックレンジＶｆｄ，ｍａｘ×ｑ／（ｃ＋３Ｃ）と等しく、フルウェルが（ｃ＋３Ｃ）と等しい、例えば、２ｆＦ／１Ｖ＝１２，５００エレクトロンの画素として挙動する。ＯＦＧゲート電圧が高い、例えば約０Ｖである場合、画素は、変換利得がｑ／Ｃと等しく、フルウェルがＣ^*Ｖｆｄ，ｍａｘである、例えば、０５ｆＦ／１Ｖ＝３１２５エレクトロンである画素として挙動する。

ＯＦＧゲート設定が高いフレームは、周知の「フレームスイッチング」型のダイナミックレンジ拡大を得るためにＯＦＧゲートが低く設定されたフレームと交互配置されている。

代替的には、ＯＦＧゲート電圧は、図６に示すように、各ラインの間、低電圧と高電圧とを切り替えることができる。「ＯＦＧゲートが低い」段階の間、ＰＩＸＯＵＴの電圧（図２）は、固定基準Ｖｒｅｆ（図６）と比較され、比較結果に応じて、論理コントローラＣＯＮＴＲ（図２）は、ＯＶゲートが低い時又はＯＦＧゲートが高い時のいずれかに、コンデンサＣ１上でノードＰＩＸＯＵＴにおける電圧をサンプリングする。このようにすると、コンデンサＣ１上でサンプリングされた電圧は、Ｎｅ／Ｃ又はＮｅ／２＾（ｎ−１）^*Ｃと等しく、ＮｅはノードＦＤ上の画素で収集される数又はフォト電荷である。

Ｖｒｅｆについて選択された電圧は、いつ低ダイナミックレンジ低ノイズ（モード１）で画素が使用されるか、又はいつ高ダイナミックレンジ高ノイズ（モード２）で画素が使用されるかを決定する。この電圧は、プロセス変動に起因して、列毎に及び画素毎に変化することがあり、それにより、同じ又は同様の照明レベルのいくつかの画素がモード１になり、その他はモード２になる。これは、共通の高ダイナミックレンジ（ＨＤＲ：high dynamic range）効果であり、「ステッチング」問題として知られている。ＨＤＲ画像からこの問題をなくす又は低減するために、既知の技術では独立して知られている高度なアルゴリズムが存在する。

更に、任意の値の不一致は、最終ＨＤＲ画像における画素フォト感度不均一性（ＰＲＮＵ：photo response non-uniformity）として示すことができるので、画素アレイに沿ってコンデンサＣと３Ｃと比率を密に制御することができる。

様々な実施形態では、拡張ダイナミックレンジを有する電子画像センサなどの電子デバイスは、画素回路と列読み出し回路とを備える。列読み出し回路は、相関２重サンプリング（ＣＤＳ）コンデンサ、１つ以上のＣＤＳクランプスイッチ、シングルスロープアナログデジタル変換器（ＡＤＣ）回路、及び列メモリを含む。

様々な実施形態では、シングルスロープＡＤＣは、比較器及びラッチを含む。

様々な実施形態では、画素回路は、スリートランジスタ（３Ｔ）画素回路を備え、更に、オーバーフローゲートを備える。

様々な実施形態では、電子デバイスは、信号がオーバーフローゲートを備える３Ｔ画素回路の所定の閾値よりも低い時間周期の間にのみ、画素を複数回リセットするように構成された自動回路を更に備える。

様々な実施形態では、電子デバイスは、オーバーフローゲートを有する３Ｔ画素回路のための自動利得制御システムを更に備える。

様々な実施形態では、画素回路は、変換利得を増大させるように構成された追加のゲートを有するスリートランジスタ（３Ｔ）画素回路を備える。

様々な実施形態では、画素回路は、ダイナミックレンジを拡張するように構成された追加のゲート有するスリートランジスタ（３Ｔ）画素回路を備える。

様々な実施形態では、画素回路は、２つの異なる動的制御可能な変換利得を可能にするように構成された追加のゲートを有するスリートランジスタ（３Ｔ）画素回路を備える。

様々な実施形態では、画素回路は、高から低に順次切り替え可能に構成された２つの異なる変換利得を可能にするように構成された追加のゲートを有するスリートランジスタ（３Ｔ）画素回路を備える。

様々な実施形態では、画素回路は、同じ露出における高い変換利得及び低い変換利得での２回の順次読み出しを可能にするように構成された追加のゲートを有するスリートランジスタ（３Ｔ）画素回路を備える。

様々な実施形態では、方法は、画素を複数回リセットすることによって、電子回路における画素読み出しノイズを低下させることを含む。

様々な実施形態では、方法は、信号が所定の閾値よりも低い時間周期の間にのみ、自動的に、画素を複数回リセットすることを更に含む。

様々な実施形態では、電子デバイスは、例えば、追加のオーバーフローゲートを備える３Ｔ画素回路を備える。

様々な実施形態では、電子デバイスは、例えば、変換利得を増大させるために使用される追加のゲートを備える３Ｔ画素回路を備える。

様々な実施形態では、電子デバイスは、例えば、ダイナミックレンジを拡張するために使用される追加のゲートを備える３Ｔ画素回路を備える。

様々な実施形態では、電子デバイスは、例えば、２つの異なる動的制御可能な変換利得を可能にする追加のゲートを備える３Ｔ画素回路を備える。

様々な実施形態では、電子デバイスは、例えば、高から低に順次切り替えることができる２つの異なる変換利得を可能にする追加のゲートを備える３Ｔ画素回路を備える。

様々な実施形態では、電子デバイスは、同じ露出における高い変換利得及び低い変換利得での２回の順次読み出しを可能にする追加のゲートを有する３Ｔ画素回路を備える。

様々な実施形態では、電子デバイスは、例えば、オーバーフローゲートを備える３Ｔ画素回路のための自動利得制御システムを備える。

様々な実施形態では、方法は、例えば、画素を複数回リセットすることによって、画素読み出しノイズ画素を低下させることを含む。

様々な実施形態では、自動方法は、例えば、信号が特定の（例えば、所定の）閾値よりも低い時にのみ、画素を複数回リセットすることを含む。

様々な実施形態では、自動方法は、例えば、オーバーフローゲートを備える３Ｔ画素についての特定の（例えば、所定の）閾値よりも信号が低い時にのみ、画素を複数回リセットすることを含む。

文脈上明白に他の意味に解すべき場合を除き、明細書及び特許請求の範囲全体にわたって、単語「備える（comprise、comprising、など）」は、排他的又は網羅的な意味に対立するものとして、包括的な意味で、すなわち、「限定的ではないが、含む（including,but not limited to）」の意味で解釈すべきである。また、単数を使用する単語は複数を含み、あるいは、複数を使用する単語は単数を含む。加えて、単語「ここで（herein）「、「以下に（hereunder）」、「上記（above）、「下記（below）」、及び同様の単語は、本出願で使用する場合、本出願を全体として指し、本出願の任意の特定の部分を指すものではない。単語「又は（or）」が２つ以上の項目のリストを参照して使用される場合、当該単語は、単語の次の解釈：リストの項目のうちのいずれか、リストの項目の全て、及びリストの項目の任意の組み合わせ、の全てを網羅する。

諸実施形態に関する上記の説明は、網羅的であることを意図するものでも、あるいは開示した正確な形態に本システム及び方法を限定することを意図するものではない。諸実施形態の具体的な実施形態及びその例について、例示的な目的で本明細書に説明したが、当業者には認識されるように、本システム及び方法の範囲内で、様々な等価な修正形態が可能である。本明細書に提供される諸実施形態の教示は、上記に説明したシステム及び方法だけでなく、他のシステム及び方法に適用することができる。

上記に説明した様々な実施形態の要素及び作用を組み合わせて、更なる実施形態を提供することができる。本明細書で提供した詳細な説明に照らして、諸実施形態にこれら及び他の変更を行うことができる。

Claims (9)

1. 電子デバイスであって、
   オーバーフローゲートを備える画素回路と、
   画素で検出された信号が、前記オーバーフローゲートを備える前記画素回路の所定の閾値よりも低い時間周期の間にのみ、画素を複数回リセットし、前記信号が前記所定の閾値よりも高い時に前記画素をリセットするのを停止するように構成された自動回路と、
   列読み出し回路であって、前記列読み出し回路が、相関２重サンプリング（ＣＤＳ）コンデンサ、１つ以上のＣＤＳクランプスイッチ、シングルスロープアナログデジタル変換器（ＡＤＣ）回路、及び列メモリを含む、列読み出し回路と、
   を備える、電子デバイス。
2. 前記シングルスロープＡＤＣは、比較器及びラッチを含む、請求項１に記載の電子デバイス。
3. 前記画素回路は、スリートランジスタ（３Ｔ）画素回路を含む、請求項１に記載の電子デバイス。
4. 前記オーバーフローゲートを有する前記３Ｔ画素回路のための自動利得制御システムを更に備える、請求項３に記載の電子デバイス。
5. 前記画素回路は、ダイナミックレンジを拡張するように構成された追加のゲート有するスリートランジスタ（３Ｔ）画素回路を含む、請求項１に記載の電子デバイス。
6. 前記画素回路は、２つの異なる動的制御可能な変換利得を可能にするように構成された追加のゲートを有するスリートランジスタ（３Ｔ）画素回路を含む、請求項１に記載の電子デバイス。
7. 前記画素回路は、高から低に順次切り替え可能に構成された２つの異なる変換利得を可能にするように構成された追加のゲートを有するスリートランジスタ（３Ｔ）画素回路を含む、請求項１に記載の電子デバイス。
8. 前記画素回路は、同じ露出における高い変換利得及び低い変換利得での２回の順次読み出しを可能にするように構成された追加のゲートを有するスリートランジスタ（３Ｔ）画素回路を含む、請求項１に記載の電子デバイス。
9. 画素を複数回リセットすることによって、電子回路における画素読み出しノイズを低下させることを含み、
   前記画素で検出された信号が所定の閾値よりも低い時間周期の間にのみ、自動的に、前記画素が複数回リセットされ、前記信号が前記所定の閾値よりも高い時に前記画素のリセットを停止する、方法。

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