JPWO2011096207A1 - 固体撮像装置 - Google Patents
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Abstract
制御部2は、光電変換素子PDに信号電荷を蓄積させる露光期間TEと、露光期間TEで蓄積された信号電荷をFDに転送する転送期間TTとが繰り返されるように画素回路GCを制御する。そして、制御部2は、露光期間TEを前半期間TFと後半期間TBとの2つの期間に分割し、前半期間TFにおいて、転送トランジスタTXのゲートに、負のバイアス電圧を印加し、後半期間TBにおいて、転送トランジスタTXのゲートに、画素回路GCをリニアログ特性で駆動させるための中間電位VMを印加する。
Description
本発明は、CMOS型の固体撮像装置に関するものである。
近年、ダイナミックレンジの拡大を図るために、変曲点を境に低輝度側が線形特性であり、高輝度側が対数特性であるリニアログ特性を有する画素回路から構成される固体撮像装置が知られている。
例えば、特許文献1には、埋め込み型のフォトダイオードと、フォトダイオードに蓄積された信号電荷をフローティングディフュージョンに転送する転送トランジスタとを備え、露光期間中に転送トランジスタを中間電位で駆動することで、フォトダイオードに蓄積された信号電荷を対数的に圧縮し、リニアログ特性を実現する画素回路が開示されている。
特許文献1記載の画素回路は、埋め込み型のフォトダイオードを採用しているため、フォトダイオード表面で発生する暗電流を抑制することができ、画素回路毎の暗電流に起因する信号成分のバラツキを抑制することができる。また、特許文献1の画素回路は、相関二重サンプリングにより、ノイズ成分を除去しているため、フローティングディフュージョンのリセット時に発生するkTCノイズを除去することができる。
しかしながら、特許文献1では、埋込型のフォトダイオードを採用することで、フォトダイオード表面に発生する暗電流の抑制が図られているが、露光期間の全期間において、転送トランジスタに中間電位が印加されている。そのため、特許文献1では、転送トランジスタのゲートの下部に形成されたSi基板とSiO2との界面で発生する暗電流を抑制することが困難である。したがって、画素回路で発生する暗電流を抑制するには更に改善の余地がある。
本発明は、暗電流をより多く抑制することができる固体撮像装置を提供することである。
本発明の一局面による固体撮像装置は、変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるCMOS型の固体撮像装置であって、前記画素回路は、被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、前記制御部は、前記露光期間を複数の期間に分割し、少なくとも1つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
以下、本発明の実施の形態による固体撮像装置について、図面を参照しながら説明する。図1は、本発明の実施の形態による固体撮像装置の全体構成図である。図1に示すように固体撮像装置は、列並列型AD変換方式(カラムAD変換方式)のCMOS(Complementary Metal Oxide Semiconductor)型の固体撮像装置であって、画素アレイ部1、制御部2、カラムADCアレイ部3、PLL5、温度センサ6、ランプジェネレータ7、センスアンプ8、シリアライザ9、クロック端子11、画像処理部12、及び出力端子13を備えている。
本実施の形態では、画像処理部12以外の画素アレイ部1〜出力端子13は、1チップに集積化されており、固体撮像素子を構成している。
画素アレイ部1は、N(Nは2以上の正の整数)行×M(Mは正の整数)列にマトリックス状に配列された複数の画素回路GC(図2参照)により構成されている。なお、図1の例では、画素回路GCは、14行×18列でマトリックス状に配列されている。
図2は、図1に示す画素回路GCの回路図である。図2に示すように画素回路GCは、光電変換素子PD、転送トランジスタTX、リセットトランジスタRST、増幅トランジスタSF、及び行選択トランジスタSLを備える、CMOSの画素回路GCにより構成されている。
光電変換素子PDは、埋込型の光電変換素子により構成され、被写体からの光を受光し、受光した光量に応じた信号電荷を蓄積する。ここで、光電変換素子PDは、カソードが転送トランジスタTXのソースに接続されている。また、光電変換素子PDはアノードに、駆動電圧であるPVSSが入力される。
転送トランジスタTXは、例えばnチャネル型のMOS(Metal Oxide Semiconductor)トランジスタにより構成され、光電変換素子PDにより蓄積された信号電荷をフローティングディフュージョン(以下、「FD」と記述する)に転送する。転送トランジスタTXのゲートは、駆動電圧であるφTXが入力され、φTXによって駆動される。このφTXの電圧を調整することで、転送トランジスタTXのゲートには、オン電圧、中間電位、及びバイアス電圧が印加される。また、転送トランジスタTXのドレインは、FDに接続されている。
FDは、光電変換素子PDから転送された信号電荷を蓄積し、蓄積した信号電荷を、その大きさに応じたレベルを有する電圧信号に変換する。
リセットトランジスタRSTは、例えばnチャネル型のMOSトランジスタにより構成され、ゲートにリセットトランジスタRSTをオン・オフするための信号であるφRSTが入力され、ドレインに駆動電圧であるPVDDが入力され、ソースがFDを介して増幅トランジスタSFのゲートに接続されている。
そして、リセットトランジスタRSTは、垂直走査部21の制御の下、オン・オフし、FDをリセットする。なお、PVDD、PVSSは図略の電圧源から出力され、φRSTは、垂直走査部21から出力される。
増幅トランジスタSFは、例えばnチャネル型のMOSトランジスタにより構成され、ゲートがFDを介して転送トランジスタTX及びリセットトランジスタRSTに接続され、ドレインに駆動電圧であるPVDDが入力され、ソースが行選択トランジスタSLに接続されている。そして、増幅トランジスタSFは、FDから出力される画素信号を増幅して行選択トランジスタSLに出力する。
行選択トランジスタSLは、例えばnチャネル型のMOSトランジスタにより構成され、ゲートに行選択信号であるφVSENが入力され、ドレインが増幅トランジスタSFに接続され、ソースが垂直信号線L1を介して対応する列のカラムADCに接続されている。そして、行選択トランジスタSLは、増幅トランジスタSFにより増幅された画素信号を、垂直信号線L1を介して対応する列のカラムADCに出力する。ここで、φVSENは垂直走査部21から出力される。
図1に戻り、制御部2は、垂直走査部21、タイミングジェネレータ22、及びデジタルアナログコンバータ(以下、「DAC」と記述する。)23を備え、図10に示すように、光電変換素子PDに信号電荷を蓄積させる露光期間TEと、露光期間TEで蓄積された信号電荷をFDに転送する転送期間TTとが繰り返されるように画素回路GCを制御する。
そして、制御部2は、露光期間TEを複数の期間に分割し、少なくとも1つの期間において、転送トランジスタTXのゲートに、画素回路GCをリニアログ特性で駆動させるための中間電位を印加し、露光期間TEの残りの期間において、転送トランジスタTXのゲートに、中間電位よりもゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
本実施の形態では、制御部2は、図10に示すように、1つの露光期間TEを前半期間TFと後半期間TBとの2つの期間に分割し、前半期間TFにおいて、転送トランジスタTXのゲートにバイアス電圧VLを印加し、後半期間TBにおいて、転送トランジスタTXのゲートに中間電位VMを印加している。
そのため、光電変換素子PDは、前半期間TFでリニア特性で信号電荷を蓄積し、後半期間TBでリニアログ特性で信号電荷を蓄積することが可能となり、明るい被写体を露光した場合であっても飽和することなく信号電荷を蓄積することができ、リニアログ特性が維持され、ダイナミックレンジを確保することが可能となる。
ここで、転送トランジスタTXは、nチャネル型のMOSトランジスタにより構成されているため、バイアス電圧VLとしては、中間電位VMよりも低い値の電圧値を採用すればよい。
転送トランジスタTXは、ゲートの開度が増大するにつれて、ゲートの下部の基板層と絶縁層との界面で発生する暗電流が増大する。したがって、前半期間TFにおいて、中間電位VMより低いバイアス電圧VLを転送トランジスタTXに印加することで、転送トランジスタTXのゲートの開度が小さくなり、転送トランジスタTXで発生する暗電流を低下させることができる。その結果、転送トランジスタTXから光電変換素子PDに逆流する暗電流が更に減少され、光電変換素子PDに蓄積される信号電荷に含まれる暗電流を抑制することができる。
したがって、バイアス電圧VLとして0を採用すると、転送トランジスタTXのゲートを完全に閉じることが可能となり、転送トランジスタTXで生じる暗電流をより抑制することが可能となる。
また、バイアス電圧VLとして負の値を採用すると、転送トランジスタTXのゲートの下側に正孔を生じさせることが可能となり、ゲートの下側で発生する電子を正孔と結合させて消滅させ、転送トランジスタTXで生成される暗電流を更に抑制することができる。その結果、転送トランジスタTXから光電変換素子PDに逆流する暗電流が更に減少され、光電変換素子PDに蓄積される信号電荷に含まれる暗電流を更に抑制することが可能となる。
なお、本実施の形態では、制御部2は、図10に示すように、前半期間TFと後半期間TBとがほぼ同じ長さとなるように露光期間TEを2分割している。
ここで、後半期間TBにおいて、φTXを中間電位VMに設定するのは、画素回路GCの光電変換特性をリニアログ特性にするためである。ここで、リニアログ特性は、変曲点を境に低輝度側が線形特性、高輝度側が対数特性となる光電変換特性のことを指す。
すなわち、φTXを中間電位VMに設定することで、光電変換素子PDに蓄積される信号電荷のポテンシャルが中間電位VMになるまでは、光電変換素子PDには信号電荷が光量に対してリニア特性で蓄積される。一方、光電変換素子PDに蓄積される信号電荷のポテンシャルが中間電位VMを超えると、光電変換素子PDは、信号電荷の一部をFDに漏らしつつ蓄積するため、光量に対してログ特性で信号電荷を蓄積する。これにより、画素回路GCに、リニアログ特性を持たせることが可能となる。
なお、中間電位VMの値としては、リニアログ特性を実現するために実験的に得られた予め定められた値を採用すればよい。また、バイアス電圧VLの値としては、暗電流を抑制するうえで好ましい値であって、実験的に得られた予め定められた値を採用すればよい。
図1に戻り、垂直走査部21は、タイミングジェネレータ22から出力される垂直同期信号等の種々の信号に同期して、画素アレイ部1を構成する各行の画素回路GCをサイクリックに選択することで、画素アレイ部1を垂直走査する。また、垂直走査部21は、選択した行の各画素回路GCに、種々の信号を出力することで、各画素回路GCを駆動する。
タイミングジェネレータ22は、PLL5から供給されるクロック信号に従って、垂直同期信号及び水平同期信号等の、固体撮像装置を制御するうえで必要となるタイミング信号を生成し、固体撮像装置の全体制御を司る。また、タイミングジェネレータ22は、タイミング信号の設定値等を記憶するためのレジスタを備えている。なお、レジスタは、図略の通信端子を介して接続される外部の装置と例えばシリアル通信することによって設定値が書き込まれる。ここで、設定値としては、例えば後述する転送トランジスタTX(図2参照)を駆動するためのオン電圧、中間電位、及びバイアス電圧の値を定めるための設定値等が含まれる。
本実施の形態では、画素アレイ部1は、例えばR(赤),G(緑),B(青)等の複数の色成分の画素信号を取得するための複数種類の画素回路GCが、ベイヤー配列等の所定の配列方式に従って、規則的に配列されている。よって、タイミングジェネレータ22は、レジスタに画素回路GCの種類毎の中間電位及びバイアス電圧を規定する設定値を予め記憶しており、画素回路GCの種類に応じた設定値により規定される中間電位及びバイアス電圧によって各画素回路GCが駆動されるように、DAC23及び垂直走査部21を制御する。
具体的には、タイミングジェネレータ22は、画素アレイ部1の各行各列にどの種類の画素回路GCが配列されているかを予め記憶しており、例えば、垂直走査部21がある1行を選択した場合、その行の各列にどの種類の画素回路GCが配列されているかを特定する。そして、タイミングジェネレータ22は、特定した種類に応じた設定値をDAC23に出力してデジタルアナログ変換させる。そして、タイミングジェネレータ22は、特定した種類に応じた中間電位及びバイアス電圧が、垂直走査部21により選択された行の各列の画素回路GCの転送トランジスタTXに出力されるように、垂直走査部21を制御する。
このように、種類に応じた中間電位で各画素回路GCを駆動することで、各画素回路GCを種類に応じた適切なダイナミックレンジで駆動させることができる。また、種類に応じたバイアス電圧で各画素回路GCを駆動することで、各画素回路GCの転送トランジスタTXで発生する暗電流を効果的に抑制することができる。
また、タイミングジェネレータ22は、温度センサ6により検出された温度データに基づいて、各画素回路GCにおける変曲点の変動が抑制されるように各画素回路GCの中間電位を変更する。
ここで、温度センサ6により検出された温度データは、カラムADCアレイ部3でデジタルに変換された後、画像処理部12に出力される。画像処理部12は、デジタルに変換された温度データに従って、画素回路GCの種類毎に定められた中間電位を補正し、補正後の中間電位を規定する設定値を、タイミングジェネレータ22のレジスタに書き込む。ここで、画像処理部12は、例えば、画素回路GCの種類毎に中間電位と温度との関係を示す関数を予め記憶している。そして、画像処理部12は、この関数に従って、温度センサ6により検出された温度に対応する中間電位を決定し、その中間電位で画素回路GCを駆動するための設定値をレジスタに書き込む。
そして、タイミングジェネレータ22は、画像処理部12により書き換えられた設定値に従って、画素回路GCの転送トランジスタTXを駆動する。これにより、ジャンクション温度の変動による各画素回路GCの変曲点の変動が抑制される。
DAC(デジタルアナログコンバータ)23は、タイミングジェネレータ22から出力されるデジタルの信号をアナログの信号に変換して、垂直走査部21に供給する。例えば、DAC23は、タイミングジェネレータ22から出力される中間電位及びバイアス電圧を規定するための設定値を、アナログ信号に変換して中間電位及びバイアス電圧を生成し、垂直走査部21に供給する。
カラムADCアレイ部3は、画素アレイ部1の各列に対応するM個のカラムADCと、温度センサ6から出力されたアナログの温度データをアナログデジタル変換するための1個のカラムADCとを備えている。カラムADCは、画素アレイ部1の各列に対応する垂直信号線L1を介して各列の画素回路GCと接続されている。そして、カラムADCは、垂直走査部21により選択された行の画素回路GCから画素信号を読み出し、相関二重サンプリング処理及びアナログデジタル変換処理を行い、得られたデジタルの映像信号を保持する。
列駆動部4は、例えばシフトレジスタにより構成されている。そして、列駆動部4は、タイミングジェネレータ22から出力される水平同期信号に同期した列選択信号を1水平走査期間においてカラムADCに順次に出力することで、各列のカラムADCをサイクリックに選択する。これにより、カラムADCアレイ部3が水平走査され、各列のカラムADCが保持するデジタルの映像信号がセンスアンプ8に順次に出力される。
PLL5は、クロック端子11を介して外部の装置から供給されるクロック信号を逓倍し、タイミングジェネレータ22に出力する。本実施の形態において、クロック端子11には、例えば、54MHzのクロック信号が供給され、PLL5は、この54MHzのクロック信号を2逓倍して、108MHzのクロック信号をタイミングジェネレータ22に供給する。
温度センサ6は、固体撮像装置内部の温度であるジャンクション温度を検出し、ジャンクション温度に比例するアナログの温度データを、画素回路GCが接続されていないカラムADCに出力する。図1の例では、画素回路GCが接続されていないカラムADCとしては、カラムADCアレイ部3の最右列のカラムADCが採用されている。そして、温度センサ6から出力された温度データは、この最右列のカラムADCに出力され、アナログデジタル変換される。
ランプジェネレータ7は、ランプ信号を生成して、各カラムADCに出力する。センスアンプ8は、カラムADCアレイ部3から水平信号線L2を介して出力されるデジタルの映像信号を増幅し、シリアライザ9に出力する。本実施の形態では、カラムADCは、14ビットのデジタルの映像信号を生成し、各ビットの信号の位相を180度ずらし、位相が180度ずらされた信号と、位相がずらされていない信号とからなる合計28個の信号をセンスアンプ8に出力する。よって、カラムADCアレイ部3とセンスアンプ8とを接続する水平信号線L2は、合計28本となる。そして、センスアンプ8は、28本の水平信号線L2を流れる信号をそれぞれ増幅して、各信号の波形を成形してシリアライザ9に出力する。
シリアライザ9は、例えば、LVDS(Low Voltage differential
singalings)規格に準拠したシリアライザにより構成されている。そして、シリアライザ9は、センスアンプ8から28本の水平信号線L2を介してパラレルで出力される信号を差動増幅して14ビットの信号とする。そして、シリアライザ9は、14ビットの信号をパラレルの信号からシリアルの信号に変換して出力端子13に出力する。出力端子13は、シリアライザ9からの信号を画像処理部12に出力する。
singalings)規格に準拠したシリアライザにより構成されている。そして、シリアライザ9は、センスアンプ8から28本の水平信号線L2を介してパラレルで出力される信号を差動増幅して14ビットの信号とする。そして、シリアライザ9は、14ビットの信号をパラレルの信号からシリアルの信号に変換して出力端子13に出力する。出力端子13は、シリアライザ9からの信号を画像処理部12に出力する。
画像処理部12は、例えば専用のハードウエア回路により構成され、各カラムADCから出力された映像信号に種々の画像処理を施す。本実施の形態では、画像処理部12は、上述したように温度センサ6により検出された温度データに応じて、各画素回路GCの転送トランジスタTXのゲートに付与する中間電位を決定し、変曲点の変動を抑制する処理を行っている。
図3(A)は、画素回路GCのタイミングチャートを示している。図3(A)に示すように画素回路GCは、リセット期間t0、ノイズ読出期間t1、転送期間t2(TT)、信号読出期間t3というように、4つの期間がサイクリックに繰り返され、画素信号を出力する。
具体的には、リセット期間t0は、信号読出期間t3の終了直後からノイズ読出期間t1の開始直前までの期間が該当する。つまり、露光期間TE(TE1,TE2)において、ノイズ読出期間t1及び信号読出期間t3以外のほぼ全期間がリセット期間t0となる。
リセット期間t0においては、φRSTがHiにされてリセットトランジスタRSTがオンされ、φVSENがLoにされて行選択トランジスタSLがオフされ、φTXが中間電位VMに設定されている。
つまり、リセット期間t0においては、リセットトランジスタRSTによってFDがリセットされ、FDのレベルがPVDDとされる。これにより、φTXが中間電位VMに設定されているために光電変換素子PDからFDに漏れ出る信号電荷がFDから排出される。
ノイズ読出期間t1において、φRSTがLoにされ、φVSENがHiにされ、φTXが中間電位VMにされ、リセットトランジスタRSTがオフ、行選択トランジスタSLがオン、転送トランジスタTXが中間電位VMで駆動されている。
これにより、FDのリセットレベルの電圧信号が、増幅トランジスタSF及び行選択トランジスタSLによって読み出され、ノイズ信号として対応する列のカラムADCに出力される。このノイズ信号には、主にFDのリセット時に生じるkTCノイズが含まれ、画素回路GC毎にばらついている。
ここで、ノイズ読出期間t1において、FDのリセットレベルの電圧信号が、リセットトランジスタRSTによりFDがリセットされていない状態で読み出されているため、画素回路GC毎にバラツキを有するFDのリセットレベルの電圧信号をノイズ信号として精度良く出力することができる。
転送期間t2において、φRSTがLo、φVSENがLo、φTXがVHにされ、リセットトランジスタRSTがオフ、行選択トランジスタSLがオフ、転送トランジスタがオンにされている。これにより、転送トランジスタTXのゲートが全開し、露光期間TE1において光電変換素子PDに蓄積された信号電荷がFDに転送される。これにより、FDの電圧が信号電荷に応じて減少する。
転送期間t2が終了すると、φTXがバイアス電圧VLにされ、転送トランジスタTXのゲートが閉じられ、光電変換素子PDによる次のフレームの露光が開始され、露光期間TE2が開始される。
信号読出期間t3において、φRSTがLo、φVSENがHi、φTXがバイアス電圧VLにされ、FDにより信号電荷が電圧信号に変換され、変換された電圧信号が増幅トランジスタSF及び行選択トランジスタSLにより読み出され、ノイズ+映像信号として対応する列のカラムADCに出力される。
なお、後述するカラムADCは、相関二重サンプリングにより、ノイズ読出期間t1で読み出されたノイズ信号と信号読出期間t3で読み出されたノイズ+映像信号との差分をとり、ノイズ+映像信号に含まれるノイズ成分を除去し、映像信号を抽出する。
そして、信号読出期間t3が終了すると、φRSTが再びHiとされ、FDがリセットされ、FDの電圧がPVDDにされ、次のリセット期間t0が開始される。
図3(B)は、図3(A)のタイミングチャートに従って駆動される画素回路GCの光電変換特性を示したグラフである。図3(B)において、縦軸は線形軸であり画素回路GCから出力される映像信号を示し、横軸は対数軸であり光電変換素子PDへの入射光強度を示している。
このグラフから分かるように、変曲点P1を境に低輝度領域がリニア(線形)特性を有し、高輝度領域がログ(対数)特性を有していることが分かる。なお、図3(B)のグラフにおいて、リニア特性がカーブを描いて上昇し、ログ特性がほぼ直線状に上昇しているのは、横軸を対数軸としたからである。
図4は、図1に示す垂直走査部21として比較例の回路を採用した場合の垂直走査部21の回路図を示している。なお、図4は、画素アレイ部1の行数が6行の場合における回路図を示している。具体的には、図4に示す下から1〜6行目の各行の回路群が、図1に示す画素アレイ部1の下から1〜6行目に対応している。
図4に示す垂直走査部21は、画素アレイ部1の各行に対応する6個の出力部OP1〜OP6と、シフトレジスタSR1(第1シフトレジスタの一例)とを備えている。シフトレジスタSR1は、画素アレイ部1の各行を所定のH期間ずつサイクリックに選択し、選択した行に対応する出力部OP1〜OP6に第1選択信号(HiのSEL1a〜SEL1f)を出力する。
出力部OP1〜OP6は、それぞれ、ANDゲートAGと、アナログドライバADとを備えている。なお、各行のANDゲートAGを区別する場合は、1〜6行目に対応するANDゲートAGをそれぞれANDゲートAG1〜AG6と記述する。また、各行のアナログドライバADを区別する場合は、1〜6行目に対応するアナログドライバADをそれぞれアナログドライバAD1〜AD6と記述する。
シフトレジスタSR1は、画素アレイ部1の各行に対応する6個のラッチ部VSRを備える6ビットのシフトレジスタである。なお、各行のラッチ部VSRを区別する場合は、1〜6行目のラッチ部VSRをそれぞれラッチ部VSR1〜VSR6と記述する。
ラッチ部VSR1〜VSR6は、それぞれ、出力端子がANDゲートAG1〜AG6の入力端子に接続されている。ラッチ部VSR1には、シフトレジスタSR1に動作を開始させるためのパルス信号VS1が入力される。このパルス信号VS1は、垂直同期信号に同期しており、例えば、垂直同期信号の立ち上がりから所定期間経過後に立ち上がり、例えば図1に示すタイミングジェネレータ22から出力される。
ここで、垂直同期信号は、画素アレイ部1が1フレーム分の画素信号の読み出し開始タイミングを規定するための信号である。また、1フレームとは、画素アレイ部1を構成するN行M列の全ての画素回路GCによって読み出される画素信号から構成される画像データのこと、つまり、1枚の画像データのことを指す。
ラッチ部VSR1は、パルス信号VS1がHiになると、出力信号であるSEL1aをHiにして、次段のラッチ部VSR2及びANDゲートAG1に第1選択信号を出力する。そして、ラッチ部VSR1は、所定のH期間が経過すると、SEL1aをLoにして第1選択信号の出力を終了する。
ラッチ部VSR2は、SEL1aがLoになると、出力信号であるSEL1bをHiにして第1選択信号をラッチ部VSR3及びANDゲートAG2に出力する。そして、ラッチ部VSR2は、H期間が経過すると、SEL1bをLoにし、第1選択信号の出力を終了する。
このようにして、シフトレジスタSR1は、H期間単位で、第1選択信号をラッチ部VSR1〜VSR6に向けて順次にシフトさせる。そして、シフトレジスタSR1は、6H期間が経過すると、再び、ラッチ部VSR1にパルス信号VS1が入力され、H期間単位で、第1選択信号をラッチ部VSR1〜VSR6に向けて順次にシフトさせる。
ANDゲートAG1〜AG6は、一方の入力端子にSEL1a〜SEL1fが入力され、他方の入力端子にTXinが入力される。ここで、TXinは、例えば、タイミングジェネレータ22から出力され、φTXa〜φTXfの元になる周期がH期間の信号であり、SEL1a〜SEL1fのそれぞれの立ち上がりに同期して立ち上がる。そして、ANDゲートAGは、SEL1x(x=a〜f)とTXinとの論理積をとり、Hi又はLoの信号を対応する行のアナログドライバADに出力する。
アナログドライバADは、対応する行のANDゲートAGの出力端子と接続されている。また、アナログドライバADは、オン電圧VH及び中間電位VMが入力されている。そして、アナログドライバADは、ANDゲートAGからHiの信号が入力されると、オン電圧VHを出力し、ANDゲートAGからLoの信号が入力されると、中間電位VMを出力する。なお、オン電圧VH及び中間電位VMは、DAC23から出力される。
また、アナログドライバADは、対応する行の画素アレイ部1の各行の画素回路GCと接続されている。例えば、アナログドライバAD1は、ANDゲートAG1からHiの信号が入力されると、画素アレイ部1の1行目のM個の画素回路GCの転送トランジスタTXのゲートにオン電圧VHを出力し、ANDゲートAG1からLoの信号が入力されると、画素アレイ部1の1行目のM個の画素回路GCの転送トランジスタTXのゲートに中間電位VMを出力する。
図5は、図4に示す垂直走査部21の動作を示すタイミングチャートである。パルス信号VS1は、ラッチ部VSR1に6H期間ごとに入力される。
シフトレジスタSR1は、H期間単位で、SEL1a〜SEL1fを順次にHiにする。
φTXaは、SEL1aがHiになるとVMからVHになり、1行目の画素回路GCの転送トランジスタTXのゲートにオン電圧VHを出力する。これにより、1行目の画素回路GCの転送期間TTが開始される。TXinのLoに応じて、φTXaがVMになると転送期間TTが終了して露光期間TEとなり、1行目の画素回路GCの転送トランジスタTXは中間電位VMで駆動される。これにより1行目の画素回路GCはリニアログ特性で信号電荷を蓄積することができる。
φTXbは、SEL1bがHiになるとVMからVHになり、2行目の画素回路GCの転送トランジスタTXのゲートにオン電圧VHを出力する。これにより、2行目の画素回路GCの転送期間TTが開始される。TXinのLoに応じて、φTXbがVMになると、転送期間TTが終了して露光期間TEとなり、2行目の画素回路GCの転送トランジスタTXは中間電位VMで駆動される。これにより2行目の画素回路GCは、リニアログ特性で信号電荷を蓄積することができる。
以後、SEL1c〜SEL1fのHiに応じて、φTXc〜φTXfが順次にVHになり、3〜6行目の画素回路GCの転送期間が開始される。
また、TXinのLoに応じて、φTXc〜φTXfが順次にVMになると、3〜6行目の画素回路GCの転送トランジスタTXが中間電位VMで駆動される。これにより、3〜6行目の画素回路GCがリニアログ特性を有することになる。
図6は、図1に示すカラムADCアレイ部3を構成する1個のカラムADCの回路図である。カラムADCは、カラムアンプ10、クランプ部20、コンパレータ部30、LCKラッチ回路40、ラッチ部50、逐次比較信号生成部60、SAレジスタ70、ノイズレベル制限トランジスタ80、及び暗電流除去部90を備えている。
図6において、φGainA,φGainB,φGainC,φARST,φCL,φSH,φCMP,φCRST1,φCRST2は制御信号を示し、例えばタイミングジェネレータ22から出力される。また、VRAMPはランプ信号を示し、ランプジェネレータ7から出力される。
カラムアンプ10は、画素アレイ部1から出力された画素信号Videoに対して、相関二重サンプリング処理を行いながら増幅処理を行い、画素信号Videoからノイズ信号を除去する。
具体的にはカラムアンプ10は、オペアンプA10、コンデンサCA,CB,CC,CF、及びスイッチSWA,SWB,SWC,SW11を備えている。コンデンサCA,CB,CCは、オペアンプA10のマイナス端子側にスイッチSWA,SWB,SWCを介して接続されている。コンデンサCFは、オペアンプA10の入出力端子間に設けられた帰還コンデンサである。
スイッチSWAは、コンデンサCAをオペアンプA10に接続するためのスイッチであり、例えばφGainA=HiのときオンしてコンデンサCAをオペアンプA10のマイナス端子に接続し、φGainA=Lo(ローレベル)のときオフしてコンデンサCAをオペアンプA10のマイナス端子から切り離す。スイッチSWB,SWCもスイッチSWAと同様、コンデンサCB,CCをオペアンプA10に接続するためのスイッチである。
スイッチSW11は、コンデンサCFと並列接続され、φARST=Hiのときオンし、φARST=Loのときオフし、カラムアンプ10をリセットし、オペアンプA10のマイナス端子とオペアンプA10の出力端子との電位を所定のリセットレベル(以下、「VOPA」と記述する。)にする。なお、オペアンプA10のプラス端子には常にVOPAが印加されている。
ここで、カラムアンプ10は、スイッチSWA=オンの場合、入力される信号をCA/CFの利得で増幅し、スイッチSWB=オンの場合、入力される信号をCB/CFの利得で増幅し、スイッチSWC=オンの場合、入力される信号をCC/CFの利得で増幅し、スイッチSWA,SWB,SWC=オンの場合、入力される信号を(CA+CB+CC)/CFの利得で増幅する。
クランプ部20は、カラムアンプ10の出力端子側に設けられ、カラムアンプ10から出力された信号であるAOUTの黒レベルを所定の定電圧であるクランプ電圧VCLにクランプする。ここで、クランプ部20は、スイッチSW21,SW22、及びコンデンサC21,C22を備えている。スイッチSW21は一端がコンデンサC21,Cxを介して接地されると共に、コンデンサC21を介してオペアンプA10の出力端子に接続され、他端がクランプ電圧VCLを出力するクランプ電圧源(図略)に接続され、φCL=Hiのときオンし、φCL=Loのときオフする。
スイッチSW22は、一端がコンデンサC21に接続され、他端がコンデンサC22を介してコンパレータ部30に接続され、φSH=Hiのときオンして、カラムアンプ10及びコンパレータ部30間を接続し、φSH=Loのときオフして、カラムアンプ10及びコンパレータ部30間を遮断する。
コンデンサCxは、一端がコンデンサC21に接続され、他端が接地され、AOUTを保持する。
コンパレータ部30は、スイッチSW31,SW32、コンデンサC31、及びコンパレータA31,A32を備えている。
スイッチSW23は、コンデンサC22を介してコンパレータA31のマイナス端子に接続され、他端にVRAMPが入力され、φCMP=Hiになったときオンして、VRAMPをコンパレータA31のマイナス端子に入力し、φCMP=Loになったときオフして、VRAMPをコンパレータA31のマイナス端子に入力しない。
本実施の形態では、映像信号は上位4ビットの上位ビット群と下位10ビットの下位ビット群とに分けてAD変換される。そして、カラムADCは、上位ビット群を逐次比較型AD変換方式によりAD変換し、下位ビット群を積分型AD変換方式によりAD変換する。
そのため、VRAMPは下位ビット群をAD変換するために、例えば0〜1023(=210)の範囲で直線状に経時的に増大するランプ信号が採用される。
スイッチSW31は、コンパレータA31の入出力端子間に接続され、φCRST1=Hiのときオンし、φCRST1=Loのときオフし、コンパレータA31をリセットさせ、コンパレータA31のマイナス端子とコンパレータA31の出力端子との電位を所定のリセットレベル(以下、「VOPC」と記す。)にする。なお、コンパレータA31のプラス端子には常にVOPCが印加されている。
コンパレータA31は、マイナス端子に入力される信号(以下、「CIN」と記す。)をVOPCと比較し、CINがVOPCを超えると、出力信号をローレベルに反転させ、CINがVOPCを下回ると、出力信号をハイレベルに反転させる。
スイッチSW32は、コンパレータA32の入出力端子間に接続され、φCRST2=Hiのときオンし、φCRST2=Loのときオフし、コンパレータA32をリセットし、コンパレータA32のマイナス端子とコンパレータA32の出力端子との電位をリセットレベルであるVOPCにする。なお、コンパレータA32のプラス端子には常にVOPCが印加されている。
コンパレータA32は、マイナス端子がコンデンサC31を介してコンパレータA31に接続され、コンパレータA31からの出力信号がVOPCを超えると、出力信号(以下、「COUT」と記す。)をLoに反転させ、コンパレータA31からの出力信号がVOPCを下回ると、COUTをHiに反転させる。
LCKラッチ回路40は、上位ビット群のビットの値(=D1〜D4)を決定するための1ビットのラッチ回路である。具体的には、LCKラッチ回路40は、図7に示すように、上位ビット群の1つビットの値を決定するための期間であるTSAよりもHiの期間が短いφLCKが入力され、φLCKがHiの期間において、COUTの反転の有無を検出し、COUTが反転した場合は、現在ラッチしている値を反転させて、COUTが反転しない場合は、現在ラッチしている値を反転させない。そして、LCKラッチ回路40は、φLCKが例えばLoに切り替わると、現在ラッチしているビットの値をLOUTとして出力し、後段の対応するビットのラッチ回路51にラッチさせる。
例えば、LCKラッチ回路40は、デフォルトで1の値をラッチしており、D1を決定するための1回目のTSAにおいて、COUTが反転しない場合は、1をD1のラッチ回路51にラッチさせ、COUTが反転した場合は、0をD1のラッチ回路51にラッチさせる。
また、LCKラッチ回路40は、D2を決定するための2回目のTSAにおいて、COUTが反転しない場合は、1の値をラッチしていれば、1をD2のラッチ回路51にラッチさせ、0の値をラッチしていれば、0をD2のラッチ回路51にラッチさせる。
一方、LCKラッチ回路40は、2回目のTSAにおいて、COUTが反転した場合は、1の値をラッチしていれば1を反転させて0をラッチし、0をD2のラッチ回路51にラッチさせ、0の値をラッチしていれば0を反転させて1をラッチし、1をD2のラッチ回路51にラッチさせる。D3、D4についても同様にして、LCKラッチ回路40は、ビットの値を決定する。
次に、LCKラッチ回路40を設けた理由について説明する。このLCKラッチ回路40を設けていない場合は、下記に示す不具合が起きる。
上位ビットの値であるD1〜D4は、逐次比較型で決定されるが、コンパレータ部30に入力されるCINとVOPCとの大小関係が微妙な場合、COUTがTSAの最後の方で変化するというような状況が起こり得る。
コンパレータA32の出力端子からラッチ部50までの容量負荷と、コンパレータA32の出力端子からSAレジスタ70までの容量負荷とは等しくない。図6ではコンパレータA32の出力端子からSAレジスタ70までの配線長は、コンパレータA32の出力端子からラッチ部50までの配線長よりも長いため、容量負荷が大きく、伝播遅延量も多い。
もし、TSAの終了間際にCOUTがHiからLoに反転した場合、LCKラッチ回路40がないとすると、コンパレータA32及びラッチ部50間の容量負荷は、コンパレータA32及びSAレジスタ70間の容量負荷よりも少ないので、ラッチ部50には、COUTの反転が伝播されるが、SAレジスタ70にはCOUTの反転が伝播されない。
これにより、例えば、ラッチ部50のD1では0がラッチされているが、SAレジスタ70のD1では1がラッチされるという事態が発生し、SAレジスタ70とラッチ部50とは、本来、同じ値をラッチする必要があるはずのところ、異なった値をラッチしてしまう。
画素信号として外部に出力されるのは、ラッチ部50にラッチされたデータなので、上記のケースでは、0が出力されるが、SAレジスタ70には1がラッチされる。そのため、カラムADC内部では1として処理されて、カラムアンプ10に接続されるコンデンサC1〜C4が決定されるが、画素信号としては0が出力されるので、出力画像に黒点ノイズが観測される虞がある。つまり、本来的には1が出力されるべきところを、0が出力されているため、出力画像には、周囲よりも暗く小さな、いわゆる黒点ノイズが現れる可能性がある。
また、上記のケースとは逆にTSAの最後でCOUTがLoからHiに反転し、SAレジスタ70に0がラッチされ、ラッチ部50に1がラッチされたとすると、出力画像には、周囲よりも明るく小さな、いわゆる白点ノイズが観測されてしまう。
そこで、上記問題を解決するために、LCKラッチ回路40が必要となる。すなわち、LCKラッチ回路40はφLCKで駆動され、図7に示すようにφLCKはTSAよりもHiの期間が少し少し短いパルス信号であるため、TSA終了間際でのCOUTの反転がSAレジスタ70及びラッチ部50に伝播されなくなり、ラッチ部50及びSAレジスタ70に同一の値をラッチさせることができる。その結果、上述の黒点ノイズや白点ノイズが出力画像に現れることを防止することができる。
ラッチ部50は、上位ビット群のビットの値(=D1〜D4)、下位ビット群の各ビットの値(=D5〜D14)をラッチする14個のラッチ回路51を備えている。
カウンタ100は、例えば図1に示すタイミングジェネレータ22内に設けられた10ビットのカウンタにより構成され、VRAMPのコンパレータ部30への入力が開始されてから、CINがVOPCに到達してCOUTが反転するまでの時間をカウントし、カウント値を、D5〜D14としてラッチする10個のラッチ回路51にラッチさせる。
逐次比較信号生成部60は、逐次比較コンデンサとしてのコンデンサC1〜C4、及びスイッチSW1〜SW4を備えている。コンデンサC1〜C4は、上位ビット群の各ビットに対応し、それぞれレベルの異なる信号をカラムアンプ10に出力する。具体的には、コンデンサC1〜C4は、一端がスイッチSW1〜SW4を介して基準電圧(以下、「VREF」と記す。)を出力する電圧源(図略)に接続され、他端がオペアンプA10のマイナス端子に接続されている。
本実施の形態では、コンデンサC1〜C4は、それぞれ、上位ビット群の各ビットを最上位ビットから順にD1〜D4とすると、D1〜D4に対応している。
ここで、KG・Signal・((CA+CB+CC)/CF)のダイナミックレンジをWとすると(但し、KG=C21/(C21+C22))、コンデンサC1〜C4の容量はそれぞれ、例えばKG・(C1/CF)・VREF=W/2、KG・(C2/CF)・VREF=W/4、KG・(C3/CF)・VREF=W/8、KG・(C4/CF)・VREF=W/16となるように設定されている。そして、D1〜D4が1か0かを決める閾値をそれぞれTH1〜TH4とすると、TH1=W/2、TH2=W/4、TH3=W/8、TH4=W/16となる。
スイッチSW1〜SW4は、それぞれ、φSA1〜φSA4=HiのときオンしてC1〜C4をVREFに接続し、φSA1〜φSA4=LoのときオフしてC1〜C4を接地端子に接続する。ここで、φSA1〜φSA4は、SAレジスタ70により出力される。
SAレジスタ70は、コンデンサC1〜C4とカラムアンプ10との接続関係を逐次切り替えて、コンパレータ部30から出力されるLOUTを基に、逐次比較型AD変換方式により映像信号の上位ビットの値(D1〜D4)を決定する。
ここで、SAレジスタ70は、コンデンサC1〜C4を、容量の大きい順番でカラムアンプ10に逐次に接続し、コンデンサC1〜C4のうちのある1つのコンデンサをカラムアンプ10に接続したときのLOUTの反転の有無に基づいて、当該1つのコンデンサのカラムアンプ10への接続を維持するか否かを決定すると共に、当該1つのコンデンサに対応するビットの値を決定する。
具体的には、SAレジスタ70は、コンデンサC1をカラムアンプ10に接続し、LOUTが反転しない場合、D1=1をラッチして、φSA1=Hiを維持する。一方、SAレジスタ70は、コンデンサC1をカラムアンプ10に接続し、LOUTが反転した場合、D1=0をラッチして、φSA1=Loに切り替える。
そして、SAレジスタ70は、コンデンサC2〜C4を逐次カラムアンプ10に接続し、ある1つのコンデンサを接続したときのLOUTが反転した場合、当該1つのコンデンサに対応するビットの値を1つ上位のビットの値と逆の値でラッチすると共に、当該1つのコンデンサに対応するビットとして1をラッチした場合は、当該1つのコンデンサのカラムアンプ10への接続を維持し、当該1つのコンデンサに対応するビットとして0をラッチした場合は、当該1つのコンデンサのカラムアンプ10への接続を遮断する。
つまり、SAレジスタ70は、LCKラッチ回路40と同様に動作して、ラッチしているD1〜D4の値に応じて、スイッチSW1〜SW4をオン・オフさせる。
ノイズレベル制限トランジスタ80は、例えば、ゲートに駆動信号であるφCLIPが入力され、ドレインにVDDが入力され、ソースがカラムアンプ10の入力側に接続されたnチャネル型のMOSトランジスタにより構成されている。そして、ノイズレベル制限トランジスタ80は、図7に示すように、ノイズ読出期間において、中間電位に設定されたφCLIPにより駆動され、超高輝度な被写体を露光したときに発生する白黒反転現象を抑制する。
ここで、白黒反転現象とは、超高輝度な被写体を露光した時にFDのリセットが上手くいかずに、本来、高電位であるはずのノイズ信号のレベルが下がってしまい、相関二重サンプリング処理により得られる映像信号が低くなり、明るく再現されるはずの超高輝度な被写体が暗く再現されてしまう現象である。
ノイズ読出期間においては、転送トランジスタTXは中間電位VMで駆動されているといえども、光電変換素子PDは露光を継続しているため、超高輝度の被写体を露光すると、FDには光電変換素子PDから信号電荷が流れ込む。この場合、ノイズ読出期間において読み出されるノイズ信号のレベルが、想定されるレベルよりも大きく低下してしまう。そのため、このレベルが低下したノイズ信号を用いて相関二重サンプリング処理を行うと、超高輝度の被写体が暗く再現され、白黒反転現象が発生してしまうのである。
ここで、φCLIPはタイミングジェネレータ22から出力され、完全にHiにはならず、タイミングジェネレータ22内のレジスタに予め格納された設定値にしたがって決定される中間電位でノイズレベル制限トランジスタ80を駆動する。なお、φCLIPは、図1に示すタイミングジェネレータ22のレジスタに格納された設定値がDAC23によりアナログ信号に変換されることで生成される。
φCLIPが完全にHiになってしまうと、ノイズ信号はVDDのレベルとなってしまい、FDのリセットレベルが全く考慮されずにノイズ信号が読み出されてしまい、カラムアンプ10は、相関二重サンプリングができなくなってしまう。そこで、φCLIPのパルス高をHiレベルよりも低い中間電位に設定することで、FDのリセットレベルが考慮されたノイズ信号をカラムアンプ10に入力することが可能となる。
ここで、φCLIPのパルス高は、白黒反転現象が起こらないような通常の輝度範囲の被写体を露光した場合に画素回路GCから出力されるレベルの高いノイズ信号が、ノイズレベル制限トランジスタ80によってリセットされないようなレベルであって、白黒反転現象が発生する超高輝度の被写体を露光した場合に画素回路GCから出力されるレベルの低いノイズ信号が、ノイズレベル制限トランジスタ80によってリセットされるような予め定められたレベルに設定されている。つまり、ノイズ信号のレベルが一定の値以上の場合は、そのノイズ信号がそのままカラムアンプ10へと入力され、ノイズ信号のレベルが一定の値以下になると、そのノイズ信号のレベルがノイズレベル制限トランジスタ80によって上昇されてカラムアンプ10へと入力される。
これにより、超高輝度時に低下したノイズ信号を使用することなく、ノイズレベル制限トランジスタ80により一定の値に上昇された高電位のノイズ信号が使用されるため、相関二重サンプリング処理により発生する白黒反転を抑制することできる。
なお、設定値を複数用意しておき、例えば被写体の輝度に応じて、これら複数の設定値の中から適切な設定値が選択されるように、ノイズレベル制限トランジスタ80を駆動するための中間電位を適宜選択できるように構成してもよい。
暗電流除去部90は、信号読出期間において、ノイズ+映像信号に含まれる暗電流成分を除去するためのオフセット信号をカラムアンプ10に入力する。ここで、暗電流除去部90は、スイッチSW5と、コンデンサC5とを備えている。スイッチSW5は一端にオフセット信号を生成するための制御信号であるVOFSTが入力され、他端はコンデンサC5を介してオペアンプA10のマイナス端子に接続されている。
ここで、VOFSTは、タイミングジェネレータ22により設定された設定値が、DAC23によりアナログ信号に変換されることで生成される。また、φOFSTは、タイミングジェネレータ22の制御の下、DAC23を介してカラムADCに出力される。
画素アレイ部1が暗い被写体を露光する暗時において、画素アレイ部1の環境温度が低く、暗電流が無視できるほど少ない場合、FDの電圧は、図3(A)の点線で示すように推移する。この場合、ノイズ+映像信号のレベルがノイズ信号のレベルと同じになり、カラムADCで相関二重サンプリングを行ってノイズ成分を除去すると、カラムADCからは例えば0等の暗い被写体を示すデータが出力され、問題ない。
しかしながら、暗時において、画素アレイ部1の環境温度が高く、暗電流が無視できないほど多い場合、暗時にも関わらずFDの電圧は、図3(A)の実線に示すように推移する。
ここで、ノイズ信号のレベルはリセット時における電圧レベルであるため、暗電流とは無関係にその値が定まるが、ノイズ+映像信号には暗電流成分が含まれてしまう。その結果、暗時にも関わらず、ノイズ+映像信号はノイズ信号に比べて低い電圧レベルとなる。よって、カラムADCにより相関二重サンプリングすると、ノイズ+映像信号に含まれる暗電流成分によって、暗時であるにも関わらずカラムADCから暗電流成分に応じたデータが出力されてしまう。つまり、あたかも明るい被写体を露光したときに出力されるようなデータがカラムADCから出力されてしまう。
そこで、暗電流除去部90にて、相関二重サンプリング処理が実行される前に、ノイズ+映像信号から暗電流成分を引き算し、暗電流成分が増加した場合でも、暗時において明るい被写体を露光したときに出力されるようなデータがカラムADCから出力されることを防止している。
図7に示すようにφOFSTは、信号読出期間(Noise+Signal)内の上位A/D変換期間の開始時刻からVRAMPの入力が開始される時刻T5までの期間にHiとなっている。
φOFSTがHiになると、スイッチSW5がオンされ、オペアンプA10のマイナス端子はVOFST・(C5/CF)だけ電位が上昇する。オペアンプA10のマイナス端子の電位が上昇すると、オペアンプA10の出力端子の電位であるAOUTは、VOFST・(C5/CF)だけ低下する。
暗電流除去部90の動作を簡単に説明すると、φOFSTがHiの期間に常にAOUTを押し下げて、AOUTから暗電流成分を除去する動作と言える。
このようにVOFSTとC5、CFによって、ノイズ+映像信号から暗電流成分を除去することが可能になる。ここで、暗電流除去部90はカラムアンプ10の入力側に接続されており、A/D変換される前のアナログの状態のノイズ+映像信号に対して処理を行っている。そのため、上述のように暗電流成分が0.2Vあったとしても、ノイズ+映像信号から0.2V分の暗電流成分がオフセットされるようにVOFSTを調整することで、画素信号の入力レンジの0.2V分の損を解消することができる。
なお、タイミングジェネレータ22は、温度センサ6により検出された温度データに従って、VOFSTを規定するための設定値を定めればよい。この場合、温度とVOFSTとの関係を定める予め定められた関数を用いて、温度データの値に応じたVOFSTの値を決定すればよい。また、タイミングジェネレータ22は、例えば、画素アレイ部1の温度が上昇し、暗電流の影響が無視できなくなるようになった場合のみ暗電流除去部90を駆動させ、それ以外の場合は暗電流除去部90を駆動させないようにしてもよい。
次に、図6に示すカラムADCの動作について説明する。図7は、カラムADCの動作を示すタイミングチャートである。以下のタイミングチャートでは、SWA,SWBがオンされ、コンデンサCA,CBがオペアンプA10に接続され、コンデンサCCはオペアンプA10に接続されていないものとする。
まず、垂直信号線L1に画素回路GCからのノイズ信号Noiseが画素信号Videoとして出力されると、φARST、φCL、φCRST1、φCRST2、φCLIP、φSHが一定期間Hiにされ、カラムアンプ10、クランプ部20、コンパレータ部30がリセットされる。
次に、ノイズ信号Noiseが、コンデンサCA,CBでサンプルホールドされる。
次に、画素アレイ部1から垂直信号線L1を介して、ノイズ+映像信号(Noise+Signal)が画素信号Videoとして出力される。
ここで、ノイズ+映像信号は、ノイズ信号よりもノイズ+映像信号に含まれる映像成分だけ低電位である。そして、画素信号Videoが映像成分だけ低下すると、カラムアンプ10の出力信号であるAOUTは、映像成分(Signal)の大きさに従って、VOPAからSignal・((CA+CB)/CF)だけ増大する。
また、クランプ部20のゲインKGがKG=C21/(C21+C22)であるため、CINはVOPCからKG・Signal・((CA+CB)/CF)だけ増大する。このとき、コンパレータ部30は、CIN>VOPCとなるため、COUTをHiに反転させる。
次に、φSA1=Hiになり、カラムアンプ10にコンデンサC1が接続され、カラムアンプ10に入力される電位がVREF・C1だけが上昇し、AOUTはVREF・(C1/CF)だけ低下する。これに伴って、CINはKG・VREF・(C1/CF)=TH1だけ低下してレベルVL1となる(期間T1)。
このとき、SAレジスタ70は、CIN>VOPCであり、COUTが反転しないため、φSA1=Hiを維持し、D1=1をラッチする(期間T1)。すなわち、SAレジスタ70は、初期のCIN(=KG・Signal・(CA+CB)/CF)とD1の閾値であるTH1(=KG・VREF・(C1/CF))とを比較し、CIN>TH1であるため、φSA1=Hiを維持し、D1=1にする。
また、期間T1のφLCKがHiの期間において、LCKラッチ回路40は、CIN>VOPCであり、COUTが反転しないため1をラッチする。そして、D1のラッチ回路51は、LCKラッチ回路40に1がラッチされたため、1をラッチする。これにより、D1=1が決定される。
次に、φSA1=Hiの状態で、φSA2=Hiにされ、カラムアンプ10にコンデンサC2が接続される。これにより、CINがレベルVL1からKG・VREF・(C2/CF)=TH2だけ低下し、CIN<VPOCとなり、COUTがHiからLoに反転する。そのため、SAレジスタ70は、φSA2=Loに戻してコンデンサC2をカラムアンプ10から切り離し、D2=0をラッチする(期間T2)。
すなわち、SAレジスタ70は、初期のCINから期間T1によってTH1が差し引かれたα(=初期のCIN−TH1)とD2の閾値であるTH2(=KG・VREF・(C2/CF)とを比較し、初期のCIN−TH1<TH2なので、φSA2=Loに戻して、D2=0をラッチする。
また、期間T2のφLCKがHiの期間において、LCKラッチ回路40は、CIN<VOPCとなり、COUTが反転するため、D2=0をラッチする。そして、D2のラッチ回路51は、LCKラッチ回路40に0がラッチされたため、0をラッチする。これにより、D2=0が決定される。
次に、SAレジスタ70は、φSA1=Hi、φSA2=Loの状態で、φSA3=Hiにし、コンデンサC3をカラムアンプ10に接続する。これにより、CINがレベルVL1からKG・VREF・(C3/CF)=TH3だけ低いレベルまで上昇するが、CIN<VPOCであり、COUTがLoを維持する。そのため、SAレジスタ70は、φSA3をLoに戻して、D3=0をラッチする(期間T3)。
すなわち、SAレジスタ70は、β=TH2−(初期のCIN−TH1)とγ(=TH2−TH3)とを比較し、TH2−(初期のCIN−TH1)>TH2−TH3ということは、初期のCIN−TH1<TH3ということなので、D3=0とし、φSA3=Loに戻す。なお、TH3はD3の閾値でありTH3=KG・VREF・(C3/CF))である。
また、期間T3のφLCKがHiの期間において、LCKラッチ回路40は、CIN<VOPCが維持され、COUTが反転しないため、D3=0をラッチする。そして、D3のラッチ回路51は、LCKラッチ回路40に0がラッチされたため、0をラッチする。これにより、D3=0が決定される。
次に、SAレジスタ70は、φSA1=Hi、φSA2=Lo、φSA3=Loの状態で、φSA4=Hiにし、コンデンサC4をカラムアンプ10に接続する。これにより、CINがレベルVL1からKG・VREF・(C4/CF)だけ低いレベルであるVL2まで上昇し、CIN>VPOCとなり、COUTがLoからHiに反転する。そのため、SAレジスタ70は、φSA4=Hiを維持して、D4=1をラッチする(期間T4)。
すなわち、SAレジスタ70は、TH3−(初期のCIN−TH1)とTH3−TH4とを比較し、TH3−(初期のCIN−TH1)<TH3−TH4ということは、初期のCIN−TH1>TH4ということなので、D4=1とし、φSA4=Hiを維持する。なお、TH4はD4の閾値でありTH4=VREF・(C4/CF))である。
また、期間T4のφLCKがHiの期間において、LCKラッチ回路40は、CIN>VOPCとなり、COUTが反転するため、D4=1をラッチする。そして、D4のラッチ回路51は、LCKラッチ回路40に1がラッチされたため、1をラッチする。これにより、D4=1が決定される。
以上により上位ビット群のAD変換期間が終了し、D1〜D4=1,0,0,1とされる。この時点において、レベルがVL2のCINはコンデンサC22で保持されている。
次に、φCRST1,φCRST2が一定期間Hiにされ、コンパレータA31,A32がリセットされ、COUT=VOPCにされる。
次に、φSH=Loとなりコンパレータ部30及びクランプ部20間が遮断され、φCMP=HiとなりVRAMPがコンパレータ部30へ入力され、コンデンサC22に保持されたレベルVL2のCINにVRAMPが重畳され、CINがVL2からVRAMPの初期レベルに応じてレベルΔVaだけ低下する(時刻T5)。これにより、CIN<VOPCとなり、COUTがVOPCからLoに反転する。また、時刻T5において、カウンタ100は、カウント動作を開始する。
次に、CINがVOPCのレベルを超えると(時刻T6)、COUTはLoからHiに反転する。そして、カウンタ100は、カウント動作を停止し、時刻T6におけるカウント値をD5〜D14のラッチ回路51にラッチする。これにより、下位ビット群の各ビットの値が決定される。
図8は、図1に示す固体撮像装置の動作の概要を示すタイミングチャートである。図8に示すVDは垂直同期信号であり、1フレーム期間に1回、LoになるLoアクティブの信号である。ここで、画素アレイ部1がN行であるとすると、1フレーム期間は、N×H期間に等しい。
VDに目盛ったVS1は、図10に示すVS1がHiに立ち上がるタイミングを示している。1行目の画素回路GCにおいて、VS1がHiに立ち上がると、転送期間TTが開始され、転送期間TTが終了すると、次にVS1がHiに立ち上がるまでの期間が露光期間TEとなる。以後、1行目の画素回路GCは、転送期間TTと露光期間TEとを繰り返す。
また、VS1がHiに立ち上がってからH期間が経過したとき、2行目の画素回路GCの転送期間TTが開始され、転送期間TTが終了すると、次にVS1がHiに立ち上がってからH期間が経過する時刻までが露光期間TEとなる。以後、2行目の画素回路GCは、転送期間TTと露光期間TEとを繰り返す。
3行目以降の画素回路GCも2行目の画素回路GCに続いて、順次、転送期間TTと露光期間TEとを繰り返す。
そして、各行の露光期間TEは2分割され、前半期間TFにおいて、転送トランジスタTXは負のバイアス電圧VLが印加され、後半期間TBにおいて、転送トランジスタTXは中間電位VMが印加される。
なお、図8において、VDが立ち下がってからVS1が立ち上がるまでの間に、1行目の画素回路GCは、図3に示すリセット期間t0とノイズ読出期間t1とが割り当てられ、FDがリセットされ、ノイズ信号をカラムADCに出力する。
また、VS1が立ち上がってからH期間が経過するまでの間に、2行目の画素回路GCは、図3に示すリセット期間t0とノイズ読出期間t1とが割り当てられ、FDがリセットされ、ノイズ信号をカラムADCに出力する。
図5に示す比較例の垂直走査部21では、露光期間TEにおいて、転送トランジスタTXのゲートには常に中間電位VMが印加され、転送ゲートは半分だけ開いた状態となっている。一方、非特許文献(J.Hynecek、 “Virtual Phase CCD Technology.” IEDM Tech.Dig.1979.pp611)にも記載されているように、CCDイメージセンサにおいて、転送トランジスタに負バイアスを印加することによって、転送トランジスタのゲートの基板層と絶縁層との界面で発生する暗電流を低減できることが知られている。
しかしながら、CCDイメージセンサとCCDイメージセンサとでは信号電荷の転送手法が全く異なるため、CCDイメージセンサで行われていた手法を単にCMOSイメージセンサに適用しただけでは、転送トランジスタTXで発生する暗電流の低減と、ダイナミックレンジの拡大とを両立させることは困難である。
そこで、本固体撮像装置では、露光期間TEの前半期間TFにおいて転送トランジスタTXを負のバイアス電圧VLで駆動させることで、転送トランジスタTXのゲートの下部の基板層と絶縁層との界面で発生する暗電流を低減させている。また、本固体撮像装置では、露光期間TEの後半期間TBにおいて転送トランジスタTXを中間電位VMで駆動させることで、光電変換素子PDを対数圧縮させて、高ダイナミックレンジ化を実現し、暗電流の低減とダイナミックレンジの拡大との両立を図っている。
これにより、露光期間TEにおいて、負のバイアス電圧VLを印加する期間である前半期間TFの長さに応じて転送トランジスタTXで発生する暗電流を低減させることができる。例えば、前半期間TFの長さを露光期間TEの約1/2に設定すると、暗電流を約1/2にすることができる。
図9は、本発明の実施の形態による垂直走査部21の回路図を示している。図10は、図9に示す垂直走査部21のタイミングチャートを示している。なお、図10は、画素アレイ部1の行数が6行の場合における回路図を示している。具体的には、図10に示す下から1〜6行目の各行の回路群が、図1に示す画素アレイ部1の下から1〜6行目に対応している。
図9に示す垂直走査部21は、図4に示す比較例の垂直走査部21に対して、シフトレジスタSR2(第2シフトレジスタの一例)及びセレクタSEL1〜SEL6を更に備えている。なお、図9において図4と重複する部分は説明を省略する。
シフトレジスタSR2は、シフトレジスタSR1に対して所定期間(例えば、3H期間)遅延して、画素アレイ部1の各行を所定のH期間ずつサイクリックに選択し、選択した行に対応するセレクタSEL1〜SEL6及び出力部OP1〜OP6に第2選択信号(HiのSEL2a〜SEL2f)を出力する。
セレクタSEL1〜SEL6は、例えばDAC23からバイアス電圧VL及び中間電位VMが入力され、第1選択信号が入力されてから次の第2選択信号が入力されるまでの期間、バイアス電圧VLを対応する行の出力部OP1〜OP6に出力する。一方、セレクタSEL1〜SEL6は、第2選択信号が入力されてから次の第1選択信号が入力されるまでの期間、中間電位VMを対応する行の出力部OP1〜OP6に出力する。
出力部OP1〜OP6は、第1選択信号が入力されてからH期間より短い所定期間において、対応する行の画素回路GCの転送トランジスタTXのゲートにオン電圧VHを出力し、それ以外の期間において、ゲートにセレクタSEL1〜SEL6から出力されるバイアス電圧VL又は中間電位VMを出力する。そして、出力部OP1〜OP6は、ANDゲートAG及びアナログドライバADを備えている。
各行のANDゲートAGは、第1選択信号が入力されてから所定期間において、Hiの信号を対応する行のアナログドライバADに出力する。具体的には、各行のANDゲートAGは、SEL1x(x=1〜6)とTXinとの論理積をとり、対応する行のアナログドライバADに出力する。ここで、SEL1xはあるx行のラッチ部VSRから出力される信号を示す。
各行のアナログドライバADは、対応する行のANDゲートAGからHiの信号が入力された場合、対応する行の画素回路GCの転送トランジスタTXのゲートにオン電圧VHを出力する。一方、各行のアナログドライバADは、対応する行のANDゲートAGからLoの信号が入力された場合、対応する行の画素回路GCの転送トランジスタTXのゲートに、対応する行のセレクタSEL1〜SEL6から出力されているバイアス電圧VL又は中間電位VMを出力する。
シフトレジスタSR2は、画素アレイ部1の各行に対応する6個のラッチ部VSRを備える6ビットのシフトレジスタである。なお、各行のラッチ部VSRを区別する場合は、1〜6行目のラッチ部VSRをラッチ部VSR11〜VSR16と記述する。
ラッチ部VSR11〜VSR16は、出力端子が対応する行のセレクタSEL1〜SEL6の入力端子に接続されている。ラッチ部VSR11には、シフトレジスタSR2に動作を開始させるためのパルス信号VS2が入力される。このパルス信号VS2は、パルス信号VS1の立ち上がり時刻から例えば3H期間経過後に立ち上がる信号であり、例えば図1に示すタイミングジェネレータ22から出力される。
なお、パルス信号VS2の立ち上がりタイミングを調節することで、前半期間TFと後半期間TBとの長さを調節することができる。例えば、パルス信号VS2をパルス信号VS1からn(nは1以上5以下の整数)×H期間経過後に立ち上がらせた場合、前半期間TFをn×H期間から転送期間TTを差し引いた期間に調節することができ、後半期間TBを6H期間−n×H期間に調節することができる。
次に、図10を用いて図9に示す垂直走査部21の動作について説明する。なお、図10において、丸で囲んだ数字は、パルス信号VS1がHiになった時を基準として、H期間が何番目のH期間に該当するかを示している。まず、1番目のH期間において、パルス信号VS1がHiにされ、ラッチ部VSR1からHiのSEL1aが出力され、1行目における第1選択信号が出力される。
また、1番目のH期間において、SEL1aがHiになるのと同時に、TXinがHiとなり、TXinとSEL1aとの論理積が1となるため、ANDゲートAG1は、Hiの信号をアナログドライバAD1に出力する。アナログドライバAD1は、Hiの信号が入力されるため、φTXa=VHにし、1行目の転送期間TTを開始させる。これにより、1行目の画素回路GCの転送トランジスタTXは、オン電圧VHで駆動されてゲートが全開し、光電変換素子PDに蓄積された信号電荷をFDに転送する。
また、1番目のH期間において、SEL1a=Hi、SEL2a=Loのため、セレクタSEL1は、アナログドライバAD1にバイアス電圧VLを出力する。
そして、1番目のH期間において、TXinがLoになると、TXinとSEL1aとの論理積が0となるため、ANDゲートAG1は、Loの信号をアナログドライバAD1に出力する。アナログドライバAD1は、Loの信号が入力され、かつ、セレクタSEL1からバイアス電圧VLが入力されているため、φTXa=VLにし、1行目の転送期間TTを終了させ、1行目の前半期間TFを開始させる。これにより、1行目の画素回路GCの転送トランジスタTXは、バイアス電圧VLで駆動され、ゲートを閉じ、光電変換素子PDによる露光を開始させる。
2番目のH期間において、SEL1b=Hiとなり、1行目と同様にして、φTXb=VHとなり、2行目の転送期間TTが開始される。また、2番目のH期間において、TXin=Loになると、1行目と同様にして、φTXb=VLとなり、2行目の転送期間TTが終了し、2行目の前半期間TFが開始される。これにより、2行目の画素回路GCの転送トランジスタTXは、バイアス電圧VLで駆動され、ゲートを閉じ、光電変換素子PDによる露光を開始させる。
以後、3〜6番目のH期間において、SEL1c〜SEL1fが順次にHiとなり、1,2行目と同様にして、3〜6行目の転送期間TTが実行され、3〜6行目の前半期間TFが開始される。
4番目のH期間において、パルス信号VS2がHiにされ、ラッチ部VSR11からHiのSEL2aが出力され、1行目における第2選択信号が出力される。
また、4番目のH期間において、SEL2a=Hi、SEL1a=Loのため、セレクタSEL1は、アナログドライバAD1に中間電位VMを出力する。
そして、4番目のH期間において、SEL1a=Loであり、TXinとSEL1aとの論理積が0であるため、ANDゲートAG1は、Loの信号をアナログドライバAD1に出力する。アナログドライバAD1は、Loの信号が入力され、かつ、セレクタSEL1から中間電位VMが入力されているため、φTXa=VMにし、1行目の前半期間TFを終了させ、1行目の後半期間TBを開始させる。これにより、1行目の画素回路GCの転送トランジスタTXは、中間電位VMで駆動され、ゲートを半分だけ開いた状態にし、光電変換素子PDによる露光を継続させている。
5番目のH期間において、SEL2b=Hi、SEL1b=Loのため、1行目と同様、2行目の前半期間TFが終了され、2行目の後半期間TBが開始される。
以後、6番目〜次の1〜3番目のH期間において、SEL2c〜SEL2fが順次にHiとなり、1,2行目と同様にして、3〜6行目の後半期間TBが開始される。
次のパルス信号VS1がHiになると、次の1番目のH期間が開始され、再び、SEL1a=Hiとなり、前の1番目のH期間と同様、1行目の転送期間TTが開始される。これにより、1行目の後半期間TBが終了され、1行目の転送期間TTが開始される。
このように、本固体撮像装置では、転送期間TTが終了すると、φTXを中間電位VMに設定するのではなく、バイアス電圧VLに設定している。ここで、バイアス電圧VLは負の電圧である。これにより、転送トランジスタTXのゲートの下側のSiからなる基板層とSiO2からなる絶縁層との界面で発生する暗電流を抑制することができる。
転送トランジスタTXのゲートに負のバイアス電圧VLを印加すると、ゲート電極の下側に正孔が蓄積される。そのため、基板層と絶縁層との界面で電子が発生しても、正孔と再結合して消滅するため、暗電流を抑制することができる。
しかしながら、露光期間TEの全期間をバイアス電圧VLにすると、転送トランジスタTXのゲートが完全に閉じられてしまうため、画素回路GCはリニア特性で駆動されてしまい、ダイナミックレンジを広げることができない。
一方、本固体撮像装置では、図10に示すようにパルス信号VS1がHiになってから3H期間後にパルス信号VS2がHiにされている。
そのため、前半期間TFの終了後、φTXaがVMに設定され、1行目の転送トランジスタTXが中間電位VMで駆動される。これにより、図3(B)で示したように光電変換素子PDに蓄積される信号電荷は対数圧縮され、画素回路GCをリニアログ特性で駆動させることができ、暗電流の低減とダイナミックレンジの拡大との両立を図ることができる。
ここで、図10では、1フレーム期間である6H期間のうち約半分の期間において、転送トランジスタTXがバイアス電圧VLで駆動されているため、図4に示す比較例の水平走査回路に比べて暗電流を約1/2にすることができる。
なお、図10では、約半分の期間ずつバイアス電圧VLと中間電位VMとを切り替えているが、これに限定されるわけではない。
ここで、1フレーム期間のうち画素回路GCがリニアログ特性で駆動されている期間が約1/2になっており、図4に示す比較例の垂直走査部21に比べて短くなっているが、図2に示す画素回路GCは図3(A)で示すように駆動されているため、ログ領域の光に対しては、積分性がなくなる結果、リニアログ特性の駆動時間が1/2になっても何ら問題はない。
例えば、入射光量が少ない場合を考える。露光期間TEの前半1/2の期間は、転送トランジスタTXがバイアス電圧VLで駆動されているため、転送トランジスタTXのゲートは閉じており、光電変換素子PDにはリニア特性で信号電荷が蓄積される。
この場合、露光期間TEの後半1/2の期間になって、転送トランジスタTXが中間電位VMで駆動されても、入射光量が少ないため、光電変換素子PDからFDに信号電荷は漏れ出ない。したがって、画素回路GCは、入射光量が少ない場合、露光期間TEが終了したときにリニア特性の画素信号を出力することができる。
反対に入射光量が多い場合を考える。露光期間TEの前半1/2の期間は転送トランジスタTXがバイアス電圧VLで駆動されているため、転送トランジスタTXのゲートは閉まっている。したがって、光電変換素子PDにはリニア特性で信号電荷が蓄積される。場合によっては、前半1/2の期間において光電変換素子PDが飽和している場合も考えられる。
この状態で露光期間TEの後半1/2の期間を迎え、転送トランジスタTXが中間電位VMで駆動されると、転送トランジスタTXのゲートが半分開いた状態となるので、光電変換素子PDにおいて半分開いた状態のゲートのポテンシャルを超える信号電荷はFD側へと捨てられる。
その後、続けて強い光が入射されると、ゲートが半分開いた状態であるため、信号電荷は対数圧縮され、リニアログ特性を示すことになる。
このように、リニアログ特性のログ領域では積分性という概念がないので、入射光量に対する光電変換素子PDからFDへの信号電荷の溢れ具合のみが出力と関係する。よって、リニアログ特性となる期間が露光期間TEの一部であってもリニアログ特性を実現することができる。
以上、本固体撮像装置によれば、露光期間TEが前半期間TFと後半期間TBとの2つの期間に分割され、前半期間TFにおいて、転送トランジスタTXのゲートに、負のバイアス電圧VLが印加されている。そのため、露光期間TEの全期間を中間電位VMで駆動させる場合に比べて、転送トランジスタTXのゲートの下部の基板層と絶縁層との界面で発生する暗電流を抑制することができる。
また、後半期間TBにおいて、転送トランジスタTXのゲートに、画素回路GCをリニアログ特性で駆動させるための中間電位VMが印加されている。そのため、画素回路GCのダイナミックレンジを拡大することができる。
なお、上記説明では、露光期間TEを前半期間TFと後半期間TBとの2つの期間に分けたが本発明は、これに限定されない。すなわち、露光期間TEを3つ以上の期間に分け、少なくとも1つの期間において、画素回路GCをバイアス電圧VLで駆動させ、残りの期間において、画素回路GCを中間電位VMで駆動させてもよい。
また、露光期間TEを3つ以上の期間に分けた場合、画素回路GCを中間電位VMで駆動させる期間と画素回路GCをバイアス電圧VLで駆動させる期間とが交互に現れるようにすればよい。
また、上記説明では、バイアス電圧VLは負の電圧値を有するものとしたが、本発明はこれに限定されない。すなわち、中間電位VM以下の電圧値を有していれば、正の電圧値であってもバイアス電圧VLの電圧値として採用することができる。
また、上記説明では、転送トランジスタTXとしてnチャネル型のMOSトランジスタを採用したが、本発明はこれに限定されず、pチャネル型のMOSトランジスタを採用してもよい。
この場合、転送トランジスタTXは、負の電圧値の絶対値が増大するにつれてゲートの開度が大きくなるため、前半期間TFにおいて、正のバイアス電圧VLを印加して暗電流を抑制し、後半期間TBにおいて、負の中間電位VMを印加して転送トランジスタTXのゲートを半分だけ開いた状態にしてリニアログ特性を実現すればよい。この場合、中間電位VMよりも大きい電圧値であれば、負の電圧値をバイアス電圧VLとして採用してもよい。
上記固体撮像装置の技術的特徴は下記のようにまとめられる。
(1)本発明の一局面による固体撮像装置は、変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるCMOS型の固体撮像装置であって、前記画素回路は、被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、前記制御部は、前記露光期間を複数の期間に分割し、少なくとも1つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する。
この構成によれば、露光期間が複数の期間に分割され、分割された少なくとも1つの期間において、転送トランジスタのゲートに、画素回路をリニアログ特性で駆動させるための中間電位が印加される。そのため、画素回路にリニアログ特性を持たせることができ、画素回路のダイナミックレンジの拡大を図ることができる。
また、分割された露光期間の残りの期間において、転送トランジスタのゲートに、中間電位よりもゲートを閉める方向の電圧値を有するバイアス電圧が印加されている。そのため、1つの露光期間の全期間を中間電位で駆動させる場合に比べて、転送トランジスタのゲートの電極下部の基板層と絶縁層との界面で発生する暗電流を抑制することができる。
つまり、転送トランジスタにおいては、ゲートの開度が増大するにつれて暗電流が増大する傾向にあるが、露光期間の一部の期間において、中間電位で駆動される場合よりもゲートが閉じられるように転送トランジスタが駆動されるため、その分、転送トランジスタで発生する暗電流を抑制することが可能となる。
(2)前記制御部は、前記露光期間を前半期間と後半期間との2つの期間に分割することが好ましい。
この構成によれば、1つの露光期間が前半期間と後半期間との2つの期間に分割されるため、制御の簡便化を図ることができる。
(3)前記制御部は、前記前半期間において、前記ゲートに前記バイアス電圧を印加し、前記後半期間において、前記ゲートに前記中間電位を印加することが好ましい。
この構成によれば、転送トランジスタは、1つの露光期間の前半期間においてバイアス電圧により駆動され、1つの露光期間の後半期間において中間電位により駆動されるため、ダイナミックレンジを確保することができる。つまり、前半期間をバイアス電圧、後半期間を中間電位とすることで、光電変換素子は、前半期間にてリニア特性で信号電荷を蓄積し、後半期間にてリニアログ特性で信号電荷を蓄積することが可能となる。その結果、明るい被写体を露光した場合であっても飽和することなく信号電荷を蓄積することが可能となり、リニアログ特性が維持され、ダイナミックレンジを確保することが可能となる。
(4)前記画素回路は、N(Nは2以上の整数)行×M(Mは正の整数)列でマトリックス状に配列されることで画素アレイ部を構成し、前記制御部は、前記画素アレイ部の各行をサイクリックに選択する垂直走査部を備え、前記垂直走査部は、前記画素アレイ部の各行に対応するN個の出力部と、前記画素アレイ部の各行に対応するN個のセレクタと、前記画素アレイ部の各行を所定のH期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第1選択信号を出力する第1シフトレジスタと、前記第1シフトレジスタよりもn(nは1以上、かつ、N−1以下の整数)×H期間遅延して前記画素アレイ部の各行をH期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第2選択信号を出力する第2シフトレジスタとを備え、各セレクタは、前記第1選択信号が入力されてから次の第2選択信号が入力されるまでの期間、前記バイアス電圧を対応する行の出力部に出力する一方、前記第2選択信号が入力されてから次の第1選択信号が入力されるまでの期間、前記中間電位を対応する行の出力部に出力し、各出力部は、前記第1選択信号が入力されてからH期間より短い所定期間において、対応する行の画素回路の転送トランジスタのゲートにオン電圧を出力し、それ以外の期間において、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力することが好ましい。
この構成によれば、各画素回路において、nを設定することで第2選択信号の出力タイミングを変更することが可能となり、H期間単位で後半期間の長さを調節することができる。
(5)各出力部は、ANDゲートとアナログドライバとを備え、各ANDゲートは、前記第1選択信号が入力されてから前記所定期間において、ハイレベルの信号を対応する行のアナログドライバに出力し、各アナログドライバは、対応する行のANDゲートからハイレベルの信号が入力された場合、対応する行の画素回路の転送トランジスタのゲートに前記オン電圧を出力し、対応する行のANDゲートからローレベルの信号が入力された場合、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力することが好ましい。
この構成によれば、出力部がアナログドライバにより構成されているため、オン電圧、バイアス電圧、及び中間電位の切り替えが容易に行うことができる。
(6)前記転送トランジスタは、nチャネル型のトランジスタであり、前記バイアス電圧は負の電圧であることが好ましい。
この構成によれば、転送トランジスタをnチャネル型のトランジスタで構成したため、転送トランジスタのゲートに負のバイアス電圧を印加することで、前記転送トランジスタのゲートの下側に正孔を生じさせることが可能となる。その結果、ゲートで発生する電子が正孔と結合して消滅し、暗電流を更に抑制することができる。
Claims (6)
- 変曲点を境に線形特性と対数特性とからなるリニアログ特性の画素回路を備えるCMOS型の固体撮像装置であって、
前記画素回路は、
被写体を露光して信号電荷を蓄積する埋込型の光電変換素子と、
前記光電変換素子により蓄積された信号電荷を電圧信号に変換するフローティングディフュージョンと、
前記光電変換素子により蓄積された信号電荷を前記フローティングディフュージョンに転送する転送トランジスタとを備え、
前記光電変換素子に信号電荷を蓄積させる露光期間と、前記露光期間で蓄積された信号電荷を前記フローティングディフュージョンに転送する転送期間とが繰り返されるように前記画素回路を制御する制御部を備え、
前記制御部は、前記露光期間を複数の期間に分割し、少なくとも1つの期間において、前記転送トランジスタのゲートに、前記画素回路を前記リニアログ特性で駆動させるための中間電位を印加し、前記露光期間の残りの期間において、前記転送トランジスタのゲートに、前記中間電位よりも前記ゲートを閉める方向の電圧値を有するバイアス電圧を印加する固体撮像装置。 - 前記制御部は、前記露光期間を前半期間と後半期間との2つの期間に分割する請求項1記載の固体撮像装置。
- 前記制御部は、前記前半期間において、前記ゲートに前記バイアス電圧を印加し、前記後半期間において、前記ゲートに前記中間電位を印加する請求項2記載の固体撮像装置。
- 前記画素回路は、N(Nは2以上の整数)行×M(Mは正の整数)列でマトリックス状に配列されることで画素アレイ部を構成し、
前記制御部は、前記画素アレイ部の各行をサイクリックに選択する垂直走査部を備え、
前記垂直走査部は、
前記画素アレイ部の各行に対応するN個の出力部と、
前記画素アレイ部の各行に対応するN個のセレクタと、
前記画素アレイ部の各行を所定のH期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第1選択信号を出力する第1シフトレジスタと、
前記第1シフトレジスタよりもn(nは1以上、かつ、N−1以下の整数)×H期間遅延して前記画素アレイ部の各行をH期間ずつサイクリックに選択し、選択した行に対応するセレクタ及び出力部に第2選択信号を出力する第2シフトレジスタとを備え、
各セレクタは、前記第1選択信号が入力されてから次の第2選択信号が入力されるまでの期間、前記バイアス電圧を対応する行の出力部に出力する一方、前記第2選択信号が入力されてから次の第1選択信号が入力されるまでの期間、前記中間電位を対応する行の出力部に出力し、
各出力部は、前記第1選択信号が入力されてからH期間より短い所定期間において、対応する行の画素回路の転送トランジスタのゲートにオン電圧を出力し、それ以外の期間において、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力する請求項3記載の固体撮像装置。 - 各出力部は、ANDゲートとアナログドライバとを備え、
各ANDゲートは、前記第1選択信号が入力されてから前記所定期間において、ハイレベルの信号を対応する行のアナログドライバに出力し、
各アナログドライバは、対応する行のANDゲートからハイレベルの信号が入力された場合、対応する行の画素回路の転送トランジスタのゲートに前記オン電圧を出力し、対応する行のANDゲートからローレベルの信号が入力された場合、前記ゲートに前記セレクタから出力される前記バイアス電圧又は前記中間電位を出力する請求項4記載の固体撮像装置。 - 前記転送トランジスタは、nチャネル型のトランジスタであり、
前記バイアス電圧は負の電圧である請求項1記載の固体撮像装置。
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