JP2012010055A - 固体撮像装置 - Google Patents

Abstract

【課題】小規模な回路構成で黒化現象の補正が可能な固体撮像装置を提供する。
【解決手段】固体撮像装置１は、フォトダイオードの電荷を画素信号に変換する画素１１と、画素信号をランプ信号と比較する比較器３２と、ランプ信号に同期してカウントを開始し入力信号が反転するまでカウントするカウンタ３５と、比較器３２の出力端とカウンタ３５の入力端との間に設けられるとともに画素信号が入力された比較器出力制御回路３３とを備える。比較器出力制御回路３３は、カウント開始直前に、画素信号が所定値を超えている場合には、比較器３２から出力された比較信号Ｖoutをカウンタ３５に供給して信号が反転したときにカウントを停止させ、画素信号が所定値以下である場合にはカウンタ３５の計測期間中に反転しない信号を供給してフルカウントさせる。
【選択図】図１

Description

本発明は、固体撮像装置に関するものである。

固体撮像装置として、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが知られている。これらの固体撮像装置は、デジタルビデオカメラやデジタルスチルカメラ、携帯電話用の撮像デバイスとして広く用いられている。近年では、スミア発生がなく、ＣＣＤイメージセンサよりも消費電力が低いＣＭＯＳイメージセンサの開発が進んでいる。

ＣＭＯＳイメージセンサには、列並列ＡＤ変換型もしくはカラムＡＤＣ型と称されるイメージセンサがある。このカラムＡＤＣ型のイメージセンサは、画素ごとにフローティングディフュージョン（ＦＤ）を備え、画素アレイ中の任意の１行を選択し、列方向に並ぶ１行分の画素を同時にアクセスして同時並列的に画素信号を読み出す。そして、読み出された画素信号をＡＤ変換し、デジタル化された１列分の画像データを信号処理部に出力するように構成されている。

このようなイメージセンサには、ＦＤをリセットしたときの信号レベル（リセットレベル）と撮像時の信号レベルとの間で差分処理を行い、ノイズ成分を除去した画素信号を抽出するものがある。これは、一般的な撮影条件においてノイズ除去による画質向上効果が得られ、好ましいものである。

ところが、ある撮像条件においては、このような差分処理を行うことにより弊害が生じることも判ってきた。具体的には、撮像範囲に太陽やライトなどの高輝度物体があるなど、飽和レベルの光量よりもさらに強い高光量の撮像条件下において生じる。それは、太陽黒点現象あるいは黒化現象などと称され、本来高輝度の白となるべき高光量の部分が低輝度になったり黒くなったりする現象である。

この現象は、非常に強い光が画素の電荷生成部（光電変換素子）に入射したときに、電荷生成部で生成された電荷が容量結合によりＦＤに漏れ出し、リセットレベルが時間の経過とともに低下することに起因する。いま、リセットレベルの変化量をΔＶとし、電荷生成部から取得された信号電荷量に応じた画素信号の信号レベルをＶｂとすると、差分処理によりＶｂ−ΔＶが当該画素の画素信号として抽出される。いま、差分処理後の画素信号と識別するため、画素から取得される生の画素信号を便宜的に「原始画素信号」ということにする。電荷生成部に強い光が入射されて飽和レベルに達すると、原始画素信号Ｖｂはそれ以下になることはなく一定となる。一方、リセットレベルは低下してΔＶが増大する。そのため、差分Ｖｂ−ΔＶが小さくなり、出力される画素信号が低下する。その結果、画素に強い光が照射されているにもかかわらず画素信号が低下し、高輝度物体が黒い画像となる黒化現象が発生する。

この黒化現象の発生を抑止するため、（１）リセットレベルを所定値に置き換え、あるいはリセットレベルをクリップする手法がある（例えば、特許文献１を参照）。また（２）リセットレベルと参照信号との比較結果に応じて、画素信号レベルを読み出す際の比較器出力の制御を変更する手法が提案されている（例えば、特許文献２を参照）。また（３）黒化現象の判定時にリセットレベルのバラつきの影響を緩和できるようにする手法も提案されている（例えば、特許文献３を参照）。

特開２０００−２８７１３１号公報 特開２００７−２４３２６６号公報 特開２００８−２８３５５７号公報

しかしながら、上記のような黒化現象の抑止手法には、以下に説明するような課題があった。

（１）リセットレベルを所定値に置換し、あるいはクリップする手法
この手法は、黒化現象が発生するほどリセットレベルが低下する場合に、これを所定の電圧に置き換えるか、リセットレベルが大きく低下する前に所定の電圧にクリップすることで黒化現象の防止を図る技術である。

しかしながら、リセットレベルを所定の電圧に置き換える構成とする場合、リセットレベルを検出する電圧検出手段に加えて電圧発生手段や電圧置換手段等が必要になり、回路規模が大きくなるという問題が発生する。また、所定の電圧にクリップする構成とする場合には、各カラムに配置されたクリップ回路の特性バラつきにより、カラムごとに所定の電圧（クリップレベル）が異なる事態が考えられる。これは、カラムごとに黒化現象発生の判断基準が異なることに繋がり、列ごとに黒化現象の出方がばらつくという課題に繋がる。

（２）リセットレベルと参照信号との比較結果に応じて、画素信号レベルを読み出す際の比較器出力の制御を変更する手法
この手法は、デジタルＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理における黒化現象を回避するための技術である。ここでは、リセットレベルと参照信号（ＲＡＭＰ）との比較結果によって、その後の画素信号（原始画素信号）を読み出す際の比較器出力の制御を変更する。具体的には、リセットレベルが参照信号よりも低い場合には、原始画素信号を読み出す期間において比較器の出力を原始画素信号の信号レベルによらず固定とし、カウンタをフルカウントさせることにより黒化現象を防止する。この様子を図７のタイミングチャートを用いて概要説明する。なお、画素から得られる原始画素信号Ｖｘは、通常の光量の場合を実線で示し、黒化現象を生じるような高光量の場合を点線で示している。

この図において、まず信号ＳＥＬにより画素が選択され、信号ＲＳＴによりＦＤの電荷がリセットされる。信号ＡＺにより原始画素信号とランプ信号Ｒampとの基準を合わせるオートゼロ処理が行われ、その後リセットレベルを読み出すＰ相（プリチャージ相）の処理、画素の信号レベルを読み出すＤ相（データ相）の処理が実行される。

通常光量時、リセットレベルはＰ相におけるランプ信号Ｒampの減少スロープ開始から、ランプ信号Ｒampと原始画素信号Ｖｘとが交差して比較出力が反転するまでのクロックＣＬＫのパルス数をダウンカウントすることによりセットされる。画素信号は、Ｄ相におけるランプ信号Ｒampの減少スロープ開始から、ランプ信号Ｒampと原始画素信号Ｖｘとが交差して比較出力が反転するまでのクロックＣＬＫのパルス数を上記セット値からアップカウントすることにより取得される。このようにリセットレベルのダウンカウントと、原始画素信号のアップカウントとを組み合わせることにより、リセットレベルのノイズが除去された画素信号が得られる。

一方、黒化現象を生じるような高光量の場合には、信号ＲＳＴによりＦＤの電荷がリセットされた直後から電荷の漏れ出しにより原始画素信号Ｖｘが図中点線で示すように大きく低下する。そのため、このままリセットレベルを読み出せば既述した黒化現象が発生する。

そこで、リセットレベルを読み出すＰ相の期間において、画素から読みだされた原始画素信号Ｖｘの信号レベル（リセットレベル）が、図中点線で示すようにランプ信号Ｒampよりも低い場合に、以下の処理を行う。すなわち、原始画素信号を読み出すＤ相期間において、比較器の出力を画素信号レベルによらず固定し、ランプ信号Ｒampの減少スロープ開始から、減少スロープの終端までクロックＣＬＫのパルス数をフルカウントさせる。これにより、出力される画素信号は最大値に近くなり黒化現象が防止される。

なお、図７に記載された構成では、非常に強い光が入射した場合に、オートゼロ処理を行う期間（ＡＺ期間という）内に原始画素信号が下がり切り、リセットレベルが参照信号よりも高くなってしまうことが考えられる。この点について、特許文献２には、図８に点線で示すように、原始画素信号Ｖｘが大きく低下するような場合に、リセットレベルが参照信号のＲＡＭＰ振幅を超えて下がり過ぎないように、信号ＣＬＰによりクランプする構成が開示されている。

しかしながら、この構成では次のような問題が考えられる。まず、クランプレベルについて、以下の制約があることが分かっている。(i)クランプレベルを上げると白色領域の黒化現象の補正（太陽黒点補正）は良好となるが、黒色領域のダーク特性（ＤＫ特性）が悪化する。(ii)一方、クランプレベルを下げるとＤＫ特性の悪化は見られないが黒化現象が発生しやすくなる。半導体プロセスのバラつきを考慮すると、図９に示すように、クランプレベルの設定値（Window）がない場合も考えられる。なお、図９における各行は、画素１１の増幅トランジスタの閾値電圧Ｖth、各列はクランプレベルである。

（３）黒化現象の判定時にリセットレベルのバラつきの影響を緩和可能とする手法
この手法は、黒化現象の判定時にリセットレベルのバラつきの影響を緩和できるようにした技術である。具体的には、リセット時の画素信号電圧すなわちリセットレベルに応じて判定レベルを調整することにより、単位画素ごとに適正な判定レベルが設定される構成としている。

特許文献３では、これを実現するための回路として、図１０及び図１１に示す回路構成を提示している。この回路は、初期値レベルと判定レベルを時系列で持つ参照信号と画素信号電圧とを比較する比較部を、参照信号が初期値レベルにあるときに入出力間をショートして初期化するように構成されている。

しかしながら、この回路では、回路を構成する構成要素（素子数）が多いという課題がある。また、図１１に示すように比較部３０１及び比較部４０１におけるＮＭＯＳ入力部のゲートにはコンデンサが接続されているが、このコンデンサはノイズ成分を低減する機能のため、一般的にサイズが大きいという課題がある。結果として、このような回路構成では回路面積が大きくなってしまうという課題があった。

本発明は、以上のような課題に鑑みてなされたものであり、小規模な回路構成で黒化現象の補正が可能な固体撮像装置を提供することを目的とする。

上記目的を達成するため、本発明は、光電変換素子により光電変換された電荷を電荷量に応じた電圧の画素信号に変換して出力する画素と、この画素から出力された画素信号を時間とともに変化するランプ信号と比較して比較信号を出力する比較手段（例えば、実施形態における比較器３２）と、ランプ信号に同期してカウントを開始し入力端に供給される信号が反転するまでカウント動作を継続することにより比較時間を計測する計測手段（例えば、実施形態におけるカウンタ３５）と、比較手段の出力端と計測手段の入力端との間に介装されるとともに、画素信号が入力された比較器出力制御手段（例えば、実施形態における比較器出力制御回路３３）とを備えて構成される。そして、比較器出力制御手段は、計測手段によりカウントが開始される際に、画素信号が黒化現象に基づいて定めた所定値を超えている場合には、比較手段から出力された比較信号を計測手段の入力端に供給して当該比較信号が反転したときにカウント動作を停止させ、画素信号が前記所定値以下である場合には計測手段の計測期間中に反転しない信号（例えば、実施形態におけるＨレベルの信号）を供給して計測期間中カウント動作を継続させるように固体撮像装置が構成される。

なお、前記所定値は、画素の飽和レベルに基づいて設定された参照信号の電圧に基づいて定められたものであることが好ましい。

また、上記固体撮像装置において、比較器出力制御手段が、二つのインバータがループ状に接続されて構成されたラッチ回路と、一方の入力端がラッチ回路の第１のノードに接続され、他方の入力端が比較手段の出力端に接続されたＮＡＮＤ回路とを有し、第１のノードに画素信号の信号線が接続され、ラッチ回路の第２のノードに参照信号の信号線が接続され、ＮＡＮＤ回路の出力端が計測手段の入力端に接続されるような構成が好ましい。

以上の本発明において、画素が行列状に配設されて画素アレイが形成され、比較手段、測手段および比較器出力制御手段は画素の列ごとに設けられて変換部を形成し、画素アレイにおける各行の画素を並列操作する列走査期間（１Ｈ期間）に、プリチャージ相を設けず、データ相のみで構成することも好ましい構成形態である。

このようの固体撮像装置によれば、比較手段と計測手段の間に設けた比較出力制御手段により黒化現象を抑止できる。従って、省面積で黒化現象の補正が可能な固体撮像装置を提供することができる。

本発明に係る固体撮像装置の一例として示すＣＭＯＳイメージセンサのブロック図である。 画素の代表的な構成を例示するブロック図である。 比較器の回路構成を例示するブロック図である。 比較器出力制御回路の回路構成を例示するブロック図である。 第１の制御形態における固体撮像装置の動作状況を表すタイミングチャートである。 第１の制御形態における固体撮像装置の動作状況を表すタイミングチャートである。 従来の固体撮像装置における制御構成の一例として示すタイミングチャートである。 従来の固体撮像装置における制御構成の他の一例として示すタイミングチャートである。 従来の固体撮像装置における黒化現象の補正と黒色領域のダーク特性（ＤＫ特性）との関係を示す図表である。 従来の固体撮像装置における黒化現象判定用の回路のブロック図である。 図９に示す回路における二つの比較部の構成を示すブロック図である。

以下、本発明を実施するための形態について図面を参照しながら説明する。図１は、本発明に係る固体撮像装置の一例として示す、列並列アナログ／デジタル変換部を搭載したカラムＡＤＣ方式のＣＭＯＳイメージセンサのブロック図である。この図面を参照しながら、まず、固体撮像装置１の全体構成について説明する。

[１．固体撮像装置の全体構成 ]
固体撮像装置１は、画素アレイ１０、行走査回路２０、変換部群３０、列走査回路４０、タイミング制御回路５０、参照信号生成回路６０、センス回路７０などを有して構成される。

画素アレイ１０は、光電変換による電荷生成部を有する画素１１が、複数の行Ｈおよび列Ｖに沿ってマトリクス状に配置されて構成され、多数の画素１１，１１，１１…からなる二次元平面の撮像部を形成する。なお、画素（単位画素）１１の構成については後に詳述する。

行走査回路２０は、画素アレイ１０を構成する画素１１，１１，１１…に行信号線２１（２１₀，２１₁…）を介して接続されており、タイミング制御回路５０から出力される走査信号に基づいて行アドレスＨｎ（Ｈ０，Ｈ１…）の指定や行走査を制御する。行信号線２１は水平信号線、行走査回路２０は垂直走査回路とも称される。

列走査回路４０は、画素アレイ１０を構成する各画素１１，１１…に列信号線３１（３１₀，３１₁…）、及び列信号線ごとに設けられた変換部３０ａ，３０ａ…を介して接続される。列走査回路４０は、タイミング制御回路５０から出力される走査信号に基づいて列アドレスＶｎ（Ｖ０，Ｖ１…）の指定や列走査を制御する。列信号線３１は垂直信号線、列走査回路４０は水平走査回路とも称される。

変換部群３０は、画素アレイ１０の複数の画素列（カラム）に対応して設けられた複数の変換部３０ａ，３０ａ…を有して構成される。各変換部３０ａは、画素１１から出力された画素信号（原始画素信号）を、撮像条件を考慮したうえで、信号レベルに応じたデジタル信号に変換して出力する。すなわち、変換部群３０は列並列アナログ／デジタル変換方式（カラムＡＤＣ方式）の画素信号変換部を構成する。変換部３０ａの具体的構成については後に詳述するが、各変換部３０ａは各画素１１から出力されるアナログ信号を、ランプ信号Ｒampを使用したＡＰＧＡ対応の積分型ＡＤ変換及びデジタルＣＤＳによりデジタル信号に変換して出力する。

タイミング制御回路５０は、行走査回路２０、変換部群３０、列走査回路４０の作動を制御し、画素アレイ１０から読み出され変換部群３０でＡＤ変換されたデジタルの画素信号を、センス回路７０を有する水平出力線７１を介して出力させる。

次に、このように概要構成される固体撮像装置１にあって、画素アレイ１０に設けられた画素１１、及び変換部群３０に設けられた変換部３０ａの構成について説明する。

[２．画素の構成]
図２に、画素（単位画素）１１の代表的な構成例を示す。この画素１１は、光電変換素子と４つのトランジスタで構成される、いわゆる４トランジスタ形態の画素である。

画素１１は、光電変換素子としてのフォトダイオード１２と、転送トランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、及びリセットトランジスタ１６の４つのトランジスタを能動素子として有する。これらのトランジスタは、行走査回路２０により制御される。

フォトダイオード１２は、入射光の光量に応じた電荷に光電変換する。転送トランジスタ１３は、フォトダイオード１２とフローティング拡散層（Floating Diffusion）ＦＤとの間に接続され、フォトダイオード１２の電荷をＦＤに転送する。転送トランジスタ１３のゲートに転送制御線を通じて行走査回路２０から転送信号ＴＲが与えられることで、フォトダイオード１２で光電変換された電荷がＦＤに転送される。

ＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して列信号線３１に接続され、画素１１外の定電流源１７とソースフォロアを構成している。選択制御線を通して選択信号ＳＥＬが選択トランジスタ１５のゲートに与えられて選択トランジスタ１５がオンすると、増幅トランジスタ１４はＦＤの電位を増幅してその電位に応じた電圧を列信号線３１に出力する。各画素１１から出力された信号電圧は、列信号線３１を通じて、各列の変換部３０ａに出力される。

リセットトランジスタ１６は、電源ラインＶＤＤとＦＤとの間に接続される。画素から信号を読み出すリード行において、このリセットトランジスタ１６のゲートに、リセット制御線を通して行走査回路２０からリセット信号ＲＳＴが与えられることで、ＦＤの電位がリセットレベルにセットされる。

より具体的には、転送トランジスタ１３をオフした状態でリセットトランジスタ１６をオンして電源ラインＶＤＤから基準電位を導入し、その後リセットトランジスタ１６をオフする。これにより、ＦＤは、黒化現象を生じない通常光量の動作時において、基準電位を基礎としたほぼ一定のリセットレベルの電圧となる。そして、このときのＦＤの電圧を増幅トランジスタ１４、選択トランジスタ１５を通して列信号線３１に出力する。この出力が画素１１のリセット時の信号、すなわちリセットレベルの画素信号であり、ＦＤをプリチャージするＰ相期間の出力であることからＰ相出力とも呼ばれる。

次に、上記Ｐ相期間で転送トランジスタ１３がオフとなった後は、フォトダイオード１２により光電変換された電荷が蓄積されている。そこで、転送トランジスタ１３をオンしてフォトダイオード１２に蓄積された電荷をＦＤに転送する。このときＦＤがリセットレベルの電位であれば、ＦＤはリセットレベルからさらに受光量に応じた電位が低下した電圧となる。そして、このときのＦＤの電圧を増幅トランジスタ１４、選択トランジスタ１５を通して列信号線３１に出力する。この出力が画素１１の撮像時の原始的な画素信号（原始画素信号）であり、画像データを取得するＤ相期間の出力であることからＤ相出力とも呼ばれる。

そして、Ｄ相出力とＰ相出力との差分を画素信号とすることにより、画素１１ごとの出+力のＤＣ成分のばらつきだけでなく、ＦＤリセットノイズも画像信号から除去することができる。これらの動作は、たとえば転送トランジスタ１３、選択トランジスタ１５およびリセットトランジスタ１６の各ゲートが行単位で接続されていることから、１行分の各画素１１について同時に行われるものである。Ｄ相出力とＰ相出力の差分を画素信号とする処理は、変換部３０ａによって実行される。

なお、図２では、全てのトランジスタをＮチャンネルトランジスタとした構成を例示したが、一部または全部をＰチャンネルトランジスタとしても同様の構成が可能である。また、転送トランジスタ１３が無い構成、選択トランジスタ１５を無くして電源全体で選択制御を行う構成、複数の画素で任意の構成要素を共有する構成等としてもよい。

[３．変換部の構成]
変換部３０ａは、図１に示すように、比較器３２、比較器出力制御回路３３、及びカウンタ３５を有し、ｎビット（ｎは自然数）のデジタル信号変換機能を備えて構成される。

比較器３２は、画素１１から出力される原始画素信号Ｖｘと、参照信号生成回路６０のランプ信号生成回路６２から出力されるランプ信号Ｒampとを比較し、両者の大小関係が入れ替わったときに出力を反転する比較手段である。ランプ信号Ｒampは、時間的に所定の傾きを持って線形に変化するスロープ波形の信号であり、ランプ信号生成回路６２により生成され、ランプ信号線６１を介して比較器３２に入力される。

比較器出力制御回路３３は、画素１１から出力される原始画素信号Ｖｘと、参照信号生成回路６０のＶref発生回路６５から出力される参照信号Ｖrefとに基づいて、カウンタ３５に入力される比較器３２の出力を制御し黒化補正を行う。

カウンタ３５は、画素１１から比較器３２及び比較器出力制御回路３３を介して供給される原始画素信号または黒化補正信号と、ランプ信号Ｒampとに基づいて、アナログの原始画素信号をＡＤ変換して画素信号を出力する。この動作は後に詳述するが、基本的〈通常光量時〉には、原始画素信号Ｖｘとランプ信号Ｒampとの大小関係が入れ替わるまでの時間量を、タイミング制御回路５０から出力されるクロックパルスのパルス数をカウントすることでデジタル値に変換する。すなわち、カウンタ３５は、アナログの原始画素信号をデジタルの画素信号に変換するＡＤ変換手段を構成する。

なお、カウンタ３５は、Ｐ相とＤ相で２回の読み出し結果を演算するために、個別のカウンタ）を２個設けることも可能である。またカウンタ３５としてアップダウンカウンタを用いることにより、変換部３０ａの構成を簡略化することができる。以降の説明では、アップダウンカウンタを用いた形態について説明する。

また、カウンタ３５によりカウントされた比較時間のカウント値を保持するメモリ手段（例えばｎビットのラッチ回路）を設けることは好ましい構成形態である。このような構成によれば、比較器３２による比較及びカウントと、カウント値の出力との並列動作ができ、高速並列作動が可能となる。カウント値を出力する水平出力ラインは、ｎビット幅の水平出力線７１およびセンス回路７０で構成されるものであり、本実施形態ではｎ個としたが、それぞれｎ×ｍ（ｍは自然数）個に並列化して出力を高速化することも可能である。

[４．比較器の構成]
次に、比較器３２の詳細構成について説明する。図３に比較器３２の回路構成例を示す。比較器３２は、ＰＭＯＳトランジスタＰＴ１〜ＰＴ４、ＮＭＯＳトランジスタＮＴ１〜ＮＴ３、及びオートゼロ（Auto Zero：ＡＺ）レベルのサンプリング容量としての第１のコンデンサＣ３１，第２のコンデンサＣ６１を有する。

比較器３２は、差動増幅器であり、ＰＭＯＳトランジスタＰＴ１，ＰＴ２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ１，ＮＴ２によりＮＭＯＳトランジスタＮＴ３を電流源とする差動の比較部が構成される。すなわち、比較部では画素１１から列信号線３１を介して入力される原始画素信号Ｖｘと、ランプ信号線６１を介して入力されるランプ信号Ｒampとが比較され、比較結果に応じた電圧の信号が出力される。比較部の出力は二段のインバータで二度反転され、比較信号Ｖoutとして比較器出力制御回路３３へ出力される。

ＰＭＯＳトランジスタＰＴ３は、スイッチトランジスタとして機能し、ＮＭＯＳトランジスタＮＴ１のゲート−ドレイン間に接続される。また、ＰＭＯＳトランジスタＰＴ４も、スイッチトランジスタとして機能し、ＮＭＯＳトランジスタＮＴ２のゲート−ドレイン間に接続される。

原始画素信号Ｖｘは、第１のコンデンサＣ３１を介してＮＭＯＳトランジスタＮＴ１のゲートに入力され、ランプ信号Ｒampは、第２のコンデンサＣ６１を介してＮＭＯＳトランジスタＮＴ２のゲートに入力される。第１のコンデンサＣ３１は、ＮＭＯＳトランジスタＮＴ１のゲートのＤＣレベルをカットするための容量、第２のコンデンサＣ６１は、ＮＭＯＳトランジスタＮＴ２のゲートのＤＣレベルをカットするための容量として接続される。

比較器３２は、ランプ信号Ｒampと原始画素信号Ｖｘの電圧レベルの大小によって、比較信号ＶoutがＨ（High）レベルかＬ（Low）レベルのどちらかになる回路である。この回路では、まず比較の判定基準電圧を決める必要があり、これを決める処理のことを以下、オートゼロ処理と呼ぶ。オートゼロ処理を行うときには原始画素信号Ｖｘ側には列信号線３１のリセットレベルを入力し、ランプ信号Ｒamp側には基準参照電圧を入力する。

ＰＭＯＳトランジスタＰＴ３，ＰＴ４のゲートには、共通にオートゼロ処理を行うためのＡＺ信号が供給される。このオートゼロ処理は、画素１１からのＰ相出力前に実行されるものであり、ＡＺ信号の立ち下がり及び立ち上がりによって実行される。まず、ＡＺ信号の立ち下がりタイミングでＰＭＯＳトランジスタＰＴ３，ＰＴ４がオンし、比較器３２がオートゼロ状態となる。ＮＭＯＳトランジスタＮＴ１，ＮＴ２のゲート電圧が等しくなるところで動作点が決まり、回路が平衡する。

続いてＡＺ信号の立ち上がりタイミングでＰＭＯＳトランジスタＰＴ３，ＰＴ４がオフし、ＮＭＯＳトランジスタＮＴ１，ＮＴ２のゲートは共にフローティングになる。このとき、基準参照電圧とＮＭＯＳトランジスタＮＴ１のゲート電圧との差は第１のコンデンサＣ３１に保持され、列信号線３１のリセットレベルの電圧とＮＭＯＳトランジスタＮＴ２のゲート電圧との差は第２のコンデンサＣ６１に保持される。このようなオートゼロ処理を行った後は、原始画素信号Ｖｘとランプ信号Ｒampのゼロレベルが等しくなり大小を比較できる状態となる。

ＡＺ信号は、その立ち上がりがなだらかなほど、比較器３２のスルーレートが改善される。そのため、ＡＺ信号の立ち上がりをなだらかにすることで、画素１１のリセットレベルのばらつきを改善することができる。

なお、入力トランジスタは、入力値によってはPチャンネルトランジスタとしても同様の構成が可能である。また、差動アンプ部は、出力を含め左右反転構成とすることも可能である。

[５．比較器出力制御回路の構成 ]
次に、比較器出力制御回路３３の詳細構成について説明する。図４に比較器出力制御回路３３の回路構成例を示す。比較器出力制御回路３３は、二つのインバータ３３２ａ，３３２ｂが相互接続されてループ状に構成されたラッチ回路３３１と、このラッチ回路３３１の一方のノード３３３ａに接続されたＮＡＮＤ回路３３５を有して構成される。

ＮＡＮＤ回路３３５が接続された側のノード３３３ａには、コンデンサＣ１及びスイッチＳＷ１を介して列信号線３１が接続され、他方のノード３３３ｂにはコンデンサＣ２及びスイッチＳＷ２を介してＶref発生回路６５のＶref信号線６６が接続される。これらのスイッチＳＷ１，ＳＷ２は前述したＡＺ信号によりオン／オフされる。また、ラッチ回路３３１の二つのインバータは、活性化信号ＥＮにより駆動されるイネーブルスイッチによりオン／オフされる。

このため、ＡＺ信号がＨレベルとなりスイッチＳＷ１，ＳＷ２がオンになると、列信号線３１の電位（原始画素信号の電圧Ｖｘ）がコンデンサＣ１に保持され、Ｖref信号線６６の電位（参照信号Ｖrefの電圧）がコンデンサＣ２に保持される。なお、このときＥＮ信号はＬレベルであり、ラッチ回路３３１のイネーブルスイッチはオフの状態である。

ＮＡＮＤ回路３３５の他方の入力端には比較器３２の出力が接続され、ＮＡＮＤ回路３３５の出力端がカウンタ３５に接続されている。すなわち、ＮＡＮＤ回路３３５は、ラッチ回路３３１の出力と比較器３２の出力とを入力とし、これらの否定論理演算積をカウンタ３５に出力している。このため、カウンタ３５の入力信号は、比較器３２から出力される比較信号Ｖoutの電圧とラッチ回路３３１のノード３３３ａの電圧に応じて、ＨレベルとＬレベルとに切り替わることになる。そして、この比較器出力制御回路３３（ＮＡＮＤ回路３３５）から出力される出力信号により、カウンタ３５の動作が制御される。以下では、このように構成される固体撮像装置１の動作（変換部３０ａの作用）について説明する。

[６．固体撮像装置の動作]
（１）第１の制御形態
図５に第１の制御形態における固体撮像装置の動作状況を表すタイミングチャートを示す。このタイミングチャートは、選択信号ＳＥＬ、転送信号ＴＲ、リセット信号ＲＳＴ、ＡＺ信号、比較器出力制御回路内のスイッチＳＷ１，ＳＷ２及びインバータのオンオフ信号などの１Ｈ（１水平）期間内の時系列変化を上段に示す。またランプ信号Ｒampの時系列変化、及びカウンタ３５によるカウント値の時系列変化を、通常光量時と黒化現象発生時について図の下段に示す。

まず、任意の行アドレスＨｎ（Ｈ０，Ｈ１…）の画素１１，１１…から各列の１回目の読み出しが安定した後に、リセット信号ＲＳＴにより画素１１をリセットする。そしてＡＺ信号（Auto Zero）により比較器３２の動作点を信号活性化したときの列信号線３１の信号レベル（原始画素信号Ｖｘの電圧レベル）とランプ信号線６１の信号レベル（ランプ信号Ｒampの電圧レベル）とで初期化する。

すなわち、画素１１がリセットレベルのときに初期化を行って、画素１１から列信号線３１を介して読み出されたリセット状態の原始画素信号Ｖｘの信号レベルと、ランプ信号Ｒampの初期値の信号レベルのゼロ点を合わせている。具体的には、図３に示す比較器３２の回路構成において、コンデンサ（容量）Ｃ３１及びＣ６１によってＤＣ成分がカットされている。そのため、列信号線３１の信号Ｖｘとランプ信号線６１の信号Ｒampに対して、ＤＣ成分がカットされたものをオートゼロすることによって、ＡＺ信号を切ったときの電位が第１，第２のコンデンサＣ３１，Ｃ６１に保持され、その条件下でゼロ点が合わせられる。

その後、オートゼロ動作による初期化ばらつきを避けるため、ランプ信号生成回路６２により一旦僅かなオフセットを加えてから、信号電圧（ランプ信号線レベル）を時間変化させたスロープ状波形のランプ信号を比較器３２に入力する。そして、列信号線３１から読み出されたリセットレベルの画素信号Ｖｘの電圧とスロープ状に変化するランプ信号Ｒampの電圧との比較が比較器３２により行われ、第１回目のカウント（Ｐ相）が行われる。

このとき、ランプ信号Ｒampの減少スロープ開始と同時にカウンタ３５がカウントを開始し、ランプ信号Ｒampとカウント値が時間的に一対一の対応関係で変化することにより、読み出されたリセット状態のアナログ信号がデジタル信号に変換される。すなわち、ランプ信号Ｒampは電圧の変化を時間の変化に変換するものであり、その時間（クロックパルスのパルス数）をカウンタ３５でカウントすることによりデジタル値に変換される。

そして、原始画素信号Ｖｘとランプ信号Ｒampが交わったときに比較器３２の出力が反転し、黒化現象が発生しない通常の動作の場合、反転と同時にカウンタに比較期間に応じたカウント値が保持される。

１回目の読み出しでは、選択信号ＳＥＬにより画素１１の選択トランジスタ１５をオンした後、リセット信号ＲＳＴによりリセットトランジスタ１６をオンすることによりＦＤをリセットし、リセットレベルを読み出している。

ここで、リセットレベル（リセット成分）には、単位画素ごとにばらつくノイズがオフセットとして含まれている。しかし、このリセットレベルのばらつきは一般的に小さく、またリセットレベルの値は全画素共通なため、任意の列信号線はおおよそ既知である。さらに、ＡＺ信号の活性化により、比較器３２の動作点は、この時の列信号線３１の信号レベルと、ランプ信号線６１の信号レベルとにより既に初期化されている。したがって、１回目のリセットレベルの読み出し時には、ランプ信号を調整することにより、比較期間を大幅に短くすることが可能となる。本実施形態では、８ビット分のカウント期間（256クロック）でリセットレベルとの比較を行っている。

なお、比較器出力制御回路３３では、ＡＺ期間中にＳＷ１，ＳＷ２がオンとなり、ラッチ回路３３１のノード３３３ａ，３３３ｂに列信号線３１とＶref信号線６６が接続される。ＡＺ期間が終了すると、活性化信号ＥＮによりイネーブルスイッチがオンとなりラッチ回路３３１が活性化して、ノード３３３ａ，３３３ｂ間の電位差を電源電圧レベルまで増幅し、ＮＡＮＤ回路３３５の入力端へ出力される。ラッチ回路３３１の活性化は２回目の読み出し期間（Ｄ相期間）が終了するまで維持される。

ここで、Ｖref信号線６６を介して比較器出力制御回路３３に出力される参照信号Ｖrefは、Ｖref発生回路６５により生成される。この参照信号Ｖrefの電圧は、黒化現象が発生するとき（黒化現象と認識されるとき）の画素信号Ｖｘの電圧と同等、または列信号線３１のばらつきを考慮して１０数[mV]程度高めの電圧レベルに設定される。すなわち入射光量がフォトダイオード１２の飽和レベルに達した状態で出力される画素信号の信号電圧と同等、またはこれより幾分高めに設定される。このため、黒化現象が発生しない通常の動作の場合には、計測開始時の画素信号Ｖｘと参照信号Ｖrefとの電位差が大きく、ラッチ回路３３１のノード３３３ａから電源電圧まで増幅されたＨレベルの信号がＮＡＮＤ回路３３５に入力される。

２回目の読み出しは、選択信号ＳＥＬにより選択トランジスタ１５をオン状態に保ったまま、転送信号ＴＲにより転送トランジスタ１３をオンし、リセット成分に加えて入射光量に応じた信号成分が含まれる画素信号を読み出す。この２回目の読出しは、画素１１から撮像時の画素信号（原始画素信号）を読み出して画像データを取得するＤ相期間である。

列信号線３１を介して読み出された原始画素信号Ｖｘと、ランプ信号Ｒampとを比較器３２により比較する。黒化現象が発生しない通常の動作の場合には、原始画素信号Ｖｘとランプ信号Ｒampが交わったときに比較器３２の出力が反転し、黒化現象が発生しない通常の動作の場合には、反転と同時にカウンタに比較期間に応じたカウント値が保持される。

具体的には、原始画素信号Ｖｘとランプ信号Ｒampが交差する以前は、原始画素信号Ｖｘの方がランプ信号Ｒampよりも電圧が低い。また、原始画素信号Ｖｘとランプ信号Ｒampが交差して以降は原始画素信号Ｖｘの方がランプ信号Ｒampよりも電圧が高くなる。そのため、比較器３２からＮＡＮＤ回路３３５に出力される比較信号Ｖoutの電圧レベルは、ＬからＨに切り替わる。一方、比較器出力制御回路３３では、黒化現象が発生しない通常の動作の場合には、計測開始時の画素信号Ｖｘと参照信号Ｖrefとの電位差が大きく、ラッチ回路３３１のノード３３３ａからＮＡＮＤ回路３３５出力される信号はＨレベルが保持されている。このため、ＮＡＮＤ回路３３５からカウンタに出力される信号はＨレベルからＬレベルに反転し、反転と同時にカウンタに比較期間に応じたカウント値が保持される。

ここで、１回目のカウントをダウンカウントとし、２回目のカウントをアップカウントとすることにより、カウンタ内には（２回目のカウント値）−（１回目のカウント）が自動的に保持されることになる。２回目の読み出し時には、ダイナミックレンジに応じた幅広い範囲でカウントを行う必要があるため、本実施例では１０ビット＋８ビット分のカウント期間（1280クロック）で、信号成分＋リセットレベルの比較を行っている。

黒化現象が発生しない通常の場合は、リセットレベルが早期に安定し（図５中に実線で示すＶｘ（通常）を参照）、オートゼロ期間（ＡＺ期間）から１回目の読出し期間にかけて原始画素信号Ｖｘの信号レベルがほぼ一定となる。従って、上記のようなアップダウンカウンタによる差分処理で適正な動作となる。しかし、フォトダイオード１２に飽和レベルを大幅に超えるような過大な入射光があった場合には、ＡＺ期間からフォトダイオード１２の電荷がＦＤに漏れ出すことがある。

そうなるとＡＺ期間〜Ｐ相期間において列信号線３１を介して入力される原始画素信号Ｖｘの信号電圧が急激に低下する事態が発生する。例えば、オートゼロ処理した信号レベルに対して、Ｐ相期間中にランプ信号Ｒampの振幅より大きくなる場合（図５中に点線で示すＶｘ1）や、ＡＺ期間中に下がり切ってしまう場合（同上、Ｖｘ２）がある。

黒化現象を回避する手段を有さない構成では、（２回目のカウント値）−（１回目のカウント値）の差分処理を行うと、差が少ないため、黒または黒に近いダークな信号として出力され、高光量であるにも関わらず黒化する黒化現象となる。

以下では、黒化現象が発生するような極端に過大な入射光があった場合の動作について、引き続き図５を参照しながら説明する。

ＡＺ期間において、過大な入射光により原始画素信号Ｖｘの電圧が低下すると、比較器出力制御回路３３内のコンデンサＣ１，Ｃ２には、低下した原始画素信号Ｖｘの電圧と、参照信号Ｖrefの電圧がそれぞれが保持される。ＡＺ期間が終了すると、比較器出力制御回路３３内のラッチ回路３３１が活性化信号ＥＮにより活性化され、このときラッチ回路３３１のノード３３３ａの電圧は、コンデンサＣ１，Ｃ２に保持された電位の電位差に応じたものとなる。

ところが、上記のように原始画素信号Ｖｘの電圧が低下し、参照信号Ｖrefの電圧以下になると、ラッチ回路３３１が活性化したときに、ノード３３３ａの電圧はＧＮＤレベルになる。

ラッチ回路のノード３３３ａは、そのままＮＡＮＤ回路３３５に接続されており、ＮＡＮＤ回路３３５の出力は比較器３２の出力信号Ｖoutの電圧レベルによらずＨ（High）レベルになる。

ラッチ回路３３１は、２回目の読み出し（Ｄ相）が終了するまで活性化された状態のため、ＮＡＮＤ回路３３５の出力もこの期間Ｈレベルを維持し続ける。結局、黒化現象が発生するような極端に過大な入射光があった場合には、１回目のカウント及び２回目のカウントともにカウンタ３５の入力信号は反転せず、（２回目のカウント値）−（１回目のカウント値）は、信号成分を読み出すために準備された１０ビット分のカウント期間（1024クロック）でフルカウントした値となる。すなわち、白い状態となる。

このように、ランプ信号のゼロ調正期間にフローティングディフュージョンの電位が大きく変動するような条件に対し、構成要素が少なく極めて簡明な構成で黒化現象を抑止可能としたことが本発明の特徴である。

（２）第２の制御形態
次に、本発明の第２の制御形態について説明する。この制御形態は、カウンタ３５においてＰ相のカウントを行わないとした構成に特徴がある。この制御形態の固体撮像装置１の動作を、図６に示すタイミングチャートにより説明する。なお、タイミングチャートの各信号は、第１制御形態と同様であり、ここでは重複説明を省略する。

オートゼロ期間の制御動作は第１制御形態と同様である。まず、任意の行アドレスＨｎ（Ｈ０，Ｈ１…）の画素１１，１１…から各列の読み出しが安定した後に、リセット信号ＲＳＴにより画素１１をリセットする。そしてＡＺ信号により比較器３２の動作点を信号活性化時の列信号線３１の信号値Ｖｘとランプ信号線６１の信号値Ｒampとで初期化する。

すなわち、画素１１がリセットレベルのときに初期化を行って、画素１１から列信号線３１を介して読み出されたリセット状態の信号値Ｖｘと、ランプ信号Ｒampの初期値のゼロ点を合わせる。具体的には、列信号線３１の信号Ｖｘとランプ信号線６１の信号Ｒampに対して、ＤＣ成分をカットしたものでゼロ点調整することにより、ＡＺ信号をオフしたときの電荷を第１，第２のコンデンサＣ３１，Ｃ６１に保持し、その条件下でゼロ点が合わせられる。

その後、オートゼロ動作による初期化ばらつきを避けるため、ランプ信号生成回路６２により一旦僅かなオフセットを加えてから、信号電圧を時間変化させたスロープ状波形のランプ信号を比較器３２に入力する。次いで、画素１１の選択信号ＳＥＬにより選択トランジスタ１５を活性化状態に保ったまま転送信号ＴＲにより転送トランジスタ１３を活性化することで、リセットレベルに加え画素１１への入射光量に応じた信号成分を列信号線３１に読み出す。

そして、列信号線３１から読み出されたリセットレベルの画素信号Ｖｘの電圧とスロープ状に変化するランプ信号Ｒampの電圧との比較が比較器３２により行われ、Ｄ相のカウントが行われる。カウントはランプ信号Ｒampの減少スロープ開始と同時にカウンタ３５がカウントを開始し、ランプ信号Ｒampとカウント値が時間的に一対一の対応関係で変化することにより、読み出されたアナログ信号Ｖｘがデジタル信号に変換される。

本実施形態では予めランプ信号生成回路６２によりランプ信号線レベルに僅かなオフセットを加えているため、カウント結果からこのオフセットに相当するカウント値を差し引いて入射光量に応じた信号成分を出力することが好ましい。この作業は一般的にセンス回路７０以降のロジック回路で行われる。本実施形態では、タイミング制御回路５０内に具備されているものとする。

比較器出力制御回路３３では、ＡＺ期間中にＳＷ１，ＳＷ２がオンとなり、ラッチ回路３３１のノード３３３ａ，３３３ｂに列信号線３１とＶref信号線６６が接続される。ＡＺ期間が終了すると、活性化信号ＥＮによりイネーブルスイッチがオンとなりラッチ回路３３１が活性化して、ノード３３３ａ，３３３ｂ間の電位差を電源電圧レベルまで増幅し、ＮＡＮＤ回路３３５の入力端へ出力される。ラッチ回路３３１の活性化は読み出し期間（Ｄ相期間）が終了するまで維持される。

Ｖref信号線６６に出力される参照信号は、Ｖref発生回路６５により生成される。参照信号Ｖrefの電圧は、黒化現象が発生するときの画素信号Ｖｘの電圧と同等、または列信号線３１のばらつきを考慮して１０数[mV]程度高めの電圧レベルに設定される。すなわち入射光量がフォトダイオード１２の飽和レベルに達した状態で出力される画素信号の信号電圧と同等、またはこれより幾分高めに設定される。従って、黒化現象が発生しない通常の動作の場合には、ラッチ回路３３１のノード３３３ａから電源電圧まで増幅された信号がＮＡＮＤ回路３３５に入力される。

既述したように、黒化現象が発生しない通常の動作の場合、ランプ信号線６１の信号電圧Ｒampと列信号線３１の信号電圧Ｖｘが等しくなったときに比較器３２の出力が反転し、同時にカウンタ３５に比較期間に応じたカウント値が保持される。このとき、カウントをアップカウントとしておく。第２の制御形態では、１０ビット分のカウント期間〈1024クロック〉で、信号成分の比較を行う。

黒化現象が発生しない通常の場合は、リセットレベルが早期に安定し（図中実線のＶｘ（通常）を参照）、オートゼロ期間から読出し期間に入るまで原始画素信号Ｖｘの信号レベルがほぼ一定となる。従って、アップカウンタによるカウントで適正な処理が行える。しかし、フォトダイオード１２に飽和レベルを大幅に超えるような過大な入射光があった場合には、ＡＺ期間からフォトダイオード１２の電荷がＦＤに漏れ出すことがある。

そうなるとＡＺ期間〜Ｄ相の読み込み期間にかけて列信号線３１の信号電圧Ｖｘが急激に低下する事態が発生する（図６中に点線で示すＶｘ1，Ｖｘ２）。このような状態でオートゼロ処理で対応しようとすれば、その後、画素１１の入射光量に応じた信号成分を読み出しても列信号線３１の電圧変化が少ないかほぼ変化しないので、黒または黒に近いダークな信号として出力されてしまい、黒化現象となる。

以下では、黒化現象が発生するような極端に過大な入射光があった場合の動作について、引き続き図６を参照しながら説明する。

ＡＺ期間において、過大な入射光により列信号線３１の電圧Ｖｘが低下すると、比較器出力制御回路３３内のコンデンサＣ１，Ｃ２には、列低下した原始画素信号Ｖｘの電圧と、参照信号Ｖrefの電圧がそれぞれ保持される。ＡＺ期間が終了すると、比較器出力制御回路３３内のラッチ回路３３１が活性化信号ＥＮにより活性化され、このときラッチ回路３３１のノード３３３ａの電圧は、コンデンサＣ１，Ｃ２に保持された電位の電位差に応じたものとなる。

ところが、上記のように原始画素信号Ｖｘの電圧が低下し、Ｖref信号線６６の参照信号Ｖrefの電圧以下になると、ラッチ回路３３１が活性化したときに、ノード３３３ａの電圧はＧＮＤレベルになる。

ラッチ回路のノード３３３ａは、そのままＮＡＮＤ回路３３５に接続されており、ＮＡＮＤ回路３３５の出力は比較器３２の出力信号Ｖoutの電圧レベルによらずＨ（High）レベルになる。

ラッチ回路３３１は、読み出し期間が終了するまで活性化された状態のため、ＮＡＮＤ回路３３５の出力もこの期間Ｈレベルを維持し続ける。結局、黒化現象が発生するような極端に過大な入射光があった場合には、カウンタ３５の入力信号は反転せず、カウント値は、信号成分を読み出すために準備された１０ビット分のカウント期間（1024クロック）でフルカウントした値となる。すなわち、白い状態となる。

このように、ランプ信号のゼロ調正期間にフローティングディフュージョンの電位が大きく変動するような条件に対し、構成要素が少なく極めて簡明な構成で黒化現象を抑止可能としたことが本発明の第１の特徴である。またＤ相の比較機関の身を計測する構成のため、固体撮像装置全体を簡明化することができる。

以上、本発明の実施の形態のいくつかを図面に基づいて説明したが、これらは例示であり、いわゆる当業者の知識に基づいて、種々の変形、改良を施した他の形態で本発明を実施することが可能である。

１ 固体撮像装置（ＣＭＯＳイメージセンサ）
１０ 画素アレイ
１１ 画素
１２ フォトダイオード（光電変換素子）
３０ 変換部群
３０ａ，３０ａ… 変換部
３２ 比較器
３３ 比較器出力制御回路
３５ カウンタ
６０ 参照信号生成回路
６１ ランプ信号線
６２ ランプ信号生成回路
６５ Ｖref発生回路
６６ Ｖref信号線
Ｒamp ランプ信号
Ｖｘ 原始画素信号
Ｖref 参照信号
Ｖout 比較信号

Claims (4)

1. 光電変換素子により光電変換された電荷を電荷量に応じた電圧の画素信号に変換して出力する画素と、
   前記画素から出力された画素信号を時間とともに変化するランプ信号と比較して比較信号を出力する比較手段と、
   前記ランプ信号に同期してカウントを開始し、入力端に供給される信号が反転するまでカウント動作を継続することにより比較時間を計測する計測手段と、
   前記比較手段の出力端と前記計測手段の入力端との間に介装されるとともに、前記画素信号が入力された比較器出力制御手段とを備え、
   前記比較器出力制御手段は、前記計測手段によりカウントが開始される際に、
   前記画素信号が、黒化現象に基づいて定めた所定値を超えている場合には、前記比較手段から出力された比較信号を前記計測手段の入力端に供給して当該比較信号が反転したときにカウント動作を停止させ、
   前記画素信号が、前記所定値以下である場合には前記計測手段の計測期間中に反転しない信号を供給して前記計測期間中カウント動作を継続させる
   ように構成した固体撮像装置。
2. 前記所定値は、前記画素の飽和レベルに基づいて設定された参照信号の電圧に基づいて定められる請求項１に記載の固体撮像装置。
3. 前記比較器出力制御手段は、
   二つのインバータがループ状に接続されて構成されたラッチ回路と、一方の入力端が前記ラッチ回路の第１のノードに接続され、他方の入力端が前記比較手段の出力端に接続されたＮＡＮＤ回路とを有し、
   前記第１のノードに前記画素信号の信号線が接続され、前記ラッチ回路の第２のノードに前記参照信号の信号線が接続され、
   前記ＮＡＮＤ回路の出力端が前記計測手段の入力端に接続されて構成される請求項２に記載の固体撮像装置。
4. 前記画素が行列状に配設されて画素アレイが形成され、
   前記比較手段、前記測手段および前記比較器出力制御手段は前記画素の列ごとに設けられて変換部を形成し、
   前記画素アレイにおける各行の画素を並列操作する列走査期間に、プリチャージ相を設けずに、データ相のみで構成した請求項１〜３に記載の固体撮像装置。

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