JP2007310549A - メモリ制御装置 - Google Patents

Abstract

【課題】ＤＤＲ／ＤＤＲ１／ＬＰＤＤＲ ＳＤＲＡＭの動作クロックの切り替わりに応じてデータ・ストローブ信号ＤＱＳの位相を好適に調整する。
【解決手段】メモリ・コントローラは、動作周波数レンジの異なる複数のＤＬＬを備え、動作周波数毎にＤＬＬを選択的に使用して動作周波数レンジを切り替えることによって、ＳＤＲＡＭの広い動作クロック範囲に対応する。また、ＤＬＬの他に１以上のＤＬも備え、ＤＬを使用して位相調整を行なうモードと、ＤＬＬを使用して位相調整を行なうモードを有し、ＳＤＲＡＭを低速動作で使用するときには、ＤＬＬを使用せずにＤＬモードで動作させて、消費電力を削減する。
【選択図】 図３

Description

本発明は、ＤＲＡＭなどの半導体メモリ装置に対するアクセス動作を制御するメモリ制御装置に係り、特に、メモリのバスが一定周期のクロック周波数に同期して動作するように改良されたＳＤＲＡＭに対するアクセス動作を制御するメモリ制御装置に関する。

さらに詳しくは、本発明は、立ち上がりと立ち下がりの両方を利用して同じクロックで２倍のデータ転送を実現するＤＤＲ ＳＤＲＡＭに対するアクセス動作を制御するメモリ制御装置に係り、特に、メモリ装置の動作クロックの切り替わりに応じてデータ・ストローブ信号ＤＱＳの位相を調整するメモリ制御装置に関する。

パーソナル・コンピュータやＰＤＡ、携帯電話機、デジタルカメラなど、さまざまな形態の情報機器が普及している。情報機器内では、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで構成される主記憶メモリを作業領域に利用しながら、プログラム・コードを実行することが基本動作となっている。

近年では、配線ルールの向上などの半導体製造技術の目覚しい進化とともに、ＣＰＵの動作クロックが高速化してきている。また、これと相俟って、メモリ・アクセスがボトルネックとならないよう、主記憶メモリの動作クロックも高速化してきている。

高速動作が可能なＤＲＡＭとして、例えば、メモリのバスが一定周期のクロック周波数に同期して動作するように改良されたＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）が知られており、従来のＤＲＡＭより高速にデータを読み書きできる。ＳＤＲＡＭには、内部には複数ビットのデータを並行して入出力できる複数のユニットを有し、外部とのインターフェースはこの複数ビットのデータをシリアル・データに変換して行なうことにより外部とのインターフェースを高速化する方式と、内部での動作をパイプライン化し、各パイプの動作を並行して行なうことにより高速化する方式がある。また、通常のメモリ・アクセスではクロックの立ち上がりのみを利用するのに対し、立ち上がりと立ち下がりの両方を利用して同じクロックで２倍のデータ転送を実現するＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭや、２００３年にＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）がＤＤＲをさらに高速化する規格として策定したＤＤＲ２などが知られている。

この種のクロック同期式の半導体メモリ装置は、外部から供給されるクロック信号に同期して内部回路を動作させてデータの入出力を行なう。通常、半導体メモリ装置は複数の出力端子を備えているが、これら出力端子から出力される各出力データには、チップ上の回路レイアウトに依存する信号線の配線長によりスキューが発生し、基準となるクロックに対するデータ・ストローブ信号ＤＱＳの位相誤差となって現れる。スキューの影響はクロック周波数が高くなるほど相対的に大きくなる。すなわち、高速な動作クロックで動作するＤＤＲ ＳＤＲＡＭからデータの読出しを行なう際には、１回当たりのデータ読み出し区間が極めて短くなるため、読み出しデータＤＱをデータ・ストローブ信号ＤＱＳでサンプリングできるようにするためには、データ・ストローブ信号に対する位相調整をシビアに行なう必要がある。

周期信号の位相調整には、遅延時間の小さい遅延バッファとセレクタの組み合わせにより構成される遅延ライン（Ｄｅｌａｙ Ｌｉｎｅ：ＤＬ）、あるいは、内部回路で使用する内部クロック信号を外部からの基準クロック信号に対して所定の位相を調整する同期遅延ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）回路を用いる方法が知られている。

例えば、ＤＤＲ−ＳＤＲＡＭから出力されるデータ・ストローブ信号ＤＱＳ及びデータ信号ＤＱを内部クロックに同期化するため、内部クロックを基準にしたデータ・ストローブ信号ＤＱＳの到達時間（遅延時間）を計測して、位相シフトによる遅延時間調整を行なう半導体集積回路について提案がなされており（例えば、特許文献１を参照のこと）、位相シフト回路にはＤＤＬなどを用いて遅延時間が常に９０度になるように常時調整するように構成することができる。

ＤＬは、複数個の遅延バッファを用いてデータ・ストローブ信号ＤＱＳの位相を調整する構成であるが、バッファ１個を通過する際に１〜４ナノ秒程度の個体差があるため、高周波数の動作クロックにおいては精密な位相調整が困難である。

一方、ＤＬＬは、内部で入力波形と出力波形の遅延を調整し、位相を一致させて逓倍のクロックを出力する構成である。例えば、遅延量が選択可能で、基準信号を選択された遅延量だけ遅延させ、出力タイミング信号として出力するディレイ回路と、基準信号の位相と出力タイミング信号の位相を比較する位相比較回路と、位相比較結果を基にディレイ回路の遅延量を選択するディレイ制御回路から成るＤＬＬについて提案がなされており（例えば、特許文献２を参照のこと）、タイミング調整のための遅延量が固定でなく基準信号と比較して所定の位相関係となるように出力信号の遅延量を調整することができる。ＤＬＬを用いることで精密な位相調整が可能であるが、動作周波数がＤＬＬの性能で規定された範囲に限定されることや、ＤＬに比べ消費電力が高くなるという問題がある。

回路の動作クロックが増大する一方、必要に応じてクロック・ダウンして低消費電力化を図るという機構が広く採り入れられている。例えば、ＣＰＵにおいては計算負荷に応じて動作クロックを選択する。メモリ装置においては、ＣＰＵやその他の装置からのアクセスが多重化すると動作クロックを高くするが、単一の装置からしかアクセスされない期間は低い動作クロックでよい。

動作クロックが可変となる場合、データ・ストローブ信号ＤＱＳの位相調整を単一のＤＬＬで実現することは困難である。また、高い動作クロックを用いるときにはＤＬＬによる精密な位相調整が必要であるが、ＤＬでも充分な位相調整を行なうことができる低い動作クロックでＤＬＬを用いると電力を徒に消費することになる。

特開２００５−７８５４７号公報、段落００３２〜００３５ 特開平１０−１１２１８２号公報、段落００１８〜００１９

本発明の目的は、立ち上がりと立ち下がりの両方を利用して同じクロックで２倍のデータ転送を実現するＤＤＲ ＳＤＲＡＭに対するアクセス動作を好適に制御することができる、優れたメモリ制御装置を提供することにある。

本発明のさらなる目的は、メモリ装置の動作クロックの切り替わりに応じてデータ・ストローブ信号ＤＱＳの位相を好適に調整することができる、優れたメモリ制御装置を提供することにある。

本発明は、上記課題を参酌してなされたものであり、データ・ストローブ信号ＤＱＳのエッジ（変化点）と読み出しデータＤＱのエッジを一致させて出力するメモリ装置からのデータの読み出し動作を制御するメモリ制御装置であって、
動作周波数レンジの異なる複数の同期遅延ループを備え、いずれかの同期遅延ループを用いて前記メモリ装置から入力するデータ・ストローブ信号ＤＱＳの位相を調整する位相調整部と、
前記位相調整部内においてデータ・ストローブ信号ＤＱＳの位相調整に用いる同期遅延ループを、前記メモリ装置の動作周波数に応じて選択する選択部と、
前記位相調整部により位相が調整されたデータ・ストローブ信号ＤＱＳを用いて、前記メモリ装置から読み出されたデータ信号ＤＱのサンプリングを行なうデータ・サンプリング部と、
を具備することを特徴とするメモリ制御装置である。

クロック同期式のＤＲＡＭ、とりわけＤＤＲ、ＤＤＲ２ ＳＤＲＡＭを搭載するデータ処理システムにおいては、データ転送が高速になるため、精密な位相調整回路が必要となる。位相調整回路としてはＤＬＬが知られているが、動作周波数がＤＬＬの性能で規定された範囲に限定されるため、ＳＤＲＡＭの動作クロック切り替えに対応できない、ＤＬＬを必要としない程度の低い動作周波数でもＤＬＬを動作させると消費電力が高くなる、といった問題がある。

そこで、本発明に係るメモリ制御装置は、動作周波数レンジの異なる複数のＤＬＬを備え、動作周波数毎にＤＬＬを選択的に使用して、動作周波数レンジを切り替えるように構成した。したがって、ＳＤＲＡＭの広い動作クロック範囲に対応することができる。

また、本発明に係るメモリ制御装置は、動作周波数レンジの異なるＤＬＬの他に、１以上のＤＬも備え、ＤＬを使用して位相調整を行なうモードと、ＤＬＬを使用して位相調整を行なうモードを有している。したがって、ＳＤＲＡＭを高速動作から低速動作に切り替えて使用する場合には、ＤＬＬを使用せずにＤＬモードで動作させることにより、消費電力を削減することができる。

例えば、ＬＰＤＤＲのように下限周波数のないメモリを使用し、動作周波数を１３３ＭＨｚ、６６ＭＨｚという具合に切り替える場合には、ＤＬＬによりクロックのロックが可能となる６６〜１３３ＭＨｚ帯ではＤＬＬを用いてデータ・ストローブ信号ＤＱＳの位相調整を行なうことができるが、ＤＬＬを用いると消費電力の浪費となる動作周波数ではＤＬモードに切り替えることで消費電力を抑制することができる。

本発明によれば、立ち上がりと立ち下がりの両方を利用して同じクロックで２倍のデータ転送を実現するＤＤＲ ＳＤＲＡＭに対するアクセス動作を好適に制御することができる、優れたメモリ制御装置を提供することができる。

また、本発明によれば、メモリ装置の動作クロックの切り替わりに応じてデータ・ストローブ信号ＤＱＳの位相を好適に調整することができる、優れたメモリ制御装置を提供することができる。

クロック同期式のＤＲＡＭ、とりわけＤＤＲ、ＤＤＲ２ ＳＤＲＡＭを搭載するデータ処理システムにおいては、データ転送が高速になるため、精密な位相調整回路が必要となる。本発明に係るメモリ制御装置は、動作周波数レンジの異なる複数のＤＬＬを備え、動作周波数毎にＤＬＬを選択的に使用して動作周波数レンジを切り替えることにより、ＳＤＲＡＭの広い動作クロック範囲に対応することができる。

また、本発明に係るメモリ制御装置は、ＤＬを使用して位相調整を行なうモードと、ＤＬＬを使用して位相調整を行なうモードを有しているので、ＳＤＲＡＭを高速動作から低速動作に切り替えて使用する場合には、ＤＬＬを使用せずにＤＬモードで動作させることにより、消費電力を削減することができる。また、動作途中にメモリ装置の周波数の切り替えを行なう際には、システム全体をリセットすることなく、周波数を切り替えることができる。

本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。

以下、図面を参照しながら本発明の実施形態について詳解する。

本発明は、クロック同期式のＤＲＡＭ、とりわけＤＤＲ、ＤＤＲ２ ＳＤＲＡＭを搭載するデータ処理システムにおいて適用することができる。図１には、データ処理システムの一例として、デジタルスチルカメラ１の構成を示している。

図示のデジタルスチルカメラ１は、撮像素子１１と、前処理部１２と、カメラ・デジタル信号処理部（ＤＳＰ）１６で構成され、

撮像素子１１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：電荷結合素子）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補性金属酸化膜半導体）などの光電変換効果を持つ各画素が２次元に配列され、受光側には例えばＧ市松ＲＢ色コーディング単板が配設されている。各色フィルタを通した入射光量に対応する信号電荷が各画素に蓄積され、各画素から読み出される３色の各信号電荷量からその画素位置における入射光の色を再現することができる。

前処理部１２は、ＣＤＳ／ＡＧＣ／ＡＤＣブロック１３と、タイミング・ジェネレータ１４と、Ｖドライバ１５で構成される。

ＣＤＳ／ＡＧＣ／ＡＤＣブロック１３では、画素信号中の撮像素子１１から受ける信号の低雑音を高精度に抑圧した後（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ（相関二重サンプリング）：ＣＤＳ）、デジタル信号に変換し、さらにＡＧＣ（Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ：自動利得制御回路）により適正なゲイン・コントロールをかける。

タイミング・ジェネレータ１４は、撮像素子１１を駆動するためのタイミング・パルス信号を生成する。そして、Ｖドライバ１５は、このタイミング・パルス信号に従って、撮像素子１１の各画素の電荷を垂直方向にライン単位で出力するための駆動信号を出力する。

カメラＤＳＰ部１６は、カメラ信号処理部１７と、解像度変換部１８と、画像コーデック処理部１９と、メモリ制御部２０と、表示制御部２１と、メディア制御部２２を備えている。

カメラ信号処理部１７は、前処理部１２から送られてくる画像信号に対しＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）によりホワイトバランス・ゲインを掛けて適正な色状態を再現し、さらにデモザイク処理によりＲＧＢ画面信号を作成する。また、カメラ信号処理部１７は、ＲＧＢ画像信号に対してγ補正を施し、画像情報をモニタ出力、プリントアウト、又は画像記録する際に適した階調に変換する。

解像度変換部１８は、画像のサイズの変更を行なう。画像コーデック処理部１９は、ＲＧＢ画像信号を輝度信号と色差信号（Ｙ／Ｃｒ／Ｃｂ）に色空間変換し、ＪＰＥＧ（Ｊｏｉｎｔ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）圧縮などの符号化処理を行なう。

メモリ制御部２０は、撮影した画像情報などのデータをメモリ装置２４に対して書き込みや読み出しを行なうためのアクセス動作を制御する。本実施形態では、メモリ装置２４は、メモリのバスが一定周期のクロック周波数に同期して動作するように改良されたＳＤＲＡＭ、さらに具体的に言えば、立ち上がりと立ち下がりの両方を利用して同じクロックで２倍のデータ転送を実現するＤＤＲ、ＤＤＲ２、若しくはＬＰＤＤＲ ＳＤＲＡＭで構成されている。また、メモリ装置２４は、処理の緊急度に応じて動作周波数を切り替えて、適宜高速動作を行なうことができる。

クロック同期式のＳＤＲＡＭは、複数の出力端子を備え、これら出力端子から出力される各出力データにはチップ上の回路レイアウトに依存する信号線の配線長によりスキューが発生し、基準となるクロックに対するデータ・ストローブ信号ＤＱＳの位相誤差となって現れる。とりわけ、高速な動作クロックで動作するＤＤＲ ＳＤＲＡＭなどの場合には、メモリ制御部２０は、読み出しデータＤＱをデータ・ストローブ信号ＤＱＳでサンプリングできるようにするためには、データ・ストローブ信号に対する位相調整をシビアに行なう必要がある。但し、位相調整を行なう仕組みの詳細については後述に譲る。

表示制御部２１は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）などで構成されるモニタ・ディスプレイ２５の駆動を制御し、例えばメモリ装置２４に保持されている撮影画像の表示出力を行なう。

メディア制御部２２は、メモリスティック（登録商標）などの着脱可能な記録メディア２６を装填するためのスロットを備え、記録メディア２６へのデータの書き込みや読み出しを行なう。例えばメモリ装置２４に保持されている撮影画像ファイルを記録メディア２６に記録する。

また、カメラＤＳＰ部１６は、バス・インターフェース・ユニット（ＢＩＵ）２３を介して制御部２７に接続されている。制御部２７は、シャッターボタンやズーム、その他のカメラ・ワークなどをユーザが指示するための操作部２８と、ユーザ操作に応じて当該装置全体の動作を統括的に制御するＣＰＵ２９と、ＣＰＵ２９にとっての主記憶メモリであるＲＡＭ３０と、プログラム・コードや装置情報などを不揮発的に保持するＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）３１などで構成される。

続いて、デジタルスチルカメラにおける撮影動作について説明する。

操作部２８を介して入力されたユーザの撮影動作指示により、撮像素子１１、並びに前処理部１２が動作し、画像情報がカメラＤＳＰ部１５に取り込まれる。そして、カメラ信号処理部１７にてＲＧＢ画像フレームを生成した後、メモリ制御部２０がメモリ装置２４に書き込む（画像キャプチャ）。

また、カメラＤＳＰ部１６では、キャプチャした後のデータを、メモリ制御部２０を通してメモリ装置２４から読み出して、カメラ信号処理８６にて、γ補正などの信号処理を行なった後、メモリ制御部２０を通してメモリ装置２４に書き込む（ＤＳＰ）。

また、信号処理後の画像データをメモリ装置２４から読み込み、解像度変換部１８にて画像フレームのサイズを変更し、表示制御部３１を通して、モニタ・ディスプレイ２５に表示出力する。

また、メモリ装置２４から読み込まれたデータを、解像度変換１８にて画サイズを変更し、さらに画像コーデック処理部１９にて、ＪＰＥＧ又はＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）などのストリーム・データに圧縮してから、メディア制御部２２を通して記録メディア２６に書き込む。

また、上記で撮影した１枚又は複数枚の画像フレームをモニタ・ディスプレイ２５に表示する場合、最初にメモリ装置２５の表示エリアに黒パッディングを行なう。その後、記録メディア２６のストリーム・データを画像コーデック処理部１９にて伸張し、メモリ装置２４に書き込み、そのデータを、表示制御部２１を通してモニタ・ディスプレイ２５に表示させる。

ここで、撮影時や再生時のストリーム・データを画像コーデック処理部１９で伸張処理してメモリ装置２４に書き込むまでの処理は高速で行なう必要がある。また、かかる処理が終了して、モニタ・ディスプレイ２５に撮影画像を表示出力するときには表示制御部２１だけが動作するから、リアルタイム表示のためにはメモリ装置２４は最低周波数まで下げて動作すれば充分である。

既に述べたように、メモリ装置２４は、ＤＤＲ、ＤＤＲ２、若しくはＬＰＤＤＲ ＳＤＲＡＭで構成され、複数の出力端子から出力される各出力データにはチップ上の回路レイアウトに依存する信号線の配線長によりスキューが発生して、基準となるクロックに対するデータ・ストローブ信号ＤＱＳの位相誤差となって現れる。とりわけメモリ装置２４が高速な動作周波数で動作する際には、メモリ制御部２０は、読み出しデータＤＱをデータ・ストローブ信号ＤＱＳでサンプリングできるようにするためには、データ・ストローブ信号ＤＱＳに対する位相調整をシビアに行なう必要がある。

位相調整回路としてはＤＬＬが知られているが、動作周波数がＤＬＬの性能で規定された範囲に限定されるため、ＳＤＲＡＭの動作クロック切り替えに対応できない。

そこで、本実施形態では、メモリ制御部２１は、動作周波数レンジの異なる複数のＤＬＬを備え、動作周波数毎にＤＬＬを選択的に使用して、動作周波数レンジを切り替えるように構成されている。したがって、ＳＤＲＡＭの広い動作クロック範囲に対応することができる。

図２には、この場合のメモリ制御部２１の構成例を示している。但し、データ・ストローブ信号ＤＱＳの位相調整の説明に無関係となる回路部分については図示を省略している。

図示のメモリ制御部２１は、ＬＰＤＤＲ／ＤＤＲ／ＤＤＲ２ ＳＤＲＡＭのような高い周波数で動作させるメモリ装置２４に対応してアクセス動作をインターフェース制御する。ＳＤＲＡＭ自体は公知であり、ここでは詳細な説明を省略するが、行アドレス・ストローブ信号（ＲＡＳ）、列アドレス・ストローブ信号（ＣＡＳ）、書き込みイネーブル信号（ＷＥ）など各種制御信号はメモリ・クロック信号としてのクロックの立ち上がりでラッチされ、データ信号ＤＱは双方向ストローブ信号としてのデータ・ストローブ信号ＤＱＳとともに転送され、データ・ストローブ信号ＤＱＳは読み出し／書き込み動作時にデータ入出力の動作基準クロックとなる。読み出し動作時に、メモリ装置２４は、データ・ストローブ信号ＤＱＳのエッジ（変化点）と読み出しデータのエッジを一致させて出力する。また、書き込み動作時には、メモリ制御装置３１はデータ・ストローブ信号ＤＱＳのエッジを書き込みデータの中央に配置させて、メモリ装置２４に向けて出力する。

メモリ装置２４がＬＰＤＤＲ／ＤＤＲ２ ＳＤＲＡＭで構成される場合、その動作可能な周波数差は大きいため、Ｌｏｃｋすなわち同期可能な周波数はＤＬＬによって異なる。このため、メモリ制御部２０は、図示のように複数のＤＬＬを搭載し、使用する周波数に応じてＤＬＬを選択する。各ＤＬＬにおいて同期可能な周波数帯は、例えば以下の通りである。

ＤＬＬ１： ６０〜１００ＭＨｚ
ＤＬＬ２： １００〜１４０ＭＨｚ
ＤＬＬ３： １４０〜１８０ＭＨｚ

ＤＬＬの選択方法は、メモリ制御部２０内のＤＬＬ選択／内部・外部設定レジスタにて選択が可能である。また、メモリ制御部２０外部からもＤＬＬ選択の設定が可能である。

外部からＤＬＬ選択を設定する場合、メモリ制御部２０の外で固定値を入力するか、又はメモリ制御部２０外に設けたレジスタを通して設定するなど、さまざまな形態が考えられる。この場合、ＤＬＬ選択／内部・外部設定レジスタにて内部設定をオフにする。

一方、メモリ制御部２０内のレジスタから選択する場合は、ＤＬＬ選択／内部・外部設定レジスタにて内部設定をオンにして、使用するＤＬＬを選択する。そこで設定された信号はセレクタにてどのＤＬＬが有効かを位相調整回路へ送信する。位相調整回路は、送られてきた情報から、選択されたＤＬＬを有効化する。

いずれかの手順でＤＬＬが選択された以降は、メモリ装置２４から入力されたデータ・ストローブ信号ＤＱＳは指定されたＤＬＬを通ってサンプリング回路へ送信され、データ信号ＤＱのサンプリングが行なわれる。

図２に示したようなメモリ制御部２１の構成によれば、ＳＤＲＡＭの広い動作クロック範囲に対応することができる。しかしながら、ＤＬＬを必要としない程度の低い動作周波数でもＤＬＬを動作させると消費電力が高くなるという問題がある。

そこで、変形例として、動作周波数レンジの異なるＤＬＬの他に、複数のＤＬも備え、ＤＬを使用して位相調整を行なうモードと、ＤＬＬを使用して位相調整を行なうモードを設けるようにしてもよい。このような場合、メモリ装置２４を高速動作から低速動作に切り替えて使用する場合には、ＤＬＬを使用せずにＤＬモードで動作させることにより、消費電力を削減することができる。

例えば、ＬＰＤＤＲのように下限周波数のないメモリを使用し、動作周波数を１３３ＭＨｚ、６６ＭＨｚという具合に切り替える場合には、ＤＬＬによりクロックのロックが可能となる６６〜１３３ＭＨｚ帯ではＤＬＬを用いてデータ・ストローブ信号ＤＱＳの位相調整を行なうことができるが、ＤＬＬを用いると消費電力の浪費となる動作周波数ではＤＬモードに切り替えることで、無駄な消費電力を抑制することができる。

図３には、この場合のメモリ制御部２１の構成例を示している。但し、データ・ストローブ信号ＤＱＳの位相調整の説明に無関係となる回路部分については図示を省略している。

図示のように、メモリ制御部２０内には、複数のＤＬＬ並びに複数のＤＬが搭載されている。そして、周波数域に応じて最適なＤＬＬ又はＤＬを選択することができる。

ＤＬＬ並びにＤＬの選択方法は、メモリ制御部２０内のＤＬＬ選択／内部・外部設定レジスタにて選択が可能である。また、メモリ制御部２０外部からもＤＬＬ選択の設定が可能である。

外部からＤＬＬ選択を設定する場合、メモリ制御部２０の外で固定値を入力するか、又はメモリ制御部２０外に設けたレジスタを通して設定するなど、さまざまな形態が考えられる。

一方、メモリ制御部２０内のレジスタから選択する場合は、ＤＬＬ選択／内部・外部設定レジスタにて内部設定をオンにして、使用するＤＬＬを選択する。そこで設定された信号はセレクタにてどのＤＬＬが有効かを位相調整回路へ送信する。位相調整回路は、送られてきた情報から、選択されたＤＬＬを有効化する。

いずれかの手順でＤＬＬが選択された以降は、メモリ装置２４から入力されたデータ・ストローブ信号ＤＱＳは指定されたＤＬＬを通ってサンプリング回路へ送信され、データ信号ＤＱのサンプリングが行なわれる。

また、本実施形態に係るメモリ制御部２０は、動作途中にメモリ装置２４の周波数の切り替えを行なう際には、システム全体をリセットすることなく、周波数を切り替えるようになっている。図４には、動作途中でメモリ装置２４のクロック周波数を切り替え、最適なＤＬＬ又はＤＬに設定を切り替えるための処理手順をフローチャートの形式で示している。

メモリ装置２４に対するデータの書き込み又は読み出し動作が一旦終了すると（ステップＳ１）、メモリ装置２４をセルフ・リフレッシュ・モードに遷移させる（ステップＳ２）。

ＤＲＡＭのメモリ・セルは１個のトランジスタに１個のキャパシタが接続され、キャパシタに電荷を蓄積することでデータを記憶している。そして、キャパシタの電荷は時間とともに減少することから、定期的に電荷の再補充すなわちリフレッシュを行なわなければならないことが知られている。セルフ・リフレッシュとは、メモリ装置に内蔵したタイマ若しくはカウンタなどの回路で、最適な間隔で自動的にリフレッシュを行なう動作である。セルフ・リフレッシュ・モード下では、メモリ装置２４への電力供給のみでデータが保持されるので、省エネルギになるとともに、メモリ装置２４内のデータが消去されないようすることができる。

そして、メモリ装置２４の動作周波数を変更するとともに（ステップＳ３）、その動作周波数に適したＤＬＬ、又は、動作周波数が低い場合にはＤＬを選択し（ステップＳ４）、セルフ・リフレッシュ・モードから出て（ステップＳ５）、周波数の変更処理を終了する。

以降は、メモリ装置２４から入力されたデータ・ストローブ信号ＤＱＳは指定されたＤＬＬを通ってサンプリング回路へ送信され、データ信号ＤＱのサンプリングが行なわれる。

以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。

本明細書では、クロック同期式のＳＤＲＡＭ用のメモリ・コントローラに対して適用した実施形態を中心に説明してきたが、ＤＤＲやＤＤＲ２だけでなく、ＤＤＲ３、ＧＤＤＲ（Ｇｒａｐｈｉｃ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）などにも同様に本発明を適用することができる。また、基準となる動作クロックに対するデータ・ストローブ信号ＤＱＳのスキューの問題はＳＤＲＡＭに限定されるものではなく、高速な周波数クロックで動作するさまざまな半導体メモリ装置に共通の問題であり、同様に本発明を適用することができる。

また、本発明を適用したデータ処理システムとしてデジタルスチルカメラを例に挙げたが、本発明の要旨はこれに限定されるものではなく、パーソナル・コンピュータやＰＤＡ、携帯電話機、あるいはＣＰＵとその作業エリアとしての半導体メモリ装置で構成されるその他さまざまなタイプのデータ処理システムに本発明を適用することができる。

要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。

図１は、デジタルスチルカメラ１の構成を示した図である。 図２は、メモリ制御部２１の構成例を示した図である。 図３は、メモリ制御部２１の他の構成例を示した図である。 図４は、動作途中でメモリ装置２４のクロック周波数を切り替えて最適なＤＬＬ又はＤＬに設定を切り替えるための処理手順を示したフローチャートである。

符号の説明

１…デジタルスチルカメラ
１１…撮像素子
１２…前処理部
１３…ＣＤＳ／ＡＧＣ／ＡＤＣブロック
１４…タイミング・ジェネレータ
１５…Ｖドライバ
１６…カメラＤＳＰ部
１７…カメラ信号処理部
１８…解像度変換部
１９…画像コーデック処理部
２０…メモリ制御部
２１…表示制御部
２２…メディア制御部
２３…バス・インターフェース・ユニット（ＢＩＵ）
２４…メモリ装置
２５…モニタ・ディスプレイ
２６…記録メディア
２７…制御部
２８…操作部
２９…ＣＰＵ
３０…ＲＡＭ
３１…ＥＥＰＲＯＭ

Claims (6)

1. データ・ストローブ信号ＤＱＳのエッジ（変化点）と読み出しデータＤＱのエッジを一致させて出力するメモリ装置からのデータの読み出し動作を制御するメモリ制御装置であって、
   動作周波数レンジの異なる複数の同期遅延ループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備え、いずれかの同期遅延ループを用いて前記メモリ装置から入力するデータ・ストローブ信号ＤＱＳの位相を調整する位相調整部と、
   前記位相調整部内においてデータ・ストローブ信号ＤＱＳの位相調整に用いる同期遅延ループを、前記メモリ装置の動作周波数に応じて選択する選択部と、
   前記位相調整部により位相が調整されたデータ・ストローブ信号ＤＱＳを用いて、前記メモリ装置から読み出されたデータ信号ＤＱのサンプリングを行なうデータ・サンプリング部と、
   を具備することを特徴とするメモリ制御装置。
2. 前記メモリ装置は、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、若しくはＬＰＤＤＲ ＳＤＲＡＭで構成される、
   ことを特徴とする請求項１に記載のメモリ制御装置。
3. 前記選択部は、外部からの設定選択に基づいて使用する同期遅延ループを選択する、
   ことを特徴とする請求項１に記載のメモリ制御装置。
4. 選択する同期遅延ループの情報を保持するレジスタをさらに備え、
   前記選択部は、レジスタに保持されている設定選択に基づいて使用する同期遅延ループを選択する、
   ことを特徴とする請求項１に記載のメモリ制御装置。
5. 前記位相調整部は、動作周波数レンジの異なる同期遅延ループの他に、１以上の遅延ライン（Ｄｅｌａｙ Ｌｉｎｅ）も備え、
   前記選択部は、前記メモリ装置の動作周波数に応じて、遅延ラインを使用して位相調整を行なうモードと、同期遅延ループを使用して位相調整を行なうモードのいずれかを選択する、
   ことを特徴とする請求項１に記載のメモリ制御装置。
6. 前記メモリ装置は、内蔵したタイマ若しくはカウンタなどの回路でリフレッシュ動作を自動的に行なうセルフ・リフレッシュ機能を備えるとともに、駆動中に動的に動作周波数を切り替えることができ、
   前記メモリ装置の動作周波数の切り換えに伴って前記選択部が同期遅延ループ若しくは遅延ラインの切り替えを行なう際に、あらかじめ前記メモリ装置のセルフ・リフレッシュ動作を起動する、
   ことを特徴とする請求項１に記載のメモリ制御装置。
   

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