JP2008167349A - 画像表示制御装置 - Google Patents

Abstract

【課題】被写体画像を表示する画像表示システムの消費電力を低減する。
【解決手段】ビューファインダなどの表示デバイス（３）に対し、カメラモジュール（１）からの画像データを表示する際、画像サイズ変換回路（１０）からの表示に適したサイズの画像データを、表示用信号生成回路（１２）に内蔵されるラインメモリ（ＬＭ１−ＬＭｎ）を通して表示する。このラインメモリを含む画像データ記憶部（１２ａ）における垂直同期確立は、フレーム先頭画素指示（ＶＦ）とラインメモリからの１ラインの読出完了指示とに従って読出アドレスの初期化を行なう。
【選択図】図１

Description

この発明は、画像表示制御装置に関し、特に、カメラモジュールにおいて被写体の撮像状態をモニタする表示装置での画像表示を行なうための画像表示制御装置に関する。カメラモジュールは、デジタルスチルカメラまたはデジタルビデオカメラであり、表示装置は、ビューファインダまたは液晶モニタである。

デジタルスチルカメラおよびデジタルビデオカメラなどの固体撮像素子を用いたカメラにおいては、撮影対象を視認するために、液晶表示素子（ＬＣＤ）を用いたビューファインダまたは液晶モニタが用いられる。デジタルスチルカメラのビューファインダ上への画像表示の際には、たとえば特許文献１（特開２００６−２６７３８１号公報）に示されるように、以下の手順の画像データ処理が行なわれる。すなわち、ＣＣＤ（電荷結合素子）またはＣＭＯＳセンサなどの固体撮像素子を用いて、被写体のアナログ画像情報を生成する。このアナログ画像情報を、アナログフロントエンドによりデジタル画像データに変換した後、画像処理コントローラの制御のもとに、変換画像データをバッファメモリに格納する。

次に、画像処理コントローラにより、バッファメモリから画像データを読出してホワイトバランス補正などの処理を行なって再度バッファメモリに格納する。その後、再び、画像コントローラの制御のもとに、フレーム単位でバッファメモリから画像データを読出してビデオ信号に変換する。このビデオ信号は、ビューファインダ上への表示用の所定のサイズにリサイズされた後、液晶表示素子のビューファインダに転送されて表示される。

このバッファメモリは、画像データなどのデータの一時保管用メモリとして利用され、画像データに対して各種処理を行なう際の作業領域として利用される。

また、デジタルスチルカメラにおいても、撮影後の画像を確認するために、液晶モニタが一般に利用される。特許文献１に示される構成において、この液晶モニタへの表示の際には、再度、画像処理コントローラが、バッファメモリに格納された画像データを読出し、ホワイトバランス補正、階調補正および色補正などの所定の画像処理を施した後、バッファメモリに格納する。このバッファメモリに格納した画像データを、再度読出してビデオ信号に変換して、液晶モニタ表示用の所定のサイズにリサイズした後に、液晶モニタに出力して表示する。

また、カメラモジュールではないものの、入力側画像表示方式と出力側画像表示方式とが異なる場合に、両者の同期周波数の整合のためのインターフェイスとしてスキャンコンバータが用いられることが、特許文献２（特開２０００−０２３１０８号公報）および特許文献３（特開２００１−１２５５４８号公報）に示されている。

特許文献２に示される構成においては、画像データ格納用のバッファメモリとして、数ラインの画素データを格納するラインメモリが用いられる。この場合、フレーム単位では、入力および出力の制御が行なわれない。このような書込／読出の場合、書込側のクロック信号と読出側のクロック信号とは別々のクロック信号が利用される。入力側の水平同期信号と書込クロック信号の位相のずれと出力側の水平同期信号と読出クロック信号との位相のずれが異なる場合には、出力側表示画像においてジッタが発生する。特許文献２は、このようなジッタを防止するために、以下のようなラインメモリへの書込を行なう。すなわち、入力側において、水平同期信号と書込クロック信号との時間差（位相差）に応じて、画素データの振幅補正を行なってラインメモリに書込む。この振幅補正においては、隣接入力画素の振幅の差分値を書込クロック信号の周期で除算する。その後、書込クロック信号と書込水平同期信号の時間差を乗算し、書込画素データを生成する。

特許文献３に示される構成においては、同様、画素データ格納のバッファメモリとして、ラインメモリが用いられる。この特許文献３においては、ラインメモリをバッファメモリとして用いる際、書込クロック信号および読出クロック信号は別々のクロック信号を利用する。これらの書込および読出クロック信号のタイミングのずれを調整するために、画素データの書込および読出のタイミング調整を行なう。すなわち、入力側および出力側の解像度の差に応じて、入力側水平同期信号および出力側水平同期信号の周期を、１動作クロック信号期間単位で調整する。この水平同期信号の周期の調整により、１垂直走査期間内における水平同期信号の数を調整する。また、ラインメモリに対する書込および読出を同時に同一の初期位置から行なうと、書込および読出速度の差によりラインメモリにオーバーフロー／アンダーフローが生じる可能性がある。特許文献３においては、このようなアンダーフローおよびオーバーフローを防止するために、ラインメモリの読出開始時点を算出して、初期設定する。
特開２００６−２６７３８１号公報 特開２０００−０２３１０８号公報 特開２００１−１２５５４８号公報

特許文献１に示されるデジタルカメラの構成においては、バッファメモリとして、数フレームの画像データを格納するメモリが用いられる。したがって、このバッファメモリの記憶容量が大きく、１チップのシステムＬＳＩで画像処理コントローラと同一チップ上に集積化することは困難であり、小型化／集積化に対する障害となる。また、画像処理コントローラの外部にフレームメモリを接続する場合、画像データの入出力を行なうための外部バスコントローラおよびＤＭＡ（ダイレクト・メモリ・アクセス）コントローラなどの回路を動作させる必要がある。ＤＭＡコントローラは、メインコントローラとして機能するＣＰＵを介することなく直接画像データの書込／読出を行なうために設けられる。このため、消費電力が増加するという問題が生じる。また、このフレームメモリを外部に設ける場合、外部バスコントローラおよびＤＭＡコントローラなどの回路の動作クロック周波数は、フレームメモリに対するデータの書込／読出を滞りなく実行することのできる程度のクロック速度までしか低減することができない。したがって、ビューファインダ使用時の低消費電力化が困難であるという問題が生じる。

特許文献２においては、ラインメモリへの画像データの書込時に、入力水平同期信号と書込クロック信号との時間差に応じて、入力画素データの振幅補正を行なう。この振幅補正においては、隣接画素間で、画素データの振幅が直線的に変化すると仮定している。画像が緩やかに変化する場合には、この直線比例配分での振幅補正で対応することが可能である。しかしながら、輪郭などの画像が急激に変化する領域においては、補正された画素データが、正確に、入力画素データに対応することができない可能性があり、正確な画像を再製することが困難であるという問題が生じる。

また、この特許文献２においては、ラインメモリへの画素データの書込および読出は、別々の動作クロック信号に同期して行なっている。これらの動作クロック信号の位相／周波数のずれにより、ラインメモリにおいてオーバフロー／アンダフローが生じる可能性がある。しかしながら、このような状態については、特許文献２は何ら考慮していない。

特許文献３は、ラインメモリを利用するスキャン変換における画像データの書込および読出の同期化の問題について検討している。しかしながら、この特許文献３においては、初期化シーケンスにおいて、入力側および出力側の解像度の差に応じて出力側の水平走査周期を調整して、画面に表示される有効表示領域の水平走査線数を、解像度に応じた値に設定している。入力側の調整後の表示画素数とクロック信号の周期との積が、出力側の表示画素数と出力クロック信号の周期との積とが等しくなるかを判定する。水平同期信号の周期の調整操作においては、各判定結果に従って、水平走査期間を、動作クロック信号の１周期ずつ増減する。最終的に有効画像領域の水平走査線数が所望の値に達しているか判定する。所望の水平走査線数が表示可能となるまで、水平走査周期の調整を繰返し実行する。したがって、この水平同期確立のために複雑な計算を実行する必要があり、判定までに長時間を要する。また、１動作クロック信号単位で出力水平同期信号の周期を調整しており、この初期化シーケンスに長時間を要することとなる。この結果、デジタルスチルカメラにおいては、この特許文献３の同期確立手法を適用した場合、ビューファインダに撮影対象の画像が正確に表示されるまでに時間を要し、シャッターチャンスを逃がす可能性がある。

また、特許文献３においては、一旦初期化シーケンスにおいて出力側の画素データの読出タイミングが確立されると、以後は固定的にこの確立されたタイミングで、ラインメモリから画素データの読出が行なわれる。したがって、動作期間中に、たとえば電源電圧の変動などにより、動作クロック信号の周波数が変動した場合、正確な画像データの読出再生を行なうことができなくなる可能性が生じる。

したがって、これらの特許文献２および３のスキャンコンバータの構成は、そのまま、デジタルスチルカメラまたはデジタルビデオカメラなどのビューファインダまたは液晶モニタに表示する構成に適用するのは困難である。

それゆえ、この発明の目的は、画像の表示方式を簡易な制御で正確に変換して低消費電力で、撮影対象の画像をリアルタイムで表示することのできる画像表示制御装置を提供することである。

この発明に係る画像表示制御装置は、要約すれば、撮影対象画像モニタ用の表示デバイスへの画像表示に、画像表示制御装置に内蔵されるラインメモリを利用する。画像データのラインメモリからの読出は、ラインメモリへのカメラモジュールからの画像データの格納状態および表示デバイスへの画像データの読出状態に応じて、読出アドレスの初期化を実行する。すなわち、１フレームの先頭画素データの格納指示と画像データの１ラインの最終画素の読出とに従って、ラインメモリの読出アドレスの初期化を行なう。

この発明に従う画像表示制御装置は、１つの実施の形態においては、各々が画面上の１ラインの画素データを格納する複数のラインメモリと、この複数のラインメモリへの画像データを格納するデータ書込装置と、複数のラインメモリから格納画素データを順次読出して表示装置へ転送するデータ読出装置とを含む。このデータ読出装置は、データ書込装置からの画面先頭位置画素書込指示とこの先頭位置画素書込指示が与えられてから所定巣のラインメモリの読出完了後読出位置を画像記憶装置の先頭位置に初期化する。

この発明においては、ラインメモリを利用している。したがって、フレームメモリを利用する構成に比べて、その占有面積および価格を低減することができる。また、このラインメモリを表示制御装置に内蔵することにより、外部バスを介してフレームメモリをドライブする必要がなく、消費電力が低減される。

さらに、ラインメモリへのデータの格納状況とこの画像データのラインメモリからの読出状況とに応じてラインメモリからの読出の調整を行なっている。したがって、複雑な制御操作を行なうことなく、容易にラインメモリに対する画素データの格納および読出を正確に行なうことができる。

また、ラインメモリの画像データの格納および読出状況に応じてこのラインメモリからの画素データの読出を調整している。したがって、書込および読出用の動作クロック信号が、この表示操作中に変動しても、画素データの読出タイミングを調整して画素データを読出すことができる。したがって、クロック信号の変動に対して柔軟に対応して正確に画像データを読出して表示することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う画像表示制御装置の構成を概略的に示す図である。図１において、画像表示制御装置２は、カメラモジュール１から与えられる画像データに対してサイズ調整およびホワイトバランス補正などの画像処理を行なって、表示デバイス３に出力する。この画像表示制御装置２は、たとえばシステムＬＳＩで実現され、１つの半導体チップ上に一体的に形成される。

カメラモジュール１は、本実施の形態１においては、デジタル画像を生成するカメラモジュールであり、ＣＣＤまたはＣＭＯＳセンサなどの固体撮像素子を含む。

表示デバイス３は、液晶表示素子を含み、たとえばデジタルスチルカメラにおける電子ビューファインダ（ＥＶＦ）である。また、このカメラモジュール１が、デジタルビデオカメラであり、動画像を撮像する場合、表示デバイス３は、撮影中の画像を表示する液晶モニタである。また、また、この表示デバイス３は、デジタルスチルカメラにおける液晶モニタであってもよく、デジタルビデオカメラにおける電子ビューファインダであってもよい。

この画像処理制御装置２は、カメラモジュール１からの撮影画像のサイズを、表示デバイス３の表示に適したサイズに変換する画像サイズ変換回路１０と、画像サイズ変換回路１０からの画像データを、順次、表示デバイス３に転送する表示用信号生成回路１２を含む。

画像サイズ変換回路１０は、表示デバイス３が、電子ビューファインダ（ＥＶＦ；以下、単にビューファインダーと称す）の場合、カメラモジュール１からの撮影画像データを受け、カメラモジュール１の撮影画像のサイズを、表示デバイス３の表示可能な画像サイズに変換を行ない、かつ表示デバイス３の表示に適したホワイトバランス補正などの画像処理を行なう。カメラモジュール１が、デジタルビデオカメラまたはデジタルスチルカメラであり、表示デバイス３が、撮影画像を表示する液晶モニタの場合においても、この画像サイズ変換回路１０は、カメラモジュール１からの画像データを受けて、必要な画像処理および画像サイズ変換を行なう。

表示用信号生成回路１２は、画像サイズ変換回路１０からの画像データを格納する記憶部１２ａと、この記憶部１２ａに対する画像データの書込および読出をそれぞれ制御する書込制御回路１２ｂおよび読出制御回路１２ｃを含む。

この画像データ記憶部１２ａは、画面（フレーム）の複数ラインの画素データを格納するラインメモリＬＭ１−ＬＭｎを含む。ラインメモリＬＭ１−ＬＭｎは、各々、表示画像の画像データを、１ライン分格納する記憶容量を有する。これらのラインメモリＬＭ１−ＬＭｎは、ＦＩＦＯ（ファースト・イン・ファースト・アウト）態様で、与えられた画素データの書込および読出を行なう。

なお、以下の説明においては、画素データは、個々の画素のデータを参照し、画像データは、一連の画素のデータを参照するものとして、これらの用語を用いる。

書込制御回路１２ｂは、画像サイズ変換回路１０からの垂直および水平同期信号に従って、画像データ記憶部１２ａのラインメモリＬＭ１−ＬＭｎに対する画素データの格納動作を制御する。読出制御回路１２ｃは、画像データ記憶部１２ａに格納される画素データＰＸを順次表示デバイス３へ出力するとともに、各ラインの切換えを示す水平同期信号ＨＳＹＮＣおよびフレーム切換えを示す垂直同期信号ＶＳＹＮＣを表示デバイス３に出力する。

読出制御回路１２ｃは、書込制御回路１２ｂからのフレーム先頭画素書込指示ＶＦが与えられて、所定の条件が満たされると先頭の読出位置を初期化する。このフレーム先頭画素書込指示ＶＦは、たとえば、垂直同期信号に同期して生成される信号である。所定の条件は、一定の水平周期期間後のラインの画素データの読出完了である。一定の水平周期期間は、画像データ記憶部１２ａにおける書込に対して読出が遅れる期間を示す。

これにより、書込制御回路１２ｂおよび読出制御回路１２ｃが、それぞれ別々のクロックＣＬＫ１およびＣＬＫ２に基づいて生成される動作クロック信号に同期して動作する場合においても、そのタイミングのずれを、１ライン期間単位で調整して、画像データ記憶部１２ａに対する画像データの書込および読出を行なうことができる。

画像処理制御装置２は、さらに、外部のメモリに対するアクセスの制御を行なう外部メモリコントローラ１６と、画像処理制御装置２における画像処理およびＥＶＦ表示などの各種処理を制御するメインコントローラ１８と、メインコントローラ１８を介さずに、直接外部のメモリとの間でのデータ転送を外部メモリコントローラ１６を介して実行するＤＭＡコントローラ１４を含む。この画像処理制御装置２は、その内部バス１５により、内部構成要素が外部接続される。

外部メモリコントローラ１６に対しては、外部インタフェースを介してフレームメモリ２０と記録メディア２２が結合される。フレームメモリ２０は、画像処理制御装置２における画像処理実行時の作業領域として利用され、また、変更可能なアプリケーションプログラムを格納する領域として利用される。

記録メディア２２は、たとえばＳＤメモリなどの、外部のメモリであり、大量の画像データを格納する。この記録メディア２２は、また、カメラモジュール１が、デジタルビデオカメラモジュールの場合、大量の動画像データを格納するためのハードディスクであってもよい。

撮影後に撮影画像を検討する場合、表示デバイス３である液晶モニタに、この記録メディア２２からの画像データが読出されて、サイズ調整および色調調整などの実際の撮影画像に対応する画像を生成するように画像処理を行なって、表示デバイス３の液晶モニタに表示する。これにより、静止画像および動画像に係らず、撮影画像を検証することができる。

この図１に示す画像表示システムにおいて、カメラモジュール１、画像サイズ変換回路１０および書込制御回路１２ｂは、クロック信号ＣＬＫ１に従って生成される動作クロック信号に同期して動作する。読出制御回路１２ｃおよび表示デバイス３は、クロック信号ＣＬＫ２に従って生成される動作クロック信号に従って動作する。これらのクロック信号ＣＬＫ１およびＣＬＫ２は、個々の図示しないＰＬＬ回路などのクロック発生回路により生成され、互いに非同期のクロック信号である。

カメラモジュール１は、たとえば、動作周波数が、４０〜５０ＭＨｚであり、一方、表示デバイス３の動作周波数は、数ＭＨｚから１３．５ＭＨｚである。すなわち、カメラモジュール１および表示デバイス３は、それぞれ、別々のチップで形成されるため、それぞれ推奨値として設定される動作クロック周波数が異なる。これらの動作クロック信号が、互いに別々のクロック信号であり、非同期で生成される。したがって、これらのクロック信号ＣＬＫ１およびＣＬＫ２におけるタイミングのずれが生じる。このタイミングのずれを、画像処理制御部１２における画像データ記憶部１２ａを用いて吸収する。

この画像データ記憶部１２ａにおける書込速度および読出速度が異なる場合、画像データ記憶部１２ａにおいてオーバーフローまたはアンダーフローが発生する。したがって、この表示デバイス３への表示時の動作クロック数の差に応じて、ラインメモリＬＭ１−ＬＭｎとして、たとえば１０ラインの画素データを格納するようにラインメモリが設けられる。数ラインの画素データを格納した後、画素データの読出が行なわれる。

図２は、図１に示す書込制御回路１２ｂおよび読出制御回路１２ｃの構成の一例を概略的に示す図である。図２において、書込制御回路１２ｂは、画素の表示画面（フレーム）上の垂直位置を示すアドレスを生成する書込垂直カウンタ３０と、フレーム上の画素の水平位置を示すアドレスを生成する書込水平カウンタ３２と、画像データ記憶部１２ａ（ラインメモリ）に対する書込指示ＷＥを生成する書込指示発生回路３４を含む。

書込垂直カウンタ３０は、図１に示す画像サイズ変換回路１０からの書込垂直クロック信号ＶＣＬＫＷに従ってそのカウント値が更新され、かつ書込垂直同期信号ＶＳＹＣＷに従ってそのカウント値が初期値にリセットされる。この書込垂直カウンタ３０のカウント値が、画像データ記憶部１２ａにおかれるラインメモリＬＭ１−ＬＭｎを指定するアドレスとして用いられる。書込水平カウンタ３２は、書込クロック信号ＣＬＫＷに従ってそのカウント値を更新し、かつ画像サイズ変換回路１０からの書込水平同期信号ＨＳＹＣＷに従ってそのカウント値が初期値にリセットされる。書込クロック信号ＣＬＫＷは、図１に示すクロック信号ＣＬＫ１に基づいて生成され、１ライン上の画素の書込速度を規定する。書込垂直カウンタ３０および書込水平カウンタ３２のカウント値が、並列に書込アドレス信号ＷＡＤＤとして与え画像データ記憶部１２ａのラインメモリの書込回路へ与えられる。

書込指示発生回路３４は、画像サイズ変換回路１０からのデータ転送指示ＤＴＸに従って活性化され、書込クロック信号ＣＬＫＷに同期して、書込指示ＷＥを生成する。

書込制御回路１２ｂは、さらに、フレームの先頭画素の書込を指示する信号ＶＦを生成するフレーム先頭画素指示発生回路３６を含む。フレーム先頭画素指示発生回路３６は、書込垂直同期信号ＶＳＹＣＷと書込水平カウンタ３２のカウント値と書込指示発生回路３４の出力信号に従って、フレーム先頭画素書込指示信号ＶＦを活性化する。

書込垂直カウンタ３０および書込水平カウンタ３２のカウント値が、アドレス変換回路３８を介して画像データ記憶部のラインメモリへ与えられる。書込アドレス変換回路３８は、書込垂直カウンタ３０のカウント値をラインメモリ選択信号に変換して出力する。このラインメモリ選択信号は、メモリ分野におけるチップ選択信号と同様の機能を有し、ラインメモリＬＭ１−ＬＭｎの１つが指定されて、画素データが、順次、書込水平カウンタ３２の生成するカウント値に従って書込まれる。ラインメモリＬＭ１−ＬＭｎは、１０ライン程度であり、１フレームのライン数に比べてその数は少ない。従って、このアドレス変換回路３８により、書込垂直カウンタ３０のカウント値に従ってサイクリックにラインメモリが選択される。

ラインメモリＬＭ１−ＬＭｎの数が、２のｎ乗の場合、書込垂直カウンタ３０のカウント値の下位ｎビットをラインメモリアドレスとして用いれば、ラインメモリを順次サイクリックに指定することができる。

読出制御回路１２ｃは、読出画素のフレーム上垂直位置を示すアドレスを生成する読出垂直カウンタ４０と、読出画素の画面上水平方向の位置を示すアドレスを生成する読出水平カウンタ４２と、読出指示信号ＲＥを生成する読出指示発生回路４４を含む。

読出垂直カウンタ４０は、フレーム先頭画素指示発生回路３６からのフレーム先頭画素書込指示信号ＶＦと読出水平カウンタ４２からの読出水平同期信号ＨＳＹＣＲとに従ってそのカウント値が初期値にリセットされる。読出垂直カウンタ４０は、また、読出水平カウンタ４２からの読出水平同期信号ＨＳＹＣＲに従ってそのカウント値を１更新すし、そのカウント値が所定値の到達すると読出垂直同期信号ＶＳＹＮＣをアサートする。読出垂直カウンタ４０のカウント値が、読出対象のラインメモリを指定しており、この読出垂直カウンタ４０からの読出垂直同期信号ＶＳＹＮＣＲが読出画像の１フレーム期間を規定する。

読出水平カウンタ４２は、読出クロック信号ＲＣＬＫに従ってカウントアップ動作を行い、そのカウント値が所定値に到達し、１ラインの画素のデータが読出されると、この読出水平同期信号ＨＳＹＣＲがアサートされる。従って、この読出水平同期信号ＨＳＹＣＲは、読出画素の１ラインの期間を規定する。

読出指示発生回路４４は、書込制御回路１２ｂに含まれる書込指示発生回路３４からの書込動作開始信号に従って活性化され、所定のタイミングで読出指示信号ＲＥを生成して、画像データ記憶部のラインメモリの読出回路へ与える。読出垂直カウンタ４４および読出水平カウンタ４２のカウント値が、読出アドレス信号ＲＡＤＤとして、ラインメモリへ与えられる。読出対象のラインメモリは、読出垂直カウンタのカウント値により指定される。読出垂直カウンタ４０および読出水平カウンタ４２からそれぞれ生成される読出垂直同期信号ＶＳＹＣＲおよび読出水平同期信号ＨＳＹＣＲが、読出データに同期して、表示デバイス（３）へ与えられる。

これらの読出垂直カウンタ４０および読出水平カウンタ４２は、読出指示発生回路４４からの読出動作開始時を示す信号に従って活性化されて、カウント動作を実行する。この画素データの読出時、画像データ記憶部の記憶データのオーバフローおよびアンダーフローが生じないように、読出指示発生回路４４は、書込指示発生回路３４による画素データの書込開始から所定ラインの期間遅れて、画素データの読出を開始する。

図３は、画像サイズ変換回路１０および表示用信号生成回路１２における画像データのフレーム構成を概略的に示す図である。図３に示すように、フレーム画像は、水平方向において、前水平方向無効領域ＨＲＡ、有効領域ＨＲＢおよび後水平方向無効領域ＨＲＣを有する。同様、垂直方向においても、前垂直方向無効領域ＶＲＡ、垂直有効領域ＶＲＢおよび後垂直方向無効領域ＶＲＣを含む。無効領域ＨＲＡおよびＨＲＣは、水平帰線期間により、画面に表示されない画素を示す。水平方向においては、クロック信号ＣＬＫ（ＣＬＫＷ，ＲＣＬＫＲ）に従って、水平カウンタがカウントを行ない、各ライン（水平走査線）の画素を順次指定する。この水平方向の走査期間において、領域ＨＲＡ、ＨＲＢおよびＨＲＣの１ラインの画素の走査が行なわれ、この期間が１水平走査期間（１Ｈ）である。

垂直方向においては、各ラインの切換えのために水平同期信号ＨＳＹＣが与えられる。この水平同期信号ＨＳＹＣ（ＨＳＹＣＷ，ＨＳＹＣＲ）により、１水平走査期間１Ｈが規定され、この間、クロック信号ＣＬＫに従って対応のラインへの画素が順次指定される。無効領域ＶＲＡおよびＶＲＣは、垂直帰線期間の画素である。これらの無効領域の画素のデータは、表示されない。

１フレームは、垂直同期信号ＶＳＹＣより規定され、水平同期信号ＨＳＹＣがフレームのライン数分指定したときに、アサートされる。１フレームの走査期間が、１垂直走査期間（１Ｖ）である。フレームの解像度に従って、１フレーム内の水平および垂直方向の画素数が規定される。

以下の説明においては、画像データ記憶部１２ａは、１フレームの有効領域ＨＲＢおよびＶＲＢの画素のみならず、無効領域の画素についても、データを格納する。これは、以下の理由による。カメラモジュール１からは、垂直および水平帰線期間に対応する画素のデータも、出力される。画像サイズ変換回路１０においても、カメラモジュール１から出力される連続画像データについて、所定のサイズ変換およびバランス調整などの処理を行なう。この無効領域画素についても、同様、画像処理を施して、画像データ記憶部１２ａのラインメモリに格納する。カメラモジュールからの水平および垂直同期信号に従って、連続的に画像処理を行なうことにより、ラインメモリへの画素データの格納時のアドレス変換等の処理が簡略化される。

図４は、この発明の実施の形態１における画像処理制御装置２の表示デバイスへの画像データ転送動作を示すフロー図である。以下、図４を参照して、図１および図２に示す画像処理制御装置、特に、表示用信号生成回路１２の動作について説明する。以下の説明においては、カメラモジュール１が、デジタルスティルカメラの場合を例にとって説明する。カメラモジュール１が、デジタルビデオカメラの場合においても、同様の処理が実行される。

まず、表示デバイス３に画像表示を行なうかの判定が行なわれる（ステップＳ１）。表示デバイス３が、ビューファインダ（ＥＶＦ）の場合、メインコントローラ１８において、カメラモジュール１が撮影モードに入ったかの指示に従って、ＥＶＦ表示指示が与えられたかの判定が行なわれる。カメラのビューファインダとして、光学的ビューファインダ（ＯＶＦ）およびＥＶＦ両者が用いられる場合には、操作スイッチからのＥＶＦ表示指示に従ってメインコントローラ１８が、表示デバイス３への表示が指定されたと判定する。

ＥＶＦ表示指示が与えられると、画像サイズ変換回路１０は、メインコントローラ１８により活性化され、カメラモジュール１から与えられるフレーム画像データを、表示デバイス３の表示に適したサイズおよび画質に変換して、変換後の画像データを表示用信号生成回路１２へ与える。このとき、また再生用信号生成回路１２においては、書込制御回路１２ｂおよび読出制御回路１２ｃにより、各ラインメモリＬＭ１−ＬＭｎに対するアドレスの初期化が行なわれる（ステップＳ２）。

次に、画像サイズ変換回路１０からの変換後の画像データが、書込制御回路１２ｂの制御の下に、画像データ記憶部１２ａのラインメモリＬＭ１−ＬＭｎに、順次格納される（ステップＳ３）。この場合、書込制御回路１２ｂにおいて、図２に示すように、書込指示発生回路３４が、画像サイズ変換回路１０からのデータ転送指示ＤＴＸに従って書込指示ＷＥを生成し、また、書込垂直カウンタ３０および書込水平カウンタ３２が、それぞれクロック信号ＣＬＫＷおよびＶＣＬＫＷに従ってそれぞれのカウント値を更新して書込アドレスＷＡＤＤを生成する。画像データ記憶部１２ａにおいては、書込垂直カウンタ３０からのアドレスをラインメモリ指定アドレスとして用いて、各ラインメモリに、順次、フレームのラインごとに画素データの書込を行なう。

一方、読出制御回路１２ｃにおいては、画像データ記憶部１２ａにおける書込および読出の追越が生じないように、数ラインの画素データが書込まれた後に、読出を開始する（ステップＳ４）。すなわち、フレーム先頭画素書込指示信号ＶＦがアサートされ、先頭画素の書込が指定されて、また読出垂直カウンタ４０および読出水平カウンタ４２のカウント値が初期化されている場合、数ラインの期間が経過したかを、図２に示す読出指示発生回路４４が、書込指示発生回路３４からの制御信号に基づいて判定する。所定期間が経過し、読出条件が満たされると、読出指示発生回路４４が、読出指示ＲＥをアサートし、また読出垂直カウンタ４０および読出水平カウンタ４２が、それぞれカウント動作を開始する。この場合、読出アドレスＲＡＤＤにおいて読出垂直カウンタ４０のカウント値が、読出対象のラインメモリを指定するアドレスとして利用される（ステップＳ５）。

次いで、先頭位置からの画素データの読出に続いて、次のフレーム画素の書込が行なわれるかの判定が行なわれる（ステップＳ６）。次のフレーム画素の書込が行なわれない場合、続いて表示完了指示が与えられたかの判定が行なわれる（ステップＳ７）。表示完了指示が与えられない場合、現フレームの画素データは、まだ、すべて表示していないため、ステップＳ５からの画素データの読出、すなわち、現フレームの画素データの読出が継続される。

次のフレームの画素書込が行なわれたかの判定は、フレーム先頭画素指示発生回路３６からのフレーム先頭画素書込指示信号ＶＦがアサートされたかに基づいて行われる。したがって、次のフレーム画素が与えられるまで、読出制御回路１２ｃにおいては、読出垂直カウンタ４０および読出水平カウンタ４２が、カウントアップ動作を行なってアドレスを更新する。このアドレスに従って、順次、ラインメモリから画素データが読出される。この読出動作においては、読出制御回路１２ｃにおいては、読出水平カウンタ４２が、読出クロック信号ＣＬＫＲに従って画素データのライン上読出アドレスの生成を行ない、１水平期間完了ごとにカウント値を初期値にリセットする。このカウント値の初期値へのリセット時に、読出水平カウンタは読出水平同期信号ＨＳＹＣＲを生成するとともに、読出垂直カウンタ４０のカウント値が更新され、次のラインが指定される。１フレーム画素の表示が継続して実行される。

ステップＳ６において、フレーム先頭画素書込指示信号ＶＦがアサートされると、読出指示発生回路４４は、所定数のラインの走査期間が経過したかを判定する（ステップＳ８）。この所定の読出遅延期間（書込と読出との遅延に相当する読出ライン）分のラインの画素データの読出が完了するまで、画像データを連続して読出す（ステップＳ９）。ステップＳ９における画素データ読出時において、図３に示す無効領域ＶＲＣの画素データの読出が行なわれる。読出遅延期間が経過すると、次いで、読出水平カウンタ４２が、カウントアップしたかの判定が行なわれる（ステップＳ１０）。読出水平カウンタ４２からの読出水平同期信号ＨＳＹＣＲがアサートされていない場合、この読出水平カウンタ４２のカウント値に従って画素データの読出が実行される（ステップＳ１０，Ｓ９）。

一方、次のフレーム先頭画素が書込まれ、続いて所定の読出遅延期間が経過し、かつ１ラインの走査が完了すると、読出垂直カウンタＳ１１のカウント値が初期化され、続いて、先頭画素位置からの画素データの読出が行なわれる。この後、ステップＳ５からの読出動作が実行される。

したがって、画像データ記憶部１２のラインメモリＬＭ１−ＬＭｎの書込速度と読出速度とが異なる場合、１フレームにおいて、１ライン単位で垂直同期信号のタイミング調整を行ない、フレーム同期の確立を行なう。具体的に、書込速度が読出速度よりも速い場合には、数フレーム毎に１水平ライン削除して、読出垂直同期期間を短くする。逆に、書込速度が読出速度よりも遅い場合には、数フレーム毎に１水平ライン挿入して読出垂直同期期間を長くする。水平ラインの挿入／削除を行なうフレーム数は、書込速度と読出速度の差に応じて決定される。

上述の操作により、表示用信号生成回路１２において、この画像データ記憶部１２ａのラインメモリに対する書込クロック信号と読出クロック信号とが、非同期で生成される場合においても、正確に、フレーム同期を確立して、表示デバイスに画像データを表示することができる。

図５（Ａ）−図５（Ｄ）は、ラインメモリの書込速度が読出速度よりも速い場合、すなわち画素サイズ変換回路１０からの書込速度が、表示デバイス３への画素データ転送速度よりも大きい場合のフレーム調整動作を示す図である。今、図５（Ａ）において、１フレームが、ラインｌ１からラインｌｃを含む場合を一例として示す。書込に対してｋライン遅れて読出動作を開始する。また、説明を簡単にするために、書込および読出においては、フレーム内のライン数が同じであるとする。

図５（Ａ）に示すように、ラインｌａ＋１への書込画素データＷＰの書込と同期して、先頭ラインｌ１から画素データＲＰを読出す。ラインｌ１からラインｌａまでの距離は、ｋラインである。

書込速度が速い場合、図５（Ｂ）に示すように、数フレームの読出後、先頭ラインｌ１に書込画素データＲＰが書込まれるとき、読出は、ラインｌｂでなく、１ライン上のラインｌｂ−１において行なわれている。書込画素ＷＰが、フレームの先頭画素の場合、フレーム先頭画素書込指示信号（ＶＦ）がアサートされる。

図５（Ｃ）に示すように、フレーム先頭画素の書込から期間ｋ・Ｈ（Ｈ：１ライン期間（水平走査周期））経過後の状態においては、ラインｌａ＋１に対する書込画素ＷＰの書込が行なわれているとき、ラインｌｃ−１に対して画素データの読出が行なわれる。このラインｌｃ−１の画素データＲＰを読出した後、読出用の垂直カウンタをリセットする。したがって、図５（Ｄ）に示すように、次のラインの読出においては、ラインｌ１から画素データＲＰが読出される。このとき、ラインｌａ＋１において書込画素データＲＰの書込が行なわれており、フレームは、１ライン（１水平走査周期Ｈ）単位で同期が取れている。すなわち、この場合、最終ラインｌｃは削除され、表示デバイスにはラインｌｃの画素データは転送されない。この場合、図３に示すように、最終ラインｌｃは、垂直帰線期間の無効画素領域の画素であり、転送されなくても何ら問題は生じない。この１ラインｌｃの削除により、読出フレームの垂直帰線期間を１ライン期間短縮して、書込速度および読出速度の差を吸収する。

図６（Ａ）および図６（Ｂ）は、ラインメモリのフレーム先頭画素の書込から読出アドレスのリセットまでの動作シーケンスを模式的に示す図である。図６（Ａ）は、書込ラインと読出ラインの差がｋラインのときの読出アドレスのリセットシーケンスを示し、図６（Ｂ）は、書込ラインと読出ラインの差が、ｋ＋１ラインのときの読出アドレスのリセットシーケンスを示す。

図６（Ａ）において、読出画素ＲＰとして、ラインｌｂの画素が読出されるとき、フレーム先頭画素書込指示信号ＶＦがアサートされる。この場合、ラインｌｂからラインｌｃのｋラインの画素データを全て読出す。すなわち、最終ラインｌｃの画素を読出し、その後、ラインｌｃの画素がすべて読出されると、読出水平同期信号ＨＳＹＣＲに従って垂直アドレスがリセットされ、先頭ラインｌ１から画素データの読出を開始する。したがって、この場合には、読出指示に従って、ラインｌ１からラインｌｃまでの画素が読出され、垂直走査期間は、書込および読出で同じである。

図６（Ｂ）において、書込速度が読出速度よりも速く、フレーム先頭画素書込指示信号ＶＦがアサートされたとき、ラインｌｂより１ライン上のラインｌｂ−１の画素が読出されている。ラインｌｂ−１からラインｌｃ−１のｋラインの画素データを順次読出す。ラインｌｃ−１の画素データをすべて読出した後、水平同期信号ＨＳＹＣＲに同期して、垂直カウンタのカウント値をリセットする。したがって、ラインｌｃ−１の画素データの読出後、ラインｌｃを飛び越して、先頭ラインｌ１の画素データが読出されて表示デバイスに転送される。この場合においては、水平走査線（ライン）が１つ、垂直帰線期間において削減され、垂直走査期間が、１Ｈ短縮される。

図７（Ａ）−図７（Ｄ）は、ラインメモリの書込速度が読出速度よりも遅い場合のフレーム同期確立シーケンスを模式的に示す図である。図７（Ａ）において、先の図５（Ａ）と同様、画素データの読出は、書込よりもｋライン遅れて開始される。すなわち、ラインｌａ＋１に対する書込画素データＷＰの書込と同期して、先頭ラインｌ１の画素データＲＰの読出が行なわれる。数フレームの画像データの書込および読出が経過した後、先頭ラインｌ１への書込画素データＷＰの書込が行われる。読出速度のほうが書込速度よりも速い。従って、このときには、図７（Ｂ）に示すように、読出側では、ラインｌｂよりも１ライン下のラインｌｂ＋１上の読出画素データＲＰの読出が行なわれている。

この後、ｋ水平走査期間（ｋ・Ｈ）が経過すると、図７（Ｃ）に示すように、ラインｌａ＋１への書込画素データＲＰの書込が行なわれる。一方、読出側では、ラインｌｃ＋１からの画素データＲＰの読出が行なわれる。すなわち、最終ラインｌｃを超えてさらにラインｌｃ＋１の画素データを読出す。この場合、先頭ラインｌ１の格納画素データを読出画素データＲＰとして読出すか、または最終ラインｌｃの画素データを再読出する。

この最終画素ラインｌｃ＋１（＝ｌ１またはｌｃ）の画素データの読出が完了すると、読出垂直アドレス（Ｖ）のリセットが行なわれ、先頭ラインｌ１から読出画素データＲＰが読出される。このラインｌｃ＋１の画素データの読出は、垂直帰線期間において行なわれており、表示デバイスにおいては画面には表示されない。従って、ラインｌｃま他はＬ１の画素データの２度読みが行なわれても特に問題は生じない。

この操作の結果、図７（Ｄ）に示すように、フレームの読出水平ラインが１本追加され、垂直走査期間が長くされ、フレーム同期が調整確立されたこととなる。この場合、１ラインの時間幅を持って書込と読出のフレーム同期が確立される。

図８（Ａ）および図８（Ｂ）は、図７（Ｂ）から図７（Ｄ）に示すフレーム同期確立走査シーケンスをより詳細に示す図である。図８（Ａ）にはフレーム同期が取れている場合の垂直アドレスのリセットシーケンスを示し、図８（Ｂ）に読出速度が書込速度よりも速い場合の垂直アドレスリセットシーケンスを示す。

図８（Ａ）に示すように、フレーム同期が取れている場合、図６（Ａ）に示す読出アドレス更新シーケンスと同様、読出画素データＲＰがラインｌｂ上の画素データのときに、フレーム先頭画素書込指示信号ＶＦがアサートされる。この後、ラインｌｂからラインｌｃのｋラインの画素データを読出す。ラインｌｃの画素データを読出した後、読出用の垂直アドレスを、水平同期信号ＨＳＹＣＲに従ってリセットする。次のサイクルからは、先頭ラインｌ１から画素データを読出す。この場合には、書込および読出において、フレームのライン数は同じである。

一方、図８（Ｂ）に示すように、書込速度が読出速度よりも遅い場合、書込フレーム先頭画像指示信号ＶＦのアサート時、ラインｌｂ＋１の画素データが読出されている。この後、さらにｋラインの画素データを読出す。従って、ラインｌｃを超えてラインｌｃ＋１の画素データを読出す。ラインｌｃ＋１は仮想的なラインであり、先頭ラインｌ１へ、この読出垂直カウンタのアドレスが復帰しており、先頭ラインｌ１を追加のラインｌｃ＋１として読出す。または、信号ＶＦのアサート時にはｋラインの画素データを読出すまで垂直カウンタのカウント値の初期化を行なわずに、カウントアップ値を再度出力して、ラインｌｃの画素データを読出す。

このラインｌｃ＋１の画素データの読出が完了すると、水平同期信号ＨＳＹＣＲがアサートされ、応じて、垂直カウンタのカウント値が初期値にリセットされる。次の水平走査期間においては、再び、先頭ラインｌ１の画素データを読出す。

したがって、この場合、水平走査線（ライン）が１つ増加されたことになり、読出の垂直走査期間が、１ライン長くなり、垂直周波数が遅くなったことに対応する。

この書込速度と読出速度とが異なる場合、書込速度の調整は行なわれていない。外部から見れば、単に、画像サイズ変換回路１０の書込速度に従って画素データの読出を行なって、表示デバイス３に対して読出画素データの転送が行なわれて、画像データの表示が表示デバイスにおいて行なわれている。電子ビューファインダおよび液晶モニタなどの表示デバイスは、一般的に、その表示デバイスが推奨する帰線期間（ＡＣタイミングとして規定される）に対して、数ライン程度帰線期間が増減したとしても、同期信号のアサートと有効表示期間との関係が満たされていれば表示可能である。従って、書込クロック信号および読出クロック信号の位相のずれは、表示デバイス３上の画素データの表示に対しては何ら影響は及ぼさない。上述の特性を利用して、書込速度と読出速度の差を吸収することができる（マクロに見て、読出速度を書込速度に合わせる）。

このラインメモリは、表示画像再生回路１２内に設けられており、外部メモリのアクセスは行なわれない。従って、図１に示すＤＭＡコントローラ１４、外部メモリコントローラ１６およびフレームメモリ２０を動作させる必要がなく、消費電力を低減することができる。また、小記憶容量のラインメモリを用いており、コストを低減することができる。また、ビューファインダ表示制御を、システムＬＳＩで構成される画像表示制御装置で行なうことができ、カメラ制御部の小型軽量化を実現することができる。

図９は、図２に示す読出垂直カウンタ４０の構成の一例を概略的に示す図である。図９において、読出垂直カウンタ４０は、読出水平同期信号ＨＳＹＣＲに従ってシフト動作を行なうｋラインシフタ５０と、読出水平同期信号ＨＳＹＣＲとｋラインシフタ５０の出力信号ＶＦＤとを受けるＡＮＤ回路５２と、読出水平同期信号ＨＳＹＣＲをカウントするカウンタ回路５４を含む。

ｋラインシフタ５０は、ｋ段の縦続接続されるシフト回路を含み、その入力部が接地ノードに接続される。フレーム先頭画素書込指示信号ＶＦのアサート時、ｋラインシフタ５０の初段のシフト回路の格納値がセットされる。ｋラインシフタ５０は、読出水平同期信号ＨＳＹＣＲに従ってシフト動作を行なう。したがって、ｋラインシフタ５０は、フレーム先頭画素書込指示信号ＶＦがアサートされてから、ｋライン経過後に、その出力信号ＶＦＤをアサートする。

ＡＮＤ回路５２は、読出水平同期信号ＨＳＹＣＲおよびシフタ出力信号ＶＦＤがともにアサートされると、リセット信号ＲＳＴをアサートする。カウント回路５４は、読出水平同期信号ＨＳＹＣＲをカウントし、そのカウント値が初期値に復帰するときに、読出垂直同期信号ＶＳＹＣＲを出力するとともに、そのカウント値をラインメモリ選択アドレスＶＡＤＤとして出力する。

カウント回路５４のカウント値ＶＡＤＤが、読出アドレス変換回路４６においてラインメモリ選択信号に変換されてラインメモリへ与えられる。読出アドレス変換回路４６は、一例として、カウント回路５４のカウント値ＶＡＤＤをデコードし、チップイネーブル信号ＣＥに相当するラインメモリに選択信号を生成する。

図１０は、図９に示す読出垂直カウンタ４０の動作を示すタイミング図である。以下、図１０を参照して、図９に示す読出垂直カウンタ４０の動作について説明する。

サイクルＴ１において、フレーム先頭画素書込指示信号ＶＦがアサートされる。書込速度と読出速度の差が少ない場合（ライン単位でフレーム同期が取れている場合）、読出画素ＲＰ（１）に示すように、ラインｌｂの画素データの読出が行なわれている。一方、読出速度が書込速度よりも遅い場合には、読出画素ＲＰ（２）に示すように、所定のラインｌｂよりも１ライン前のライン１ｂ−１の画素データの読出が行なわれる。また、読出速度が書込速度よりも速い場合には、読出画素ＲＰ（３）に示すように、ラインｌｂよりも１ライン先のｌｂ＋１の画素データの読出が行なわれる。

フレーム先頭画素書込指示信号ＶＦがアサートされると、ｋラインシフタ５０において初段シフト回路の格納値がセットされる。ｋ回読出水平同期信号ＨＳＹＣＲが与えられると、ｋラインシフタ５０からの出力信号ＶＦＤがアサートされ、ＡＮＤ回路５２からのリセット信号ＲＳＴがアサートされる。応じて、カウント回路５４から、読出垂直同期信号ＶＳＹＣＲがアサートされるとともに、そのカウント値ＶＡＤＤが初期値にリセットされる。

したがって、ｋラインシフタ５０は、サイクルＴｋの次のサイクルＴｋ＋１の読出制御同期信号ＨＳＹＣＲに従ってリセット信号ＲＳＴをアサートし、応じてカウント回路５４からの読出垂直同期信号ＶＳＹＣＲがアサートされる。

サイクルＴｋにおいては、読出と書込とのずれが小さい場合、読出画素ＲＰ（１）に示すように、ｋライン後のラインｌｃの画素データの読出が行なわれている。一方、読出速度が遅い場合には、読出画素ＲＰ（２）に示すように、ラインｌｃ−１の画素データの読出が行なわれる。読出速度が速い場合には、読出画素ＲＰ（３）に示すように、ラインｌｃ＋１の画素データの読出が行なわれる。

したがって、サイクルＴｋ＋１において、カウント回路５４のカウント値が初期値にリセットされ、読出垂直同期信号ＶＳＹＣＲがアサートされると、フレームの先頭ラインｌ１からの画素の読出が開始される。したがって、書込および読出状況に応じて、１ラインの走査期間単位で、読出垂直同期信号の周期を調整することができる。

なお、図９に示す垂直同期カウンタ４６の構成において、カウント回路５４は、ラインメモリＬ１−Ｌｎに対し、ラインメモリ選択信号（チップ選択信号）を生成するシフト回路で構成されてもよい。リング状のシフトカウンタレジスタ回路を利用することにより、アドレス変換を行なうことなく、ラインメモリを順次選択することができる。この場合、垂直同期信号ＶＳＹＣＲは、単に、リセット信号ＲＳＴがアサートされたときにアサートすればよい。シフト操作が行なわれ、その出力信号に従って順次ラインメモリがサイクリックに指定される。フレーム途中において先頭ラインメモリが指定される状態においても、リセット信号ＲＳＴがアサートされない状態では、垂直同期信号ＶＳＹＣＲはアサートされない。従って、正確に、１フレームの画素の読出を行なうことができる。

この表示用信号生成回路１２において、この発明の実施の形態１に従って、ラインメモリを設け、直接、画像サイズ変換回路１０からのサイズ調整された画像データをラインメモリを介して表示デバイスへ選択することにより、以下の効果を得ることができる。すなわち、外部メモリコントローラ１６およびフレームメモリ２０を介して、画像データを書込／読出を行なう必要がない。したがって、バス１５、ＤＭＡコントローラ１４、外部メモリコントローラ１６およびフレームメモリ２０の動作を停止させることができ、被写体の撮影状態をモニタする際の消費電力を低減することができる。

また、同期の確立も、画素データの書込および読出と並行して、フレーム先頭画素の書込とラインの読出との時間関係に基づいて読出垂直走査期間を調整して行なっている。従って、画像データの表示期間中に同期の調整を行なうことができ、また、その同期確立の制御も容易となる。また、同期確立は、ラインメモリへの画素データの書込および読出と並行して行なわれており、表示デバイスへ表示画素データを早く転送することができ、焦点調整および倍率調整を速いタイミングで行なうことができる。また、書込クロック信号と読出クロック信号の位相差が、ラインメモリへのアクセス期間中に変動しても、この位相差に応じて読出画像の垂直走査期間を調整することができ、正確な画像表示を実現することができる。

なお、上述の説明においては、画像データ記憶部１２のラインメモリＬＭ１−ＬＭｎに無効領域の画像データも格納している。この画像データ記憶部１２ａから、有効領域の画素データのみを表示デバイスへ転送する場合、一例として、垂直同期信号ＶＳＹＣＲがアサートされてから、読出動作クロック信号ＣＬＫＲをカウントし、無効領域の画素データの読出を禁止する構成が利用されればよい。レジスタ回路において、垂直同期信号ＶＳＹＣＲがアサートされてから、有効領域の先頭画素が読出されるまでの画素数（水平同期信号および読出クロック信号の数）を格納する。読出制御回路において、その間、読出指示信号ＲＥをでアサート状態に維持し、有効領域の先頭画素に到達すると、読出指示信号ＲＥをアサートする。これにより、有効領域の画素データのみを読出して、表示デバイスへ転送することができる。

また、表示デバイスにおいて、読出垂直同期信号および読出水平同期信号に従って、有効領域の画素のデータを抽出して表示する構成が用いられても良い。この構成の場合、読出フレームの先頭画素と有効領域の先頭画素の間の画素数（距離）を示すデータをレジスタ回路に格納して、表示回路において有効領域の画素を抽出する。

以上のように、この発明の実施の形態１に従えば、表示デバイスに対する画像データ表示時、表示信号生成回路内部にラインメモリを設け、このラインメモリを通して画像サイズ変換回路からの画像データを格納し、次いで表示デバイスに転送している。したがって、画像表示制御回路（システムＬＳＩ）外部のメモリコントローラおよびフレームメモリ等を動作させる必要がなく、消費電力を低減することができる。また、単に読出および書込の垂直同期の調整を、書込および読出と並行して、ラインメモリへの書込および読出状況に応じて、ライン単位で読出垂直同期信号の周期を調整している。これにより、クロック信号が書込クロック信号と読出クロック信号の位相のずれが生じても、複雑な計算等を行なうことなく、容易に、正確にラインメモリを用いて画素データの書込／読出を行なって表示デバイス上で表示することができる。

なお、表示デバイスとしては、デジタルスチルカメラにおける電子ビューファインダ（ＵＶＦ）および、デジタルビデオカメラにおける液晶モニタのいずれであってもよい。動画像においても、水平同期信号および垂直同期信号が生成され、これらの同期信号に従って画素データの転送が行われる。従って、動画像データについても、上述の制御と同様の制御で書込および読出クロック信号の位相差を吸収して表示装置に画像を表示することができる。

［実施の形態２］
図１１は、この発明の実施の形態２に従う表示用信号生成回路１２の書込制御回路１２ｂおよび読出制御回路１２ｃの構成を概略的に示す図である。この図１１に示す制御回路１２ｂおよび読出制御回路１２ｃは、以下の点で、図２に示す書込制御回路１２ｂおよび読出制御回路１２ｃとその構成が異なる。すなわち、図１１において、ウインドウレジスタ６０が設けられる。このウインドウレジスタ６０は、フレームの有効領域を指定するデータＥＰＤを格納する。すなわち、ウインドウレジスタ６０は、フレームの先頭位置から有効画素領域の先頭位置までの距離（水平および垂直画素数）を示すデータＥＰＤを格納する。

書込指示発生回路６２は、このウインドウレジスタ６０からの有効領域指示データＥＰＤに従って有効領域の画素データの書込時においてのみ、書込活性化信号ＷＥＮを活性化（アサート）する。書込アドレス変換回路６６は、ウインドウレジスタ６０からの有効画素領域データＥＰＤに従って、書込垂直カウンタ３０および書込水平カウンタ３２からのカウント値のアドレス変換を行ない、有効画素領域に到達したときに、そのカウント値を有効画素領域の初期値に設定する。

読出指示発生回路６４は、ウインドウレジスタ６０からの有効画素領域データＥＰＤに従って、有効画素領域の画素データの読出時においてのみ、読出活性化信号ＲＥＮを活性化する。読出アドレス変換回路６８は、ウインドウレジスタ６０からの有効画素領域データＥＰＤに従って、読出垂直カウンタ４０および読出水平カウンタ４２のカウント値の変換を行なって、有効画素領域の画素位置を示すアドレスＲＡＤＤを生成する。

これらのアドレス変換回路６６および６８は、一例として、ウインドウレジスタ６０からの有効画素領域データＥＰＤに従って各カウンタ３０、３２、４０および４２のカウント値の減算を行なって、アドレス変換を実行する。

図１２は、図１１に示す回路の動作態様を模式的に示す図である。図１２において、フレームＦＲは、無効アドレス領域と有効アドレス領域とを含む。有効垂直アドレス領域は、先頭アドレスＶＡＤが１であり、最終垂直アドレスＶＡＤはＬである。有効水平アドレス領域は、水平アドレスＨＡＤが先頭値が１、最終アドレスがＫの領域である。

有効アドレス領域外部の領域、すなわち帰線期間に対応する画素領域は、無効アドレス領域として処理される。有効水平アドレス領域においては、読出活性化信号ＲＥＮおよび書込活性化信号ＷＥＮが活性状態とされ、ラインメモリへの画素データの書込および読出が実行される。垂直方向の有効垂直アドレスにおいても同様、各ラインごとに、書込活性化信号ＷＥＮおよび読出活性化信号ＲＥＮが有効水平アドレス領域に対して活性状態に維持される。

書込アドレス変換回路６６および読出アドレス変換回路６８は、ウインドウレジスタ６０に格納されるデータＥＰＤに従ってアドレス変換を実行する。フレームＦＲの先頭画素ＦＦＰから有効画素領域の先頭画素ＥＦＰまでの距離が、データＥＰＤにより示される。このデータＥＰＤは、水平方向の距離および垂直方向の距離（画素数）の両者を含む。このフレーム先頭画素ＦＦＰと有効画素領域先頭画素ＥＦＰの垂直方向の距離がＥＰＶ（ライン数）であり、水平方向の距離（水平方向の画素数）がＥＰＨである。

アドレス変換回路６６および６８は、以下のアドレス変換を行なう。すなわち、垂直カウンタ３０または４０のカウント値から垂直方向の値ＥＰＶを減算し、その差分値が０以下のときには、無効アドレスとし、どのラインメモリも指定しない値に設定するまたは先頭ラインメモリを指定する（この領域において書込活性化信号ＷＥＮおよび読出活性化信号ＲＥＮはネゲート状態である）。垂直カウンタ３０または４０のカウント値が垂直距離ＥＰＶとなると、垂直アドレスＶＡＤを１に設定して先頭ラインメモリを指定する。

水平アドレスについては、水平カウンタ３２または４２のカウント値から水平距離データＥＰＨを減分する。水平カウンタ３２または４２のカウント値がＥＰＨになると、水平アドレスＨＡＤが１に設定される。有効画素領域（有効垂直および水平アドレス領域においては書込活性化信号ＷＥＮおよび読出活性化信号ＲＥＮはアサート状態にある）。

有効画素領域における垂直方向および水平方向の画素数（有効画素数）は、予め定められている。したがって、アドレス変換回路６６および６８は、最終アドレスＨＡＤ＝Ｋとなるとアドレス発生は停止し、また垂直アドレスの最終アドレスＶＡＤがＬに到達すると、そのアドレス発生を停止し、以後、無効アドレスを生成する。この状態においては、書込活性化信号ＷＥＮおよび読出活性化信号ＲＥＮはネゲート状態にあり、画像サイズ変換回路１０から画像データが転送されてきても、無効領域の画素データの書込および読出は停止される。

ラインメモリは、ＦＩＦＯ（ファースト・イン・ファースト・アウト）型メモリであるため、画像データ記憶部に対するアドレスが、垂直方向および水平方向に対して順次増分される。水平方向アドレスは、順次カウント動作により、最大値Ｋに到達すると、その更新動作を停止シ、以後無効アドレスを生成する。また、垂直アドレスＶＡＤに従って、垂直アドレスＶＡＤ＝Ｌに到達するまで、ラインメモリが順次サイクリックに指定される。有効画素領域の最終有効垂直アドレスの走査が完了すると、次に、垂直アドレスの更新は停止され、以後無効垂直アドレスが生成され、ラインメモリの指定は行なわれない。

有効画素領域の画素データの書込および読出においてのみ書込活性化信号ＷＥＮおよび読出活性化信号ＲＥＮがアサートされるため、アドレス変換回路６６および６８においては、最終有効アドレスの生成後、アドレスが先頭有効アドレスに初期化されても良い。

また、ラインメモリを指定する垂直アドレスの変換において、垂直アドレスＶＡＤの変化検出信号（ＡＴＤ）に従ってアサート状態のラインメモリ選択信号を順次シフトする構成が用いられてもよい。このシフト構成の場合、有効画素領域のライン数Ｌとラインメモリの数ｎについてモジュール演算を行なうなどの複雑な処理を行なうことなく、順次ラインメモリを指定することができる。最大有効垂直アドレスＶＡＤ＝Ｌに到達すると、書込活性化信号ＷＥＮおよび読出活性化信号ＲＥＮがネゲートされ、画素データのラインメモリへの書込および読出は停止される。

この場合においても、読出垂直カウンタ４０におけるカウント動作は、実施の形態１において説明したものと同様、フレーム先頭画素書込指示信号ＶＦと読出水平クロックカウンタ４２からの読出水平同期信号ＨＳＹＣＲに従って行なわれる。したがって、垂直帰線期間の調整が、実施の形態１と同様、１ライン単位で実行される。

なお、この実施の形態２の場合、有効画素領域の画素データのみがラインメモリを介して表示デバイスに転送される。従って、表示デバイスに対しては、読出活性化信号ＲＥＮを与え、表示デバイスにおいてこの読出活性化信号ＲＥＮを書込指示信号として利用することにより、有効画素のみを表示デバイスで取込んで表示することができる。この場合、読出クロック信号ＣＬＫＲを、画素データ転送クロック信号として利用する。表示デバイスにおいて、フレームおよびラインの切換は、読出垂直同期信号ＶＳＹＣＲおよび読出水平同期信号ＨＳＹＣＲに従って行われ、画素データの取込および表示が、読出活性化信号ＲＥＮおよび読出クロック信号ＣＬＫＲに従って行われる。

以上のように、この発明の実施の形態２に従えば、ラインメモリにおいては、有効画素のみを、格納している。従って、実施の形態１の効果に加えて、以下の効果を得ることができる。画像データ記憶部のラインメモリにおいて、フレームの無効領域を格納するアドレス領域を削減することができ、ラインメモリの記憶容量を低減することができる。

この発明は、デジタルスチルカメラおよびデジタルビデオカメラのように、撮影時、被写体の撮像状況をモニタするビューファインダ機能または液晶モニタ機能を有する装置に適用することにより、低消費電力のカメラ一体型画像表示装置を実現することができる。また、カメラ本体に搭載されるビューファインダまたは液晶モニタ画像表示システムまたはビューファインダ／液晶モニタ画像表示機能を搭載するシステムＬＳＩに対して本発明を適用することにより、低消費電力のデジタルスティル／ビデオカメラを実現することができる。

この発明の実施の形態１に従う画像表示装置を含む画像表示システムの構成を概略的に示す図である。 図１に示す書込制御回路および読出制御回路の構成を概略的に示す図である。 この発明の実施の形態１におけるフレーム構成と同期信号およびクロック信号の関係を概略的に示す図である。 この発明の実施の形態１に従う画像信号処理部の動作を示すフロー図である。 （Ａ）−（Ｄ）は、同期確立の操作を示す図である。 （Ａ）および（Ｂ）は、垂直同期確立時の読出画素ラインのリセット動作を模式的に示す図である。 （Ａ）−（Ｄ）は、この発明の実施の形態１における垂直同期確立時の読出シーケンスでのリセット操作を模式的に示す図である。 （Ａ）および（Ｂ）は、この垂直同期確立時の読出画素ラインのリセット操作を模式的に示す図である。 図２に示す読出垂直カウンタの構成の一例を概略的に示す図である。 図９に示す読出垂直カウンタの動作を示すタイミング図である。 この発明の実施の形態２に従う書込制御回路および読出制御回路の構成を概略的に示す図である。 この発明の実施の形態２における画素領域と制御信号の対応を模式的に示す図である。

符号の説明

１ カメラモジュール、２ 画像表示制御装置、３ 表示デバイス、１０ 画像サイズ変換回路、１２ 表示用信号生成回路、１２ａ 画像データ記憶部、ＬＭ１−ＬＭｎ ラインメモリ、１２ｂ 書込制御回路、１２ｃ 読出制御回路、１４ ＤＭＡコントローラ、１６ 外部メモリコントローラ、２０ フレームメモリ、３０ 書込垂直カウンタ、３２ 書込水平カウンタ、３４ 書込指示発生回路、３６ フレーム先頭画素指示発生回路、３８ 書込アドレス変換回路、４０ 読出垂直カウンタ、４２ 読出水平カウンタ、４４ 読出指示発生回路、４６ 読出アドレス変換回路、５０ ｋラインシフタ、５２ ＡＮＤ回路、５４ カウント回路、６０ ウインドレジスタ、６２ 書込指示発生回路、６４ 読出指示発生回路、６６ 書込アドレス変換回路、６８ 読出アドレス変換回路。

Claims (4)

1. 各々が画面上１ラインの画素データを格納する複数のラインメモリを有する画像記憶装置、
   入力画像データを受けて、前記画像記憶装置に格納するデータ書込装置、および
   前記画像記憶装置から格納画素データを読出して表示装置へ転送するデータ読出装置を備え、前記データ読出装置は、少なくとも前記データ書込装置からの画面先頭位置画素書込指示と前記ラインメモリの１つのラインメモリの読出完了指示とに従って読出位置を前記画像記憶装置の先頭位置に初期化する、画像表示制御装置。
2. 前記固体撮像素子からの画像データのサイズを調整して前記入力画像データを生成する画像サイズ変換回路をさらに備え、
   前記表示装置は、ビューファインダおよび液晶モニタのいずれかである、請求項１記載の画像表示制御装置。
3. 前記データ読出装置は、
   前記ラインメモリを指定するラインメモリ選択信号をそのカウント値に従って生成する垂直カウンタと、
   選択されたラインメモリの読出位置を指定する画素選択信号をそのカウント値により生成する水平カウンタと、
   前記データ書込装置からの先頭画素指示と前記先頭画素書込が与えられてから所定数のラインの画素データ読出完了とに従って前記垂直カウンタのカウントを初期値にリセットする回路とを備える、請求項１記載の画像表示制御装置。
4. 前記所定数のラインは、前記画像記憶装置に対する書込開始から読出開始が行なわれるまでのライン数である、請求項３記載の画像表示制御装置。

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