KR20200141338A - 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템 - Google Patents

이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템 Download PDF

Info

Publication number
KR20200141338A
KR20200141338A KR1020190068267A KR20190068267A KR20200141338A KR 20200141338 A KR20200141338 A KR 20200141338A KR 1020190068267 A KR1020190068267 A KR 1020190068267A KR 20190068267 A KR20190068267 A KR 20190068267A KR 20200141338 A KR20200141338 A KR 20200141338A
Authority
KR
South Korea
Prior art keywords
image
image processing
signal processor
frames
setting information
Prior art date
Application number
KR1020190068267A
Other languages
English (en)
Inventor
박종철
구근휘
김형준
장준영
차길형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190068267A priority Critical patent/KR20200141338A/ko
Priority to US16/835,995 priority patent/US11538142B2/en
Priority to CN202010372335.1A priority patent/CN112073629A/zh
Publication of KR20200141338A publication Critical patent/KR20200141338A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T5/00—Image enhancement or restoration
    • G06T5/50—Image enhancement or restoration using two or more images, e.g. averaging or subtraction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/0014—Image feed-back for automatic industrial control, e.g. robot with camera
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/20—Analysis of motion
    • G06T7/223—Analysis of motion using block-matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/60—Control of cameras or camera modules
    • H04N23/667—Camera operation mode switching, e.g. between still and video, sport and normal or high- and low-resolution modes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/80—Camera processing pipelines; Components thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Robotics (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Image Processing (AREA)
  • Studio Devices (AREA)

Abstract

본 개시는 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템을 개시한다. 이미지 처리 시스템은, N개의 이미지 프레임들(N은 2 이상의 정수)에 대응하는 설정 정보를 생성하고 상기 설정 정보를 출력하는 컨트롤 프로세서 및 상기 설정 정보를 기초로 이미지 센서로부터 수신되는 상기 N개의 이미지 프레임들에 대하여 이미지 처리를 수행하고, 상기 N개의 이미지 프레임들에 대한 이미지 처리가 완료되면, 인터럽트 신호를 생성하고, 상기 인터럽트 신호를 상기 컨트롤 프로세서로 전송하는 이미지 신호 프로세서를 포함할 수 있다.

Description

이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템 {IMAGE SIGNAL PROCESSOR, METHOD OF OPERATING THE IMAGE SIGNAL PROCESSOR, AND IMAGE PROCESSING SYSTEM INCLUDING THE IMAGE SIGNAL PROCESSOR}
본 개시의 기술적 사상은 이미지 신호 처리에 관한 것이며, 더욱 상세하게는, 이미지 센서로부터 수신되는 이미지 데이터에 대하여 이미지 처리를 수행하는 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템에 관한 것이다.
카메라, 스마트 폰 등과 같은 촬상 장치에 구비되는 이미지 신호 프로세서는, 이미지 센서로부터 제공되는 이미지 데이터의 데이터 형식을 RGB, YUV 등의 데이터 형식으로 변경하거나, 이미지 데이터의 노이즈를 제거하고, 밝기를 조정하는 등의 이미지 처리를 수행할 수 있다. 이미지 신호 프로세서는 이미지 센서로부터 출력되는 이미지 데이터를 프레임 단위로 처리할 수 있다. 최근, 촬상 장치가 슬로우 모션 모드, 슈퍼 슬로우 모션 모드 등 고속 프레임 레이트(high frame rate)로 이미지를 제공하는 동작 모드를 지원함에 따라 이미지 센서는 고속 프레임 속도로 이미지 데이터를 생성 및 출력할 수 있다. 따라서, 고속 프레임 레이트의 이미지 데이터를 정상적으로 이미지 처리할 수 있는 이미지 신호 프로세서가 요구된다.
본 개시의 기술적 사상이 해결하려는 과제는 고속 프레임 레이트로 수신되는 이미지 데이터를 정상적으로 이미지 처리할 수 있는 빠른 리드아웃이 가능한 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템을 제공하는 데 있다.
본 개시의 기술적 사상에 따른 이미지 처리 시스템은, N개의 이미지 프레임들(N은 2 이상의 정수)에 대응하는 설정 정보를 생성하고 상기 설정 정보를 출력하는 컨트롤 프로세서 및 상기 설정 정보를 기초로 이미지 센서로부터 수신되는 상기 N개의 이미지 프레임들에 대하여 이미지 처리를 수행하고, 상기 N개의 이미지 프레임들에 대한 이미지 처리가 완료되면, 인터럽트 신호를 생성하고, 상기 인터럽트 신호를 상기 컨트롤 프로세서로 전송하는 이미지 신호 프로세서를 포함할 수 있다.
본 개시의 기술적 사상에 따른 이미지 신호 프로세서는, 이미지 센서로부터 순차적으로 수신되는 이미지 프레임들에 대하여 이미지 처리를 수행하는 이미지 처리 엔진, 상기 이미지 처리 엔진에서 생성되는 처리 데이터를 메모리에 저장하는 DMA(Direct Memory Access) 컨트롤러 및 N개의 이미지 프레임들(N은 2 이상의 정수)에 대응하는 N개의 설정값들을 포함하는 설정 정보를 컨트롤 프로세서로부터 수신하여 저장하고, 상기 N개의 이미지 프레임들에 대하여 순차적으로 이미지 처리가 수행될 때, 이미지 처리가 수행되는 이미지 프레임에 대응하는 설정값을 상기 이미지 처리 엔진 또는 상기 DMA 컨트롤러에 제공하는 패스트 리드아웃 회로를 포함할 수 있다.
본 개시의 기술적 사상에 따른 이미지 센서로부터 출력되는 이미지 프레임들에 대하여 이미지 처리를 수행하는 이미지 신호 프로세서의 동작 방법은, 컨트롤 프로세서로부터 N개의 설정값들(N은 2 이상의 정수)을 수신하는 단계, 상기 N개의 설정값들을 저장 영역에 저장하는 단계, 상기 이미지 센서로부터 상기 이미지 프레임들을 수신하는 단계, 상기 이미지 프레임들 중 N개의 이미지 프레임들에 대하여 상기 N 개의 설정값들을 기초로 순차적으로 이미지 처리를 수행하는 단계 및 상기 N개의 이미지 프레임들에 대한 이미지 처리가 완료되면, 종료 인터럽트 신호를 발생하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 어플리케이션 프로세서는, N개의 설정값들을(N은 2 이상의 정수) 포함하는 설정 정보를 생성하고 상기 설정 정보를 출력하는 메인 프로세서 및 상기 설정 정보를 수신하여 저장하고, 상기 설정 정보를 기초로 이미지 센서로부터 수신되는 N개의 이미지 프레임들에 대하여 순차적으로 이미지 처리를 수행하고, 상기 N개의 이미지 프레임들에 대한 이미지 처리가 완료되면, 상기 메인 프로세서에 종료 인터럽트 신호를 전송하는 이미지 신호 프로세서를 포함할 수 있다.
본 개시의 기술적 사상에 따른 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템에 따르면, 이미지 신호 프로세서는 복수의 이미지 프레임 각각에 대응하는 설정값을 포함하는 설정 정보를 복수의 프레임 단위로 컨트롤 프로세서로부터 수신하고, 복수의 프레임에 대한 이미지 처리가 완료된 후 컨트롤 프로세서에 인터럽트 신호를 발생할 수 있다. 이미지 신호 프로세서는 내부에 구비되는 패스트 리드아웃 회로에 설정 정보를 저장하고, 복수의 이미지 프레임에 대한 이미지 처리 수행 시, 패스트 리드아웃 회로로부터 제공되는 대응하는 설정값을 기초로 이미지 처리를 수행함으로써, 매 프레임에 대한 이미지 처리를 정상적으로 수행할 수 있다. 컨트롤 프로세서가 이미지 프레임들에 대한 제어 설정을 위해 필요한 시간 마진이 충분히 확보될 수 있으며, 컨트롤 프로세서의 비정상적인 제어 및 이에 의하여 야기되는 이미지 신호 프로세서의 비정상적인 동작이 방지될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 이미지 처리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 나타내는 블록도이다.
도 3a는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서의 동작 및 송수신 신호를 나타내는 타이밍도이고, 도 3b는 비교예에 따른 이미지 신호 프로세서의 동작 및 송수신 신호를 나타내는 타이밍도이다.
도 4는 도 1의 FRO 회로를 개략적으로 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서가 수신하는 설정 정보를 예시적으로 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 이미지 처리 시스템의 동작 방법을 나타내는 흐름도이다.
도 7은 본 개시의 예시적 실시예에 따른 이미지 처리 시스템의 동작 방법을 나타내는 흐름도이다.
도 8은 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서의 동작 모드에 따른 동작 방법을 나타내는 타이밍도이다.
도 9는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 개략적으로 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 개략적으로 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 개략적으로 나타내는 블록도이다.
도 12는 본 개시의 예시적 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 이미지 처리 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 이미지 처리 장치를 나타내는 블록도이다.
이미지 처리 장치(1000)는 이미지를 촬영하고, 촬영된 이미지를 디스플레이하거나 또는 촬영된 이미지 기반의 동작을 수행하는 전자 장치로 구현될 수 있다. 이미지 처리 장치(1000)는 예를 들어, PC(personal computer), IoT (Internet of Things) 장치, 또는 휴대용 전자 장치로 구현될 수 있다. 휴대용 전자 장치는, 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등을 포함할 수 있다. 또한, 이미지 처리 장치(1000)는 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 전자 기기 또는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비되는 전자 기기에 탑재될 수 있다.
도 1을 참조하면, 이미지 처리 장치(1000)는 이미지 센서(1100), 및 이미지 처리 시스템(1200)을 포함할 수 있다. 이미지 처리 장치(1000)는 디스플레이, 유저 인터페이스 등의 다른 구성들을 더 포함할 수 있다. 이미지 처리 시스템(1200)은 이미지 신호 프로세서(100), 컨트롤 프로세서(200) 및 메모리(300)를 포함할 수 있다. 이미지 신호 프로세서(100), 컨트롤 프로세서(200) 및 메모리(300)는 단일 또는 복수개의 반도체 칩으로 구현될 수 있다. 예를 들어, 이미지 신호 프로세서(100) 및 컨트롤 프로세서(200)는 하나의 반도체 칩에 집적될 수 있다.
이미지 센서(1100)는 광학 렌즈(LS)를 통하여 입사된 피사체(Object)의 광학적 신호를 전기적 신호로 변환하고, 전기적 신호들을 기초로 이미지 데이터(IDT)를 생성하여 출력할 수 있다. 이미지 센서(1100)는 예를 들어, 2차원적으로 배열된 복수의 픽셀들을 포함하는 픽셀 어레이 및 리드아웃 회로를 포함할 수 있으며, 픽셀 어레이는 수신되는 광 신호들을 전기적 신호들로 변환할 수 있다. 픽셀 어레이는 예를 들면, CCD(Charge Coupled Devices) 또는 CMOS(Complementary Metal Oxide Semiconductor) 등의 광전 변환 소자로 구현될 수 있으며 이외에도 다양한 종류의 광전 변환 소자로 구현될 수 있다. 리드아웃 회로는 픽셀 어레이로부터 제공되는 전기적 신호를 기초로 로우 데이터(Raw data)를 생성하고, 로우 데이터 또는 배드 픽셀 제거 등의 전처리가 수행된 로우 데이터를 이미지 데이터(IDT)로서 출력할 수 있다. 이미지 센서(1100)는 픽셀 어레이 및 리드아웃 회로를 포함하는 반도체 칩 또는 패키지로서 구현될 수 있다.
이미지 신호 프로세서(100)는 이미지 센서(1100)으로부터 제공되는 이미지데이터(IDT)에 대하여 이미지 처리(image processing)를 수행할 수 있다. 예를 들어, 이미지 신호 프로세서(100)는 이미지 데이터(IDT)에 대하여 데이터 형식을 변경하는 이미지 처리(예컨대 베이어 패턴의 이미지 데이터를 YUV 또는 RGB 형식으로 변경), 노이즈 제거, 밝기 조정, 선명도(sharpness) 조정 등의 화질 향상을 위한 이미지 처리 등을 포함할 수 있다. 이미지 신호 프로세서(100)는 이미지 처리 시스템(1200)의 하드웨어를 구성할 수 있다.
이미지 신호 프로세서(100)는 이미지 신호 처리 코어(110)(이하, ISP 코어라고 함) 및 패스트 리드아웃 회로(120)(이하 FRO 회로라고 함)를 포함할 수 있다. ISP 코어(110)는 이미지 센서(1100)로부터 출력되는 이미지 데이터(IDT)에 대하여 프레임 단위로 이미지 처리를 수행할 수 있다. ISP 코어(110)는 이미지 처리 엔진으로 지칭될 수 있다. 이미지 처리에 의하여 생성되는 프로세싱 데이터(PDT), 예컨대 이미지 처리된 프레임(이하, 변환된 이미지 데이터) 및/또는 이미지 처리에 따라 생성되는 결과 데이터(통계 데이터, 히스토그램 등)는 메모리(300)에 저장될 수 있다.
FRO 회로(120)는 컨트롤 프로세서(200)로부터 제공되는 복수의 이미지 프레임들(이하, N개의 프레임들이라고 함, N은 2 이상의 양의 정수) 각각에 대한 설정값들을 포함하는 설정 정보(IF_N)를 저장하고, 특정 이미지 프레임에 대하여 이미지 처리가 수행될 때, 해당 이미지 프레임(현재 이미지 프레임)에 대한 설정값(현재 설정값)을 제공할 수 있다. 예를 들어, 설정 정보, 즉 프레임들 각각에 대한 설정값들은 이미지 프레임의 화질 조정을 위한 레지스터 값들(예컨대 ISP 코어(110)가 이미지 처리 과정에서 이용하는 레지스터 값들), 메모리(300) 상에서 각 프레임에 대응하는 프로세싱 데이터(DPT)가 저장될 영역을 나타내는 어드레스 레지스터 값들 등을 포함할 수 있다. 이와 같은 설정값들은 매 프레임 마다 설정(또는 변경)될 수 있다.
FRO 회로(120)는 컨트롤 프로세서(200)로부터 N개의 프레임들에 대한 설정 정보(IF_N)를 수신하여 저장하고, N개의 프레임들 각각에 대하여 이미지 처리가 수행될 때, 해당 프레임에 대한 설정값들을 ISP 코어(110) 또는 다른 회로(예컨대 도2의 DMA(Direct Memory Access) 컨트롤러(130))에 제공할 수 있다. 이에 따라, N개의 프레임들에 대하여 프레임 단위로 이미지 처리가 수행될 수 있다.
FRO 회로(120)는 N개의 프레임들에 대한 이미지 처리가 완료되면, N개의 프레임들에 대한 이미지 처리 완료를 알리는 인터럽트 신호(INT)를 생성하거나 또는 ISP 코어(110)에 인터럽트 신호(INT) 생성을 요청할 수 있다.
예를 들어, FRO 회로(120)는 한번의 수신 과정을 통해 컨트롤 프로세서(200)로부터 수신되는 N개의 프레임들에 대한 설정 정보(IF_N)를 저장하고, N개의 프레임들 각각에 대하여 이미지 처리가 수행될 때, 해당 프레임에 대한 설정값들을 제공하며, N개의 프레임들에 대한 이미지 처리가 완료되면, 인터럽트 신호(INT)를 생성할 수 있다.
컨트롤 프로세서(200)는 이미지 신호 프로세서(100)가 이미지 처리를 수행하도록 제어할 수 있다. 컨트롤 프로세서(200)는 이미지 처리 시스템(1200)의 소프트웨어를 구성할 수 있다. 컨트롤 프로세서(200)는 CPU(Central Processing Unit), 마이크로 프로세서, ARM 프로세서, X86 프로세서, MIPS(Microprocessor without Interlocked Pipeline Stages) 프로세서, 그래픽 처리 유닛(GPU), 범용 GPU, 또는 메모리에 저장된 프로그램 명령어들을 실행하도록 구성된 어떤 다른 프로세서일 수 있다. 컨트롤 프로세서(200)는 이미지 신호 프로세서(100)의 실행 알고리즘을 포함하는 명령어 코드(또는 프로그램들) 및 데이터를 처리 또는 실행함으로써, 컨트롤 프로세서(200)를 제어하는 제어 신호(CONS)를 생성할 수 있다. 제어 신호(CONS)는 N개의 프레임들에 대한 설정 정보(IF_N)를 포함할 수 있다.
컨트롤 프로세서(200)는 N개의 프레임에 대한 설정 정보(IF_N)를 미리 생성하고, 설정 정보(IF_N)를 N개의 프레임에 대한 이미지 처리가 시작되기 전에 이미지 신호 프로세서(100)에 전송할 수 있다. 컨트롤 프로세서(200)는 이미지 신호 프로세서(100)가 N의 프레임들에 대한 이미지 처리를 수행하는 동안 다음 N개의 프레임들에 대한 설정 정보를 생성하고, N의 프레임들에 대한 이미지 처리가 완료되기 전, 다시 말해서 이미지 신호 프로세서(100)로부터 N개의 프레임들에 대한 이미지 처리 완료를 알리는 인터럽트 신호(INT)가 수신되기 전에 다음 N개의 프레임들에 대한 설정 정보를 이미지 신호 프로세서(100)에 전송할 수 있다. 컨트롤 프로세서(200)는 이미지 신호 프로세서(100)가 N개의 프레임들에 대하여 이미지 처리를 수행하는 동안 다음 N개의 프레임들에 대한 설정 정보를 생성 및 전송할 수 있다.
메모리(300)는 이미지 신호 프로세서(100)로부터 수신되는 프로세싱 데이터(PDT)를 저장하고, 프로세싱 데이터(PDT)를 이미지 신호 프로세서(100) 또는 컨트롤 프로세서(200)나 이미지 처리 장치(1000)의 다른 구성들에 제공할 수 있다.
메모리(300)는 휘발성 메모리 또는 비휘발성 메모리로 구현될 수있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등을 포함할 수 있으며, 휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 나타내는 블록도이다. 도 2는 도 1의 이미지 신호 프로세서(100)를 상세하게 나타낸다.
도 2를 참조하면, 이미지 신호 프로세서(100)는 ISP 코어(110), FRO 회로(120) 및 DMA 컨트롤러(130)를 포함할 수 있다. ISP 코어(110)는 컨트롤러(111) 및 복수의 IP(intellectual property) 블록들(112)을 포함할 수 있다. 도 2에서, 복수의 IP 블록들(112)은 제1 내지 제3 IP 블록들(11, 12, 13)을 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 복수의 IP 블록들(112)은 두 개 이상의 IP 블록들을 포함할 수 있다.
컨트롤러(111)는 컨트롤 프로세서(200)로부터 제어 신호(CONS)를 수신하고, 제어 신호(CONS)를 기초로 이미지 신호 프로세서(100)의 전반적인 동작을 제어할 수 있다. 제어 신호(CONS)는 N개의 프레임들에 대한 설정 정보(IF_N)를 포함할 수 있으며, 컨트롤러(111)는 N개의 프레임들에 대한 설정 정보(IF_N)를 FRO 회로(120)에 제공할 수 있다. FRO 회로(120)는 수신되는 설정 정보(IF_N)를 저장하고, 설정 정보(IF_N)에 포함된 설정값들을 매 프레임에 대하여 이미지 처리가 수행될 때, 복수의 IP 블록들(112) 또는 DAM 컨트롤러(130)에 제공할 수 있다.
복수의 IP 블록들(112) 각각, 즉 제1 내지 제3 IP 블록들(11, 12, 13)은 이미지 처리 블록으로서 설정된 이미지 처리를 수행할 수 있으며, 제1 내지 제3 IP 블록들(11, 12, 13)은 서로 다른 이미지 처리를 수행할 수 있다. 비제한적인 예로서, 제1 IP 블록(11)은 이미지 데이터(IDT)의 데이터 형식을 변경하고, 제2 IP 블록(12)은 밝기를 조정하고, 제3 IP 블록(13)은 콘트라스트를 조정할 수 있다. 제1 내지 제3 IP 블록들(11, 12, 13)은 프레임에 대하여 순차적으로 이미지 처리를 수행할 수 있다. 제1 내지 제3 IP 블록들(11, 12, 13) 각각의 이미지 처리에 따른 결과 데이터 및/또는 이미지 처리가 완료된 프레임, 예컨대 변환된 이미지 데이터는 메모리(300)에 저장될 수 있다. 복수의 IP블록들(112)은 처리되는 프레임에 대응하는 설정값을 FRO 회로(120)로부터 수신하고, 설정값을 기초로 프레임에 대하여 해당 이미지 처리를 수행할 수 있다.
DMA 컨트롤러(130)는 제1 내지 제3 IP 블록들(11, 12, 13) 중 적어도 하나의 IP 블록으로부터 수신되는 프로세싱 데이터(PDT)를 메모리(300)에 저장할 수 있다. 프로세싱 데이터(PDT)는 이미지 처리에 따른 결과 데이터 및/또는 변환된 이미지 데이터를 포함할 수 있다. 이 때, DAM 컨트롤러(130)는 FRO 회로(120)로부터 어드레스(ADDR)(또는 어드레스 레지스터 값)를 수신하고, 메모리(300) 상에서 어드레스(ADDR)에 대응하는 저장 영역에 프로세싱 데이터(PDT)를 저장할 수 있다.
예를 들어, 제1 프레임에 대한 이미지 처리가 수행될 때(또는 이미지 처리가 완료된 때), FRO 회로(120)는 저장된 설정 정보(IF_N) 중 제1 프레임의 변환된 이미지 데이터, 예컨대 제1 변환된 이미지 데이터가 저장될 영역을 나타내는 어드레스 레지스터값을 기초로 제1 어드레스를 생성하여, 제1 어드레스(또는 제1 어드레스 레지스터값)를 DMA 컨트롤러(130)에 제공하고, DAM 컨트롤러(130)는 제1 어드레스에 해당하는 영역에 제1 변환된 이미지 데이터를 저장할 수 있다. 이후, 제2 프레임에 대한 이미지 처리가 수행될 때, FRO 회로(120)는 저장된 설정 정보(IF_N) 중 제2 프레임의 변환된 이미지 데이터, 예컨대 제2 변환된 이미지 데이터가 저장될 영역을 나타내는 제2 어드레스를 생성하여 DMA 컨트롤러(130)에 제공하고, DAM 컨트롤러(130)는 제2 어드레스에 해당하는 영역에 제2 변환된 이미지 데이터를 저장할 수 있다.
FRO 회로(120)는 N개의 프레임에 대한 이미지 처리가 완료되면, 이미지 처리 완료를 나타내는 인터럽트 신호(INT)를 생성할 수 있다. FRO 회로(120)는 인터럽트 신호(INT)를 직접 또는 컨트롤러(111)를 통해 컨트롤 프로세서(200)로 전송할 수 있다. 실시예에 있어서, FRO 회로(120)는 컨트롤러(1110)에 인터럽트 신호(INT) 생성을 요청하고, 컨트롤러(111)가 요청에 응답하여, 인터럽트 신호(INT)를 생성 및 전송할 수 있다.
도 3a는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서의 동작 및 송수신 신호를 나타내는 타이밍도이고, 도 3b는 비교예에 따른 이미지 신호 프로세서의 동작 및 송수신 신호를 나타내는 타이밍도이다. 도 3a는 도 1의 이미지 신호 프로세서(100)의 동작을 나타낸다.
도 3a를 참조하면, 이미지 신호 프로세서(100)는 프레임 단위로 이미지 데이터를 수신할 수 있다. 예컨대 이미지 신호 프로세서(100)는 제1 내지 제n+1 프레임(F1~Fn+1)을 수신할 수 있다. 이미지 신호 프로세서(100)는 수신되는 프레임에 대하여 이미지 처리를 수행할 수 있다.
한편, 이미지 처리가 수행되기 전, 이미지 신호 프로세서(100)는 컨트롤 프로세서(도 1의 200)로부터 프레임에 대한 처리를 제어하기 위한 제어 신호를 수신할 수 있다. 이미지 신호 프로세서(100)는 N개의 프레임들(F1~Fn)에 대한 설정값들을 포함하는 설정 정보(IF_N1)를 수신할 수 있다. 이미지 신호 프로세서(100)는 설정 정보(IF_N)를 수신한 후, 프레임이 수신되면, 예컨대 제1 프레임(F1)이 수신되면, 이미지 처리를 시작하고, 이미지 처리의 시작을 알리는 시작 인터럽트 신호(INT_S1)를 컨트롤 프로세서(200)에 전송할 수 있다.
이미지 신호 프로세서(100)는 N개의 프레임들(F1~Fn)에 대하여 이미지 처리를 수행할 수 있다. 전술한 바와 같이, FRO 회로(도 1의 120)가 설정 정보(IF_F1)를 저장하고, 매 프레임에 대한 이미지 처리가 수행될 때, 해당 프레임에 대한 설정값을 제공할 수 있다. 또한, 이미지 신호 프로세서(100)는 N개의 프레임들(F1~Fn)에 대하여 이미지 처리가 수행되는 동안 컨트롤 프로세서(200)로부터 다음 N개의 프레임들(Fn+1~F2n)에 대한 설정 정보(IF_N2)를 수신할 수 있다.
이미지 신호 프로세서(100)는 N개의 프레임들(F1~Fn)에 대한 이미지 처리가 완료되면, N개의 프레임들에 대한 이미지 처리 완료를 알리는 종료 인터럽트 신호(INT_E1)를 컨트롤 프로세서(200)에 전송할 수 있다. 이후, 다시 프레임이 수신되면, 예컨대 제n+1 프레임(Fn+1)이 수신되면, 이미지 처리를 시작하고, 이미지 처리의 시작을 알리는 시작 인터럽트 신호(INT_S2)를 컨트롤 프로세서(200)에 전송할 수 있다.
이와 같이, 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서(100)는 N개의 프레임 단위로 설정 정보(IF_N1, IF_N2)를 수신하고, 수신된 설정 정보를 기초로 N개의 프레임에 대하여 이미지 처리를 수행하고, N개의 프레임에 대한 이미지 처리가 완료되면, 이미지 처리의 완료를 알리는 종료 인터럽트 신호(INT_E1, INT_E2)를 컨트롤 프로세서(200)에 제공할 수 있다. 이 때, 이미지 신호 프로세서(100)에 구비되는 FRO 회로(120)가 설정 정보(IF_N1, IF_N2)를 저장하고, 매 프레임에 대한 이미지 처리가 수행될 때 대응하는 설정값을 제공할 수 있다. 컨트롤 프로세서(200)는 N개의 프레임, 예컨대 제1 내지 제n 프레임(F1~Fn)에 대하여 이미지 처리가 수행되는 제1 기간(T1) 동안, 다음 N개의 프레임, 예컨대 제n+1 내지 제2n 프레임(Fn+1~F2n)에 대한 설정 정보(IF_N2)를 생성 및 전송할 수 있다. 제1 기간(T1)이 컨트롤 프로세서(200)의 설정 마진, 다시 말해서 제어 설정을 위한 시간 마진으로서 확보될 수 있다.
도 3b를 참조하여 비교예에 따른 이미지 신호 프로세서의 동작 및 송수신 신호에 대하여 설명하기로 한다. 비교예에 따른 이미지 신호 프로세서는 FRO 회로를 포함하지 않는다.
비교예에 따른 이미지 신호 프로세서는 컨트롤 프로세서로부터 매 프레임 마다 설정 정보(IF1~IFn+2)를 수신하고 수신된 설정 정보를 기초로 대응하는 프레임에 대한 이미지 처리를 수행한 후, 이미지 처리가 완료되면, 인터럽트 신호를 컨트롤 프로세서로 전송할 수 있다. 예컨대, 이미지 신호 프로세서는 컨트롤 프로세서로부터 제1 프레임(F1)에 대한 설정값을 포함하는 설정 정보(IF1)를 수신하고, 설정 정보(IF1)를 기초로 수신되는 제1 프레임(F1)에 대하여 이미지 처리를 수행할 수 있다. 이미지 신호 프로세서는 제1 프레임(F1)에 대한 이미지 처리를 시작할 때, 시작 인터럽트 신호(INT_S1)를 컨트롤 프로세서에 전송하고, 이미지 처리가 완료되면, 종료 인터럽트 신호(INT_E1)를 컨트롤 프로세서에 전송할 수 있다.
컨트롤 프로세서는 제1 프레임(F1)에 대한 이미지 처리가 수행될 때, 다시 말해서 시작 인터럽트 신호(INT_S1)가 수신된 후 종료 인터럽트 신호(INT_E1)가 수신될 때까지 다음 프레임, 예컨대 제2 프레임(F2)에 대한 설정 정보(IF2)를 생성 및 전송할 수 있다.
이와 같이, 비교예에 따른 이미지 신호 프로세서의 동작에 따르면, 컨트롤 프로세서는 1개의 프레임에 대하여 이미지 처리가 수행되는 제2 기간(T2) 동안, 다음 한 개의 프레임에 대한 설정 정보를 생성 및 전송할 수 있다. 제2 기간(T2)이 컨트롤 프로세서의 설정 마진으로서 확보될 수 있다.
고속 프레임 레이트(예컨대 120fps(frame per second), 240fps, 960fps 등)로 이미지 데이터가 수신될 때, 한 프레임에 대한 이미지 처리 시간이 짧아진다. 비교예에 따른 이미지 신호 프로세서가 이미지 처리를 수행할 경우, 컨트롤 프로세서는 한 프레임의 이미지 처리 기간(즉 제2 기간(T2)) 동안 다음 프레임에 대한 설정 정보를 생성 및 전송하여야 하므로 컨트롤 프로세서의 설정 마진이 충분하지 않아 정상적으로 이미지 신호 프로세서에 대한 제어가 이루어지지 않고, 이미지 신호 프로세서가 비정상적으로 동작할 수 있다.
그러나, 전술한 바와 같이, 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서(100)가 이미지 처리를 수행할 경우, 컨트롤 프로세서(200)는 N개의 이미지 처리 기간(즉, 제1 기간(T1))을 설정 마진으로 확보할 수 있어 설정 마진이 충분히 확보될 수 있다. 따라서, 컨트롤 프로세서(200)의 비정상적인 제어가 방지될 수 있으며, 이미지 신호 프로세서(100)는 고속 프레임 레이트의 이미지 데이터에 대하여 정상적으로 이미지 처리를 수행할 수 있다.
도 4는 도 1의 FRO 회로를 개략적으로 나타내는 블록도이다.
도 4를 참조하면, FRO 회로(120)는 N개의 프레임에 대한 설정 정보를 저장하는 저장 영역(21) 및 로직 회로(22)를 포함할 수 있다.
저장 영역(21)은 N개의 프레임들 각각에 대한 설정값들, 예컨대 제1 내지제n 설정값들(IF1~IFn)을 저장할 수 있다. 예를 들어, 저장 영역(21)은 N개의 레지스터, 즉 제1 내지 제n 레지스터(REG1~REGn)를 포함할 수 있으며, 제1 내지 제n 레지스터(REG1~REGn)는 제1 내지제n 설정값들(IF1~IFn) 각각을 저장할 수 있다.
로직 회로(22)는 이미지 처리가 수행되는 프레임을 나타내는 정보(FIF) 또는 해당 프레임에 대한 설정값을 요청하는 커맨드(CMD)에 응답하여, 저장 영역(21)에서 해당 프레임에 대응하는 설정값(IF)을 읽고, 해당 프레임에 대한 설정값(IF) 또는 해당 프레임에 대한 어드레스(ADDR)를 출력할 수 있다. 예를 들어, 로직 회로(22)는 해당 프레임에 대한 화질 조정을 위한 레지스터 값들을 ISP 코어(도 1의 110)에 제공하거나, 해당 프레임에 대한 어드레스 레지스터 값 또는 어드레스 레지스터 값을 기초로 생성되는 어드레스(ADDR)를 DMA 컨트롤러(도 2의 130)에 제공할 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서가 수신하는 설정 정보를 예시적으로 나타내는 도면이다.
전술한 바와 같이, 이미지 신호 프로세서(도 1의 100)는 컨트롤 프로세서(200)로부터 N개의 프레임들에 대한 설정 정보(IF_N)를 수신할 수 있다. N개의 프레임들에 대한 설정 정보(IF_N)는 수신되는 데이터의 사이즈(211), N개의 프레임들에 대한 어드레스 레지스터값들(212) 및 인터럽트가 발생되는 프레임 정보(213)를 포함할 수 있다. 이미지 신호 프로세서(100)는 인터럽트가 발생되는 프레임 정보(213)를 기촐, 해당 프레임에 대한 이미지 처리가 완료되면 인터럽트 신호를 발생할 수 있다.
실시예에 있어서 설정 정보(IF_N)는 패킷 데이터 형태로 수신될 수 있으며, 설정 정보(IF_N)는 패킷 데이터의 시작을 나타내는 헤더 비트 및 종료를 나타내는 테일 비트들을 더 포함할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 이미지 처리 시스템의 동작 방법을 나타내는 흐름도이다. 도 6은 도 1의 이미지 신호 프로세서(100) 및 컨트롤 프로세서(200)의 동작 방법을 나타낸다.
도 6을 참조하면, 컨트롤 프로세서(200)는 N개의 프레임에 대한 설정 정보(IF_N1)를 생성하고, 설정 정보(IF_N1)를 이미지 신호 프로세서(100)에 전송할 수 있다(S120). 도 1을 참조하여 전술한 바와 같이, 컨트롤 프로세서(200)는 이미지 신호 프로세서(100)를 제어하기 위한 명령어 코드 및 데이터를 실행함으로써, 설정 정보(IF_N1)를 생성할 수 있다.
이미지 신호 프로세서(100), 구체적으로 FRO 회로가 수신되는 설정 정보(IF_N1)를 저장할 수 있다(S130). 이후, 이미지 센서로부터 이미지 프레임들이 수신될 수 있으며(S140), 이미지 신호 프로세서(100)는 시작 인터럽트를 컨트롤 프로세서(S150)에 전송하고, 이미지 처리를 시작할 수 있다.
이미지 신호 프로세서(100)는 설정 정보(IF_N1)를 기초로 N개의 이미지 프레임에 대하여 이미지 처리를 수행할 수 있다(S160). FRO 회로가 설정 정보(IF_N1)를 기초로 프레임들에 대한 이미지 처리가 수행될 때 각각에 대한 설정값들을 제공하고, 이미지 신호 프로세서(100)는 설정값들을 기초로 프레임 단위로 이미지 처리를 수행할 수 있다.
이 때, 컨트롤 프로세서(200)는 다음 N개의 프레임에 대한 설정 정보(IF_N2)를 생성하고(S170), 설정 정보(IF_N2)를 이미지 신호 프로세서(100)로 전송할 수 있다(S180). 이미지 신호 프로세서(100), 구체적으로 FRO 회로가 수신되는 설정 정보(IF_N2)를 저장할 수 있다(S190).
이미지 신호 프로세서(10)는 N개의 프레임에 대한 이미지 처리가 완료되면, 종료 인터럽트 신호를 컨트롤 프로세서(200)에 전송할 수 있다.
이후, 이미지 신호 프로세서(100) 및 컨트롤 프로세서(200)는 S150 단계 내지 S200 단계를 반복적으로 수행함으로써, 컨트롤 프로세서(200)는 N개의 프레임 단위로 설정 정보를 생성 및 전송하고, 이미지 신호 프로세서(100)는 프레임 단위로 이미지 처리를 수행하되, N개의 프레임 단위로 인터럽트 신호를 생성하여 컨트롤 프로세서(200)에 전송할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 이미지 처리 시스템의 동작 방법을 나타내는 흐름도이다. 도 7은 도 1의 이미지 처리 시스템(1200)에서 수행될 수 있다.
도 7을 참조하면, 이미지 처리 시스템(1200)은 동작 모드를 결정할 수 있다(S210). 이미지 처리 시스템(1200)은 사용자의 설정을 기초로 동작 모드를 결정하거나 또는 이미지 센서(1100)으로부터 수신되는 이미지 데이터(IDT)의 프레임 레이트를 검출하고, 검출된 프레임 레이트를 기초로 동작 모드를 결정할 수 있다. 실시예에 있어서, 이미지 센서(1100)로부터 고속, 예컨대 240fps 이상의 속도로 프레임들이 수신될 경우, 이미지 처리 시스템(1200)은 동작 모드를 고속 동작 모드로 결정할 수 있다.
이미지 처리 시스템(1200)은 결정된 동작 모드가 고속 동작 모드인지 판별하고(S220), 고속 동작 모드일 경우, 도 1 내지 도 6을 참조하여 설명한 바와 같이, N개의 프레임 단위로 이미지 처리를 수행할 수 있다(S230). 컨트롤 프로세서(200)는 N개의 프레임에 대한 설정 정보를 생성하고, 이를 이미지 신호 프로세서(100)에 전송할 수 있다(S231). 이미지 신호 프로세서(100)는 N개의 프레임에 대하여 이미지 처리를 수행하고(S232), 이미지 처리가 완료되면 인터럽트 신호를 발생할 수 있다(S233). 한편, S231 단계에서, 이미지 신호 프로세서(100)는 매 프레임마다 내부에 구비되는 FRO 회로(120)로부터 제공되는 해당 프레임의 설정값들을 기초로 실질적으로 프레임 단위로 이미지 처리를 수행할 수 있다.
고속 동작 모드가 아닐 경우, 즉 노멀 동작 모드 또는 저속 동작 모드일 경우, 이미지 처리 시스템(1200)은 한 프레임 단위로 이미지 처리를 수행할 수 있다(S240). 컨트롤 프로세서(200)는 한 프레임에 대한 설정 정보를 생성하고, 이를 이미지 신호 프로세서(100)에 전송할 수 있다(S241). 이미지 신호 프로세서(100)는한개의 프레임에 대하여 이미지 처리를 수행하고(S242), 이미지 처리가 완료되면 인터럽트 신호를 발생할 수 있다(S243).
도 8은 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서의 동작 모드에 따른 동작 방법을 나타내는 타이밍도이다. 도 8은 도 1의 이미지 신호 프로세서(100)의 동작 방법을 나타낸다.
도 1 및 도 8을 참조하면, 제1 동작 모드는 저속 또는 노말 동작 모드이고, 제2 동작 모드는 고속 동작 모드이다. 이미지 처리 시스템(1200)이 제2 동작 모드로 동작할 때, 이미지 데이터의 프레임 레이트(즉, 이미지 데이터의 수신 속도)가 이미지 처리 시스템(1200)이 제1 동작 모드로 동작할 때의 이미지 데이터의 프레임 레이트보다 빠를 수 있다. 제2 동작 모드에서 N개의 프레임, 예컨대 제1 내지 제n 프레임이 수신 및 처리되는 기간(T4)은 제1 동작 모드에서 N개의 프레임이 수신 및 처리되는 기간(T3)보다 상대적으로 짧을 수 있다.
제1 동작 모드에서, 이미지 신호 프로세서(100)는 컨트롤 프로세서(200)로부터 프레임 단위로 설정 정보(IF1~IFn+2)를 수신할 수 있다. 이미지 신호 프로세서(100)는 수신된 설정 정보를 기초로 프레임 단위로 이미지 처리를 수행하고, 이미지 처리 시작 및 종료를 알리는 인터럽트 신호들, 예컨대 시작 인터럽트 신호들(INT_S1~INT_Sn+1) 및 종료 인터럽트 신호들(INT_E1~INT_En+1)을 매 프레임마다 컨트롤 프로세서(200)로 전송할 수 있다.
제2 동작 모드에서, 이미지 신호 프로세서(100)는 컨트롤 프로세서(200)로부터 N개의 프레임 단위로 설정 정보(IF_N1, IF_N2, IF_N3)를 수신할 수 있다. 예를 들어, 제1 설정 정보(IF_N1)는 제1 프레임 내지 제n 프레임(F1~Fn)에 대한 설정값들을 포함할 수 있다. 이미지 신호 프로세서(100)는 N개의 프레임에 대하여 이미지 처리를 수행하고, 인터럽트 신호들, 예컨대 시작 인터럽트 신호들(INT_S1, INT_S2) 및 종료 인터럽트 신호들(INT_E1, INT_E2)를 N개의 프레임 단위로 생성 및 전송할 수 있다. 다만, 이미지 신호 프로세서(100)는 설정 정보(IF_N1, IF_N2, IF_N3)를 저장하는 FRO 회로(120)로부터 제공되는 프레임들 각각의 설정값들을 기초로 실질적으로 프레임 단위로 이미지 처리를 수행할 수 있다.
이미지 신호 프로세서(100)가 제1 모드로 동작할 때, 한 프레임에 대한 이미지 처리 기간(T5)은 컨트롤 프로세서(200)가 다음 프레임에 대한 설정 정보를 생성하기에 충분하다. 따라서, 제1 모드에서, 한 프레임에 대한 이미지 처리 기간(T5)이 컨트롤 프로세서(200)의 설정 마진으로 확보될 수 있으며, 컨트롤 프로세서(200)는 한 프레임 단위로 설정 정보(IF1~IFn+2)를 생성 및 전송할 수 있다. 이미지 신호 프로세서(100)는 수신되는 설정 정보를 기초로 프레임 단위로 이미지 처리를 수행할 수 있다. 이 때, FRO 회로(120)는 비활성화될 수 있다. 이미지 신호 프로세서(100)는 한 프레임에 대한 이미지 처리가 완료되면 인터럽트 신호들(INT_S1~INT_Sn+1, INT_E1~INT_En+1)을 생성 및 전송할 수 있다.
이미지 신호 프로세서(100)가 제2 모드로 동작할 때, 즉, 이미지 데이터의프레임 레이트가 높을 때, 한 프레임에 대한 이미지 처리 기간(T6)이 매우 짧아서, 컨트롤 프로세서(200)가 다음 프레임에 대한 설정 정보를 생성하기에 충분하지 못할 수 있다. 따라서, 컨트롤 프로세서(200)는 N개의 프레임 단위로 설정 정보(IF_N1~IF_N3)를 생성 및 전송함으로써, N개의 프레임에 대한 처리 기간(T6)을 설정 마진으로 확보할 수 있다. 이미지 신호 프로세서(100)는 수신되는 설정 정보를 FRO 회로(120)에 저장하고, 매 프레임에 대한 이미지 처리 수행 시, FRO 회로(120)로부터 제공되는 해당 프레임에 대한 설정값을 기초로 이미지 처리를 수행하고, 변환된 이미지 데이터를 메모리(300)에 저장할 수 있다. 이미지 신호 프로세서(100)는 N개의 프레임에 대한 이미지 처리가 완료되면 인터럽트 신호들(INT_S1, INT_S2, INT_E1, INT_E2)을 생성 및 전송할 수 있다.
이와 같이, 이미지 신호 프로세서(100)는 이미지 데이터의 프레임 레이트를 기초로 동작 모드를 변경함으로써, 적응적으로 프레임 설정 방식 및 동작 방식을 변경할 수 있다. 이에 따라서, 이미지 데이터의 프레임 레이트가 변경되더라도 컨트롤 프로세서(200)의 설정 마진이 충분하게 확보될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 개략적으로 나타내는 블록도이다. 도 9의 이미지 신호 프로세서(100a)의 구성 및 동작은 도 2의 이미지 신호 프로세서(100)의 구성 및 동작과 유사하므로, 차이점을 중심으로 설명하기로 한다.
도 9를 참조하면, 이미지 신호 프로세서(100a)는 ISP 코어(110a), FRO 회로(120), 및 DMA 컨트롤러(130)를 구비하고, ISP 코어(110a)에 구비되는 복수의 IP 블록들(112a), 예컨대 제1 내지 제3 IP 블록들(11a~13a) 중 적어도 하나의 IP 블록, 예컨대 제1 IP 블록(11a)이 FRO 회로(121)를 구비할 수 있다. 컨트롤러(111a)는 컨트롤 프로세서(200)로부터 수신되는 N개의 프레임들에 대한 설정 정보(IF_N) 중 제1 IP 블록(11a)에 대한 일부 설정 정보를 제1 IP 블록(11a)에 구비되는 FRO 회로(121)에 제공할 수 있다. 제1 IP 블록(11a)은 N 개의 프레임들 각각에 대한 이미지 처리 수행 시, FRO 회로(121)에 저장된 설정 정보 중 해당 프레임에 대한 설정값을 기초로 이미지 처리를 수행할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 개략적으로 나타내는 블록도이다.
도 10의 이미지 신호 프로세서(100b)는 ISP 코어(110b) 및 DMA 컨트롤러(130)를 포함할 수 있다. ISP 코어(110b)는 복수의 IP 블록들(112b), 예컨대 제1 내지 제3 IP 블록들(11b, 12b, 13b)을 포함할 수 있으며, 제1 내지 제3 IP 블록들(11b, 12b, 13b) 각각이 FRO 회로(FRO1~FRO3)를 포함할 수 있다. 다시 말해서, 도 10의 이미지 신호 프로세서(100b)에서 FRO 회로는 복수의 IP 블록들(112b) 각각에 구비될 수 있다.
컨트롤러(111b)는 컨트롤 프로세서(200)로부터 수신되는 N개의 프레임들에 대한 설정 정보(IF_N) 중 복수의 IP 블록들(112b) 각각에 대한 설정 정보(즉, 복수의 IP 블록들(112b) 각각의 N개의 프레임에 대한 설정값들)을 복수의 IP 블록들(112b) 각각에 제공할 수 있다. 복수의 IP 블록들(112b) 각각은 수신되는 설정 정보를 내부에 구비되는 FRO 회로에 저장하고, 매 프레임에 대한 이미지 처리 수행 시, FRO 회로에 저장된 설정 정보 중 해당 프레임에 대한 설정값을 기초로 이미지 처리를 수행할 수 있다. 또한, 복수의 IP 블록들(112b) 각각은 해당 프레임에 대한 어드레스를 생성하고, 어드레스를 DMA 컨트롤러(130)에 제공함으로써, 이미지 처리에 따른 결과 데이터 및/또는 변환된 이미지 데이터를 메모리(300)에 저장할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 이미지 신호 프로세서를 개략적으로 나타내는 블록도이다.
도 11의 이미지 신호 프로세서(100c)는 ISP 코어(110c), FRO 회로(120), 제1 DMA 컨트롤러(140) 및 제2 DMA 컨트롤러(150)를 포함할 수 있다. ISP 코어(110c)는 컨트롤러(111c), 복수의 IP 블록들(112c) 및 포스트 프로세싱 블록(113c)을 포함할 수 있다.
도 11의 이미지 프로세서(100c)의 구성 및 동작은 도 2의 이미지 프로세서(100)의 구성 및 동작과 유사하다. 따라서, 차이점을 중심으로 설명하기로 한다.
도 11을 참조하면, ISP 코어(110c)에 구비되는 포스트 프로세싱 블록(113c)은 복수의 IP 블록들(112c)에서 생성되는 변환된 이미지 데이터에 대하여 후처리(post processing)을 수행할 수 있다. 예를 들어, 포스트 프로세싱 블록(113c)은 스케일러, JPEG 회로 등을 포함할 수 있다.
복수의 IP 블록들(112c)은 변환된 이미지 데이터를 직접 포스트 프로세싱 블록(113c)으로 전송하거나 또는 제1 DMA 컨트롤러(140)를 통해 메모리(300)에 저장할 수 있다. 이 때, 제1 DMA 컨트롤러(140)는 도 2를 참조하여 전술한 바와 같이, 매 프레임마다 FRO 회로(120)로부터 수신되는 어드레스(ADDR)를 기초로 변환된 이미지 데이터를 메모리(300)에 저장할 수 있다.
포스트 프로세싱 블록(113c)은 복수의 IP 블록들(112c)로부터 변환된 이미지 데이터를 수신하거나 또는 메모리(300)에 저장된 변환된 이미지 데이터를 제2 DMA 컨트롤러(150)를 통해 수신할 수 있다. 포스트 프로세싱 블록(113c)은 후처리된 이미지 데이터(IDT')를 제2 DMA 컨트롤러(150)를 통해 메모리(300)에 저장하거나 또는 이미지 처리 장치(도 1의 1000)에 구비되는 다른 구성들, 예컨대 디스플레이로 출력할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
도 12를 참조하면, 이미지 처리 시스템(20)은 메인 프로세서(210, ROM(Read Only Memory)(220), RAM(230), 이미지 신호 프로세서(240), 비휘발성 메모리 인터페이스(250), 카메라 인터페이스(260), 메모리 인터페이스(270) 및 디스플레이 인터페이스(280)를 포함할 수 있다. 이미지 처리 시스템(20)의 구성들, 즉 메인 프로세서(210, ROM(220), RAM(230), 이미지 신호 프로세서(240), 비휘발성 메모리 인터페이스(250), 카메라 인터페이스(260), 메모리 인터페이스(270) 및 디스플레이 인터페이스(280)는 시스템 버스(290)를 통해 데이터를 송수신할 수 있다. 실시예에 있어서, 이미지 처리 시스템(20)은 시스템 온 칩(SoC)으로 구현될 수 있다. 실시예에 있어서, 이미지 처리 시스템(20)은 어플리케이션 프로세서일 수 있다.
메인 프로세서(210)는 이미지 처리 시스템(20)의 전반적인 동작을 제어할 수 있다. 메인 프로세서(210)는 예컨대 CPU, 마이크로 프로세서, ARM 프로세서, X86 프로세서, MIPS 프로세서 등으로 구현될 수 있으며, 실시예에 따라서는 2개 이상의 독립적인 프로세서들(또는 코어들)을 갖는 하나의 컴퓨팅 컴포넌트(computing component), 즉 멀티-코어 프로세서(multi-core processor)로 구현될 수 있다. 메인 프로세서(210)는 ROM(220) 또는 RAM(230)에 저장된 명령어 코드 및/또는 데이터를 처리 또는 실행시킬 수 있다.
ROM(220)은 지속적으로 사용되는 프로그램들 및/또는 데이터를 저장할 수 있다. ROM은 EPROM(erasable programmable ROM) 또는 EEPROM(electrically erasable programmable ROM) 등으로 구현될 수 있다.
RAM(230)은 프로그램들, 데이터, 및/또는 명령들(instructions)을 일시적으로 저장할 수 있다. 실시 예에 따라, RAM(230)은 DRAM 또는 SRAM으로 구현될 수 있다. RAM(230)은 인터페이스들(250, 260, 270 및 280)을 통해 입출력되거나, 이미지 신호 프로세서(240)에서 이미지 처리된 이미지 데이터를 일시적으로 저장할 수 있다.
비휘발성 메모리 인터페이스(250)는 비휘발성 메모리 장치(255)로부터 입력되는 데이터 또는 비휘발성 메모리로 출력되는 데이터를 인터페이싱할 수 있다. 비휘발성 메모리 장치(255)는 예컨대, 메모리 카드(MMC(Multi Media Card), eMMC, SD(Secure Digital) 카드, micro SD 카드 등)로 구현될 수 있다.
카메라 인터페이스(260)는 이미지 처리 시스템(20)의 외부에 위치한 카메라(265)로부터 입력되는 이미지 데이터(예컨대, 원시 이미지 데이터)를 인터페이싱할 수 있다. 카메라(265)는 복수의 광 감지 소자들을 이용해 촬영한 이미지에 대한 데이터를 생성할 수 있다. 카메라 인터페이스(260)를 통해 수신되는 이미지 데이터는 이미지 신호 프로세서(240)에 제공되거나 또는 메모리 인터페이스(270)를 통해 메모리(275)에 저장될 수 있다.
메모리 인터페이스(270)는 메모리(275)로부터 입력되는 데이터 또는 메모리(275)로 출력되는 데이터를 인터페이싱할 수 있다. 실시예에 따라, 메모리(275)는 DRAM이나 SRAM 등의 휘발성 메모리 또는 ReRAM, PRAM 또는 NAND flash 등의 비휘발성 메모리로 구현될 수 있다.
디스플레이 인터페이스(280)는 디스플레이 장치(285)로 출력되는 데이터(예컨대, 이미지 데이터)를 인터페이싱할 수 있다. 디스플레이 장치(285)는 이미지 데이터에 따른 영상 신호를 LCD(Liquid-crystal display), AMOLED(active matrix organic light emitting diodes) 등의 디스플레이를 통해 출력할 수 있다.
이미지 신호 프로세서(240)는 카메라(265)로부터 제공되는 이미지 데이터에대하여 이미지 처리를 수행함으로써, 변환된 이미지 데이터를 생성하고, 변환된 이미지 데이터를 메모리(275)에 저장하거나, 변환된 이미지 데이터를 스케일링하여 스케일링된 이미지를 디스플레이 장치(285)에 제공할 수 있다.
도 1 내지 도 11을 참조하여 전술한 컨트롤 프로세서 및 이미지 신호 프로세서가 메인 프로세서(210) 및 이미지 신호 프로세서(240)로서 각각 적용될 수 있다. 고속 동작 모드에서, 메인 프로세서(210)는 N 개의 프레임들 단위로 설정 정보를 생성하여 이미지 신호 프로세서(240)에 전송하고, 이미지 신호 프로세서(240)는 N개의 프레임들에 대한 이미지 처리가 완료되면 인터럽트 신호를 메인 프로세서(210)에 전송할 수 있다. 이미지 신호 프로세서(240)는 FRO 회로(도 1의 120)를 포함할 수 있으며, FRO 회로는 설정 정보를 저장하고, 매 프레임에 대한 이미지 처리가 수행될 때, 해당 프레임에 대한 설정값을 제공할 수 있다. 이에 따라서, 고속 동작 모드에서도, 이미지 신호 프로세서(100)가 정상적으로 이미지 처리를 수행할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 이미지 처리 시스템을 나타내는 블록도이다.
도 13을 참조하면, 이미지 처리 시스템(30)은 CPU(310), ROM(320), 포스트 프로세싱 블록(330), 센서 인터페이스(340), ISP 코어(350), FRO 회로(360) 및 DMA 컨트롤러(370)를 포함할 수 있으며, CPU(310), ROM(320), 포스트 프로세싱 블록(330), 센서 인터페이스(340), ISP 코어(350) 및 DMA 컨트롤러(370)는 시스템 버스(380)를 통해 데이터를 송수신할 수 있다.
CPU(310)는 이미지 처리 시스템(30)의 전반적인 동작을 제어할 수 있으며, ROM(320)에 저장된 프로그램들 및/또는 데이터를 처리 또는 실행함으로써, 이미지 처리 동작을 제어할 수 있다.
ROM(320)은 이미지 처리 알고리즘을 포함하는 명령어 코드(즉, 프로그램들) 및/또는 데이터를 저장할 수 있다.
포스트 프로세싱 블록(330)은 ISP 코어(350)에서 생성되는 변환된 이미지 데이터에 대하여 후처리(예컨대 데이터의 사이즈를 조정하거나, 데이터 압축 등)를 수행할 수 있다. 후처리된 이미지 데이터는 DMA 컨트롤러(370)를 통해 메모리(375)에 저장될 수 있다.
실시예에 있어서, 이미지 처리 시스템(30)는 디스플레이 인터페이스를 더 포함할 수 있으며, 후처리된 이미지 데이터는 디스플레이 인터페이스를 통해 디스플레이 장치에 제공될 수 있다. 또는 메모리(375)에 저장된 이미지 데이터가 DMA 컨트롤러(370)를 통해 독출되고 디스플레이 인터페이스를 통해 디스플레이 장치에 제공될 수 있다.
센서 인터페이스(340)는 이미지 센서(345)와 통신하며, 이미지 센서(345)로부터 이미지 데이터, 예컨대 원시 이미지 데이터를 수신할 수 있다.
도 2, 도 9, 도 10 및 도 11을 참조하여 설명한 컨트롤 프로세서, ISP 코어, FRO 회로 및 DMA 컨트롤러가, CPU(310), ISP 코어(350), FRO 회로(360) 및 DMA 컨트롤러(370)로서 각각 적용될 수 있다. 고속 동작 모드에서, CPU(310)는 N 개의 프레임들 단위로 설정 정보를 생성하여 ISP 코어(350)에 전송하고, ISP 코어(350)가 N개의 프레임들에 대한 이미지 처리를 완료하면, FRO 회로(360)가 인터럽트 신호를 생성하여 CPU(310)에 전송할 수 있다. FRO 회로(360)는 설정 정보를 저장하고, 매 프레임에 대한 이미지 처리가 수행될 때, 해당 프레임에 대한 설정값을 ISP 코어(350) 및/또는 DMA 컨트롤러(370)에 제공할 수 있다. 이에 따라서, 매 프레임 단위로 이미지 처리가 수행되고, 처리 데이터가 메모리(375)에 저장될 수 있다. 이미지 처리 시스템(30)은 고속 동작 모드에서도, 정상적으로 이미지 처리를 수행하고, 이미지 처리된 이미지 데이터, 예컨대 변환된 이미지 데이터 또는 후처리된 이미지 데이터를 메모리(375)에 저장할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 이미지 처리 장치를 나타내는 블록도이다. 도 14의 이미지 처리 장치(2000)는 휴대용 단말기일 수 있다.
도 14를 참조하면, 본 개시의 예시적 실시예에 따른 이미지 처리 장치(2000)는 어플리케이션 프로세서(2100), 이미지 센서(2200), 디스플레이 장치(2400), 워킹 메모리(2500), 스토리지(2600), 유저 인터페이스(2700) 및 무선 송수신부(2800)를 포함할 수 있으며, 어플리케이션 프로세서(2100)는 이미지 신호 프로세서(2300)를 포함할 수 있다. 도 1의 이미지 신호 프로세서(100)가 이미지 신호 프로세서(2300)로서 적용될 수 있다. 실시예에 있어서, 이미지 신호 프로세서(100)는 어플리케이션 프로세서(2100)와는 별개의 집적 회로로 구현될 수 있다.
어플리케이션 프로세서(2100)는 이미지 처리 장치(2000)의 전반적인 동작을 제어하며 응용 프로그램, 운영 체제 등을 구동하는 시스템 온 칩(SoC)으로 제공될 수 있다.
어플리케이션 프로세서(2100)는 이미지 신호 프로세서(2300)의 동작을 제어할 수 있으며, 이미지 신호 프로세서(2300)에서 생성되는 변환된 이미지 데이터를 디스플레이 장치(2400)에 제공하거나 또는 스토리지(2600)네 저장할 수 있다.
이미지 센서는 수신되는 광 신호를 기초로 이미지 데이터, 예컨대 원시 이미지 데이터를 생성하고 이지 데이터를 이미지 신호 프로세서(2300)에 제공할 수 있다.
도 1 내지 도 11을 참조하여 설명한 이미지 신호 프로세서가 이미지 신호 프로세서(2300)로서 적용될 수 있다. 이미지 신호 프로세서(2300)는 AP(2100)에 구비되는 프로세서로부터 N 프레임에 대한 설정 정보를 수신하고, 이를 기초로 N 프레임에 대한 이미지 처리를 수행할 수 있다. 이미지 신호 프로세서(2300) N 프레임에 대한 이미지 처리가 완료되면 인터럽트 신호를 프로세서에 전송할 수 있다.
워킹 메모리(2500)는 DRAM, SRMA 등의 휘발성 메모리 또는 FeRAM, RRAM PRAM 등의 비휘발성의 저항성 메모리로 구현될 수 있다. 워킹 메모리(2500)는 어플리케이션 프로세서(2100)가 처리 또는 실행하는 프로그램들 및/또는 데이터를 저장할 수 있다.
스토리지(2600)는 NADN 플래시, 저항성 메모리 등의 비휘발성 메모리 장치로 구현될 수 있으며, 예컨대 스토리지(2600)는 메모리 카드(MMC, eMMC, SD, micro SD) 등으로 제공될 수 있다. 스토리지(2600)는 이미지 신호 프로세서(2300)의 이미지 처리 동작을 제어하는 실행 알고리즘에 대한 데이터 및/또는 프로그램을 저장할 수 있으며, 이미지 처리 동작이 수행될 때 데이터 및/또는 프로그램이 워킹 메모리(2500)로 로딩될 수 있다. 실시예에 있어서, 스토리지(2600)는 이미지 신호 프로세서(2300)에서 생성되는 이미지 데이터, 예컨대 변환된 이미지 데이터 또는 후처리된 이미지 데이터를 저장할 수 있다.
유저 인터페이스(2700)는 키보드, 커튼 키 패널, 터치 패널, 지문 센서, 마이크 등 사용자 입력을 수신할 수 있는 다양한 장치들로 구현될 수 있다. 유저 인터페이스(2700)는 사용자 입력을 수신하고, 수신된 사용자 입력에 대응하는 신호를 어플리케이션 프로세서(2100)에 제공할 수 있다.
무선 송수신부(2800)는 트랜시버(2810), 모뎀(2820) 및 안테나(2830)를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. N개의 이미지 프레임들(N은 2 이상의 정수)에 대응하는 설정 정보를 생성하고 상기 설정 정보를 출력하는 컨트롤 프로세서; 및
    상기 설정 정보를 기초로 이미지 센서로부터 수신되는 상기 N개의 이미지 프레임들에 대하여 이미지 처리를 수행하고, 상기 N개의 이미지 프레임들에 대한 이미지 처리가 완료되면, 인터럽트 신호를 생성하고, 상기 인터럽트 신호를 상기 컨트롤 프로세서로 전송하는 이미지 신호 프로세서를 포함하는 이미지 처리 시스템.
  2. 제1 항에 있어서, 상기 설정 정보는
    상기 N개의 이미지 프레임들 각각에 대한 설정값을 포함하는 것을 특징으로 하는 이미지 처리 시스템.
  3. 제1 항에 있어서, 상기 이미지 신호 프로세서는,
    각각 설정된 이미지 처리를 수행하는 복수의 이미지 처리 블록;
    상기 복수의 이미지 처리 블록에서 생성되는 처리 데이터를 메모리에 저장하는 DMA(Direct Memory Access) 컨트롤러; 및
    상기 설정 정보를 저장하고, 상기 N개의 이미지 프레임들이 순차적으로 이미지 처리될 때, 이미지 처리가 수행되는 이미지 프레임에 대한 설정값을 상기 복수의 이미지 처리 블록 또는 상기 DMA 컨트롤러에 제공하는 패스트 리드아웃 회로를 포함하는 것을 특징으로 하는 이미지 처리 시스템.
  4. 제3 항에 있어서,
    상기 복수의 이미지 처리 블록 중 적어도 하나의 이미지 처리 블록은 상기 설정 정보 중 상기 적어도 하나의 이미지 처리 블록에 대한 일부 설정 정보를 저장하는 것을 특징으로 하는 이미지 처리 시스템.
  5. 제3 항에 있어서, 상기 설정값은,
    이미지 처리가 수행됨에 따라서 생성되는 변환된 이미지 데이터가 저장될 영역을 나타내는 어드레스 레지스터 값을 포함하는 것을 특징으로 하는 이미지 처리 시스템.
  6. 제3 항에 있어서, 상기 DMA 컨트롤러는,
    상기 패스트 리드아웃 회로로부터 상기 설정값 또는 어드레스를 수신하고, 복수의 이미지 처리 블록으로부터 수신되는 상기 처리 데이터를 상기 메모리 상에서 상기 설정값 또는 상기 어드레스에 해당하는 영역에 저장하는 것을 특징으로 하는 이미지 처리 시스템.
  7. 제3 항에 있어서, 상기 패스트 리드아웃 회로는,
    상기 설정 정보에 포함된 상기 N개의 이미지 프레임들 각각에 대한 설정값을 저장하는 N개의 레지스터를 포함하는 것을 특징으로 하는 이미지 처리 시스템.
  8. 제1 항에 있어서, 상기 컨트롤 프로세서는,
    상기 이미지 신호 프로세서가 상기 N개의 이미지 프레임들에 대한 이미지 처리를 수행할 때, 다음 N 개의 이미지 프레임들에 대한 상기 설정 정보를 생성하고 상기 설정 정보를 상기 이미지 신호 프로세서로 전송하는 것을 특징으로 하는 이미지 처리 시스템.
  9. 제1 항에 있어서, 상기 설정 정보는,
    상기 N개의 이미지 프레임들 각각에 대한 변환된 이미지 데이터가 저장될 영역들을 나타내는 N개의 어드레스 레지스터값들 및 인터럽트 신호가 발생될 프레임에 대한 정보를 포함할 수 있다.
  10. 제1 항에 있어서, 상기 이미지 신호 프로세서는,
    각각 설정된 이미지 처리를 수행하는 복수의 이미지 처리 블록; 및
    상기 복수의 이미지 처리 블록에서 생성되는 처리 데이터를 메모리에 저장하는 DMA(Direct Memory Access) 컨트롤러를 포함하고,
    상기 복수의 이미지 처리 블록 각각은,
    상기 설정 정보 중 대응하는 일부 설정 정보를 저장하고, 상기 N개의 이미지 프레임들이 순차적으로 이미지 처리될 때, 이미지 처리가 수행되는 이미지 프레임에 대한 설정값을 상기 DMA 컨트롤러에 제공하는 패스트 리드아웃 회로를 포함하는 것을 특징으로 하는 이미지 처리 시스템.
  11. 이미지 센서로부터 순차적으로 수신되는 이미지 프레임들에 대하여 이미지 처리를 수행하는 이미지 처리 엔진;
    상기 이미지 처리 엔진에서 생성되는 처리 데이터를 메모리에 저장하는 DMA(Direct Memory Access) 컨트롤러; 및
    N개의 이미지 프레임들(N은 2 이상의 정수)에 대응하는 N개의 설정값들을 포함하는 설정 정보를 컨트롤 프로세서로부터 수신하여 저장하고, 상기 N개의 이미지 프레임들에 대하여 순차적으로 이미지 처리가 수행될 때, 이미지 처리가 수행되는 이미지 프레임에 대응하는 설정값을 상기 이미지 처리 엔진 또는 상기 DMA 컨트롤러에 제공하는 패스트 리드아웃 회로를 포함하는 이미지 신호 프로세서.
  12. 제11 항에 있어서, 상기 패스트 리드아웃 회로는,
    상기 N개의 이미지 프레임들에 대한 이미지 처리가 완료되면, 상기 컨트롤프로세서에 제공되는 인터럽트 신호를 생성하는 것을 특징으로 이미지 신호 프로세서.
  13. 제11 항에 있어서, 상기 설정값은,
    상기 이미지 프레임에 대한 이미지 처리 결과 또는 이미지 처리에 의하여 변환된 이미지 프레임이 저장될 영역을 나타내는 어드레스 레지스터 값을 포함하는 것을 특징으로 하는 이미지 신호 프로세서.
  14. 제13항에 있어서,
    상기 이미지 신호 프로세서가 제1 모드로 동작할 때, 상기 패스트 리드아웃 회로는 화성화되어, 상기 N개의 설정값들을 저장 및 출력하고,
    상기 이미지 신호 프로세서가 제2 모드로 동작할 때, 상기 패스트 리드아웃 회로는 비활성화되는 것을 특징으로 하는 이미지 신호 프로세서.
  15. 제14항에 있어서,
    상기 제1 모드에서, 상기 이미지 센서로부터 수신되는 상기 이미지 프레임들의 프레임 레이트는 240fps(frme per second) 이상인 것을 특징으로 하는 이미지 신호 프로세서.
  16. 이미지 센서로부터 출력되는 이미지 프레임들에 대하여 이미지 처리를 수행하는 이미지 신호 프로세서의 동작 방법에 있어서,
    컨트롤 프로세서로부터 N개의 설정값들(N은 2 이상의 정수)을 수신하는 단계;
    상기 N개의 설정값들을 저장 영역에 저장하는 단계;
    상기 이미지 센서로부터 상기 이미지 프레임들을 수신하는 단계;
    상기 이미지 프레임들 중 N개의 이미지 프레임들에 대하여 상기 N개의 설정값들을 기초로 순차적으로 이미지 처리를 수행하는 단계; 및
    상기 N개의 이미지 프레임들에 대한 이미지 처리가 완료되면, 종료 인터럽트 신호를 발생하는 단계를 포함하는 이미지 신호 프로세서의 동작 방법.
  17. 제16 항에 있어서,
    상기 컨트롤 프로세서로부터 다른 N개의 설정값들을 수신하는 단계를 더 포함하고,
    상기 다른 N개의 설정값들을 수신하는 단계는 상기 이미지 처리를 수행하는 단계와 동시에 수행되는 것을 특징으로 하는 이미지 신호 프로세서의 동작 방법.
  18. 제17 항에 있어서,
    시작 인터럽트 신호를 발생하는 단계를 더 포함하고,
    상기 다른 N개의 설정값들을 수신하는 단계는 상기 시작 인터럽트 신호의 발생 시점과 상기 종료 인터럽트 신호의 발생 시점 사이에 수행되는 것을 특징으로 하는 이미지 신호 프로세서의 동작 방법.
  19. 제16 항에 있어서, 상기 이미지 처리를 수행하는 단계는,
    상기 N개의 설정값들 중 이미지 처리가 수행되는 이미지 프레임에 대응하는 설정값이 나타내는 메모리 상의 영역에 상기 이미지 프레임에 대한 이미지 처리 결과를 저장하는 단계를 포함하는 것을 특징으로 하는 이미지 신호 프로세서의 동작 방법.
  20. 제16 항에 있어서, 상기 이미지 처리를 수행하는 단계는,
    이미지 처리 엔진이 상기 저장 영역으로부터 상기 N개의 설정값들 중 현재이미지 처리가 수행되는 이미지 프레임에 대응하는 현재 설정값을 수신하고, 상기 현재 설정값을 기초로 이미지 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 이미지 신호 프로세서의 동작 방법.
KR1020190068267A 2019-06-10 2019-06-10 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템 KR20200141338A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190068267A KR20200141338A (ko) 2019-06-10 2019-06-10 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템
US16/835,995 US11538142B2 (en) 2019-06-10 2020-03-31 Image signal processor, operating method thereof, and image processing system including the image signal processor
CN202010372335.1A CN112073629A (zh) 2019-06-10 2020-05-06 图像信号处理器及其操作方法和图像处理系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190068267A KR20200141338A (ko) 2019-06-10 2019-06-10 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템

Publications (1)

Publication Number Publication Date
KR20200141338A true KR20200141338A (ko) 2020-12-18

Family

ID=73650648

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190068267A KR20200141338A (ko) 2019-06-10 2019-06-10 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템

Country Status (3)

Country Link
US (1) US11538142B2 (ko)
KR (1) KR20200141338A (ko)
CN (1) CN112073629A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220168742A (ko) 2021-06-17 2022-12-26 삼성전자주식회사 인터럽트 제어를 수행하는 이미지 신호 프로세서 및 이미지 처리 시스템
CN113448623B (zh) * 2021-06-29 2022-12-02 北京紫光展锐通信技术有限公司 图像帧的处理方法、电子设备、芯片和存储介质

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05252336A (ja) * 1992-03-04 1993-09-28 Toshiba Corp 画像形成装置
JP3761061B2 (ja) * 2000-04-28 2006-03-29 シャープ株式会社 データ処理システムおよびデータ処理方法
JP4337505B2 (ja) * 2003-10-31 2009-09-30 ソニー株式会社 撮像装置および撮像方法、画像処理装置および画像処理方法、画像表示システム、記録媒体、並びにプログラム
US7755669B2 (en) * 2003-11-28 2010-07-13 Canon Kabushiki Kaisha Image capture apparatus and image capture method in which an image is processed by a plurality of image processing devices
JP2006187906A (ja) * 2005-01-05 2006-07-20 Seiko Epson Corp 画像処理装置、印刷装置および画像処理方法
JP4847036B2 (ja) * 2005-03-30 2011-12-28 キヤノン株式会社 バスアクセスを調停する制御装置およびデータ処理装置の制御方法
JP4860488B2 (ja) * 2007-01-04 2012-01-25 ルネサスエレクトロニクス株式会社 画像表示制御装置
US7702841B2 (en) * 2007-03-08 2010-04-20 Ricoh Company, Limited Semiconductor integrated circuit and image processing apparatus having the same
JP2009141543A (ja) * 2007-12-05 2009-06-25 Nec Saitama Ltd 携帯電話端末および携帯電話端末制御方法
JP4958807B2 (ja) 2008-01-24 2012-06-20 株式会社キーエンス 画像処理装置
US8264565B2 (en) 2008-02-06 2012-09-11 Panasonic Corporation Image processing device and image processing method
JP5449791B2 (ja) * 2009-02-02 2014-03-19 オリンパス株式会社 データ処理装置および画像処理装置
JP5835942B2 (ja) * 2010-06-25 2015-12-24 キヤノン株式会社 画像処理装置、その制御方法及びプログラム
JP2012221138A (ja) * 2011-04-07 2012-11-12 Oki Data Corp 情報処理装置および画像形成装置
US9721319B2 (en) * 2011-10-14 2017-08-01 Mastercard International Incorporated Tap and wireless payment methods and devices
US9350915B2 (en) * 2012-02-28 2016-05-24 Semiconductor Components Industries, Llc Power saving techniques for image sensors
JP6041593B2 (ja) 2012-09-14 2016-12-14 キヤノン株式会社 固体撮像装置
JP5993267B2 (ja) * 2012-10-04 2016-09-14 オリンパス株式会社 画像処理装置
KR20140099135A (ko) * 2013-02-01 2014-08-11 삼성전자주식회사 이미지의 부분 프레임을 업데이트 하는 시스템 온 칩 및 그 동작방법
KR20150034953A (ko) 2013-09-27 2015-04-06 주식회사 컴아트시스템 고속 카메라 이미지 처리 장치
US9307161B2 (en) * 2014-01-10 2016-04-05 Qualcomm Incorporated System and method for capturing digital images using multiple short exposures
JP6356552B2 (ja) * 2014-09-16 2018-07-11 東芝メモリ株式会社 情報処理装置
KR102214028B1 (ko) * 2014-09-22 2021-02-09 삼성전자주식회사 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들
US9832379B1 (en) * 2015-03-05 2017-11-28 Amazon Technologies, Inc. Discontinuous transmission of images
US20170078573A1 (en) * 2015-11-27 2017-03-16 Mediatek Inc. Adaptive Power Saving For Multi-Frame Processing
JP6703847B2 (ja) 2016-02-10 2020-06-03 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 撮像装置及び撮像方法
KR102600504B1 (ko) * 2016-09-07 2023-11-10 삼성전자주식회사 전자 장치 및 그 제어 방법

Also Published As

Publication number Publication date
CN112073629A (zh) 2020-12-11
US11538142B2 (en) 2022-12-27
US20200388016A1 (en) 2020-12-10

Similar Documents

Publication Publication Date Title
KR102128468B1 (ko) 복수의 이미지 신호 프로세서들을 포함하는 이미지 처리 장치 및 이미지 처리 방법
US12020345B2 (en) Image signal processor, method of operating the image signal processor, and application processor including the image signal processor
US20110242115A1 (en) Method for performing image signal processing with aid of a graphics processing unit, and associated apparatus
CN112929560B (zh) 图像处理设备及其方法
US12052513B2 (en) Image processors and image processing methods
US11538142B2 (en) Image signal processor, operating method thereof, and image processing system including the image signal processor
US20160267623A1 (en) Image processing system, mobile computing device including the same, and method of operating the same
CN106657763B (zh) 图像处理设备和方法
JP2022019533A (ja) エッジ基盤のシャープネス強度制御回路、イメージセンシング装置、及びその動作方法
US11924537B2 (en) Image signal processor and image processing system performing interrupt control
US20200279168A1 (en) Data processing apparatus configured to execute hierarchical calculation processing and method thereof
WO2022046147A1 (en) Lookup table processing and programming for camera image signal processing
US20240257310A1 (en) Image processor and image processing system including the same
US20230153948A1 (en) Image signal processor, operating method of the image signal processor, and application processor including the image signal processor
CN111027683A (zh) 数据处理方法、装置、存储介质及电子设备
US20240292084A1 (en) Platform, image processing system and image processing system operation method for changing settings of image sensor
JP2007006125A (ja) 画像処理支援装置、電子カメラ、画像処理装置、現像処理システム、並びにこれらの画像処理支援装置および画像処理装置を実現するプログラム
CN111027682A (zh) 神经网络处理器、电子设备及数据处理方法
US20220318955A1 (en) Tone mapping circuit, image sensing device and operation method thereof
US20240292112A1 (en) Image signal processor, operating method thereof, and application processor including the image signal processor
EP4117278B1 (en) Image signal processor, operation method of image signal processor, and image sensor device including image signal processor
US20220353411A1 (en) Low power sensor, processor, and data processing system including the sensor and the processor
US20240202925A1 (en) Image processing device and image processing method
JP7159555B2 (ja) 画像処理装置、画像処理方法及びプログラム
TW202433946A (zh) 鏡頭陰影校正電路、鏡頭陰影校正方法以及影像處理系統

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal