JP5449791B2 - データ処理装置および画像処理装置 - Google Patents

データ処理装置および画像処理装置 Download PDF

Info

Publication number
JP5449791B2
JP5449791B2 JP2009021246A JP2009021246A JP5449791B2 JP 5449791 B2 JP5449791 B2 JP 5449791B2 JP 2009021246 A JP2009021246 A JP 2009021246A JP 2009021246 A JP2009021246 A JP 2009021246A JP 5449791 B2 JP5449791 B2 JP 5449791B2
Authority
JP
Japan
Prior art keywords
data
input
unit
processing
image
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009021246A
Other languages
English (en)
Other versions
JP2010176606A (ja
Inventor
啓介 中薗
晃 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Priority to JP2009021246A priority Critical patent/JP5449791B2/ja
Priority to CN201010108554.5A priority patent/CN101795381B/zh
Priority to US12/696,901 priority patent/US8581913B2/en
Publication of JP2010176606A publication Critical patent/JP2010176606A/ja
Application granted granted Critical
Publication of JP5449791B2 publication Critical patent/JP5449791B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00General purpose image data processing
    • G06T1/20Processor architectures; Processor configuration, e.g. pipelining

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Image Processing (AREA)
  • Advance Control (AREA)

Description

本発明は、パイプライン方式でのデータ処理を高速化する技術に関する。
従来、直列に接続されている複数の処理部で処理を行うために、1フレームの画像データを、所定の大きさの領域に分割し、分割した領域ごとに、各処理部で処理を行って、次の処理部に送る、いわゆるパイプライン方式の画像処理技術が知られている(特許文献1参照)。
特開2000−312327号公報
しかしながら、従来の技術では、1つの分割領域に対する処理を各処理部で順次行って、最後の処理部での処理が完了すると、次の分割領域のデータを最初の処理部に入力するようにしている。従って、各処理部では、1つの分割領域に対する処理が完了してから、次の分割領域に対する処理を行うまでの間に時間ロスが発生するという問題があった。
本発明は、パイプライン方式でのデータ処理を高速化する技術を提供することを目的とする。
本発明のある態様に係るデータ処理装置は、データを処理する複数のデータ処理部が連結されてパイプライン方式の処理を行うデータ処理装置であって、データ処理シーケンスを制御する制御部を有し前記複数のデータ処理部はそれぞれ、前記制御部からの開始信号に基づいてブロック単位でデータを入力し、処理したデータをブロック単位で出力し終わると、データ処理の完了を示す信号を前記制御部に出力するとともに、次のブロック単位のデータを処理する前に、前記制御部から次の開始信号の入力を必要とするものであって、前記制御部は、前記複数のデータ処理部のうちの最後段のデータ処理部から前記ブロック単位のデータが出力し終わる前に、前記データ処理の完了を示す信号を出力した前記データ処理部に対して、次のブロック単位のデータを処理させるための開始信号を出力することを特徴とする。
本発明の別の態様に係る画像処理装置は、画像データを処理する複数の画像処理部が連結されてパイプライン方式の処理を行う画像処理装置であって、画像処理シーケンスを制御する制御部と、画像データの書き込みおよび読み出しが可能なメモリと、前記制御部からの開始信号に基づいて前記メモリからブロック単位の画像データの入力を開始し、入力した前記ブロック単位の画像データの出力を完了すると、完了を示す信号を前記制御部に出力する入力DMA部と、前記制御部からの開始信号に基づいて、前記入力DMA部から出力されるブロック単位の画像データを入力して画像処理を実行し、画像処理した画像データをブロック単位で出力し終わると、完了を示す信号を前記制御部に出力するとともに、次のブロック単位の画像データに対して画像処理を行う前に、前記制御部から次の開始信号の入力を必要とする第1の画像処理部と、
前記制御部からの開始信号に基づいて、前記第1の画像処理部から出力されるブロック単位の画像データを入力して画像処理を実行し、画像処理した画像データをブロック単位で出力し終わると、完了を示す信号を前記制御部に出力するとともに、次のブロック単位の画像データに対して画像処理を行う前に、前記制御部から次の開始信号の入力を必要とする第2の画像処理部と、前記制御部からの開始信号を入力して、前記第2の画像処理部から出力される画像データを入力して前記メモリに画像データを書き込み、書き込みが完了すると、完了を示す信号を前記制御部に出力する出力DMA部と、を備え、前記制御部は、前記第2の画像処理部から前記ブロック単位の画像データが出力し終わる前に、前記完了を示す信号を出力した画像処理部に対して、次のブロック単位の画像データを処理させるための開始信号を出力することを特徴とする。
本発明によれば、パイプライン方式によるデータ処理を高速化することができる。
一実施の形態における画像処理装置のブロック構成図である。 上から順に、シーケンサ、入力DMA、YC処理部、NR処理部、および、出力DMAの処理タイミングを示すタイムチャートである。 シーケンサによって行われる処理の詳細な内容を示す図である。 YC処理部およびNR処理部の内部の詳細な構成を示すブロック図である。 画像データの要求信号が後段の処理部から入力されない場合のデータ処理タイミングを示す図である。
以下では、本発明を画像処理装置に適用した実施の形態について説明する。
図1は、一実施の形態における画像処理装置のブロック構成図である。一実施の形態における画像処理装置は、入力DMA部1、YC処理部2、NR処理部3、出力DMA部4、DMAバス5、DRAM6、および、シーケンサ10を備える。この画像処理装置は、例えば、デジタルカメラ等の電子的撮像装置に搭載されて用いられる。
DRAM6には、電子的撮像装置に搭載されているCCD等の撮像素子から出力された撮像信号に対して、所定のプリプロセス処理が行われたデータ(以下、画像データと呼ぶ)が格納されている。一実施の形態における画像処理装置では、1フレームの画像データを短冊状に複数の小さなブロック画像データ(以下、ブロックラインと呼ぶ)に分割し、各ブロックラインごとに、処理を行う。
図1に示すように、入力DMA部1、YC処理部2、NR処理部3、出力DMA部4は直列に接続されており、各部1〜4は、各ブロックラインごとに順次処理を行う、いわゆるパイプライン方式のデータ処理を行う。画像データを複数のブロックラインに分割して、パイプライン方式のデータ処理を行うことにより、転送データ量を低減するとともに、処理を高速化することができる。シーケンサ10は、各処理部1〜4のデータ処理シーケンスを制御する。
各部の動作を、図2および図3を用いて説明する。
図2は、上から順に、シーケンサ10、入力DMA部1、YC処理部2、NR処理部3、および、出力DMA部4の処理タイミングを示すタイムチャートである。ただし、シーケンサ10の処理21〜25の詳細については、図3に示す。
1フレームの画像データの処理を開始するため、まず初めに、シーケンサ10は、処理21を行う。シーケンサ10によって行われる処理21の詳細な内容について、図3を参照しながら説明する。シーケンサ10は、まず、入力DMA部1、YC処理部2、NR処理部3、出力DMA部4に対して、各々の画像処理に必要とするパラメータ、各処理部の必要出力データ数、および、各処理部の必要入力データ数等を、各処理部1〜4のレジスタに設定する処理を行う(処理211)。ただし、必要出力データ数は、各処理部1〜3のレジスタにそれぞれ設定され、必要入力データ数は、各処理部2〜4のレジスタにそれぞれ設定される。必要出力データ数は、各処理部1〜3の処理内容に応じて、また、必要入力データ数は、各処理部2〜4の処理内容に応じて、それぞれ決まっている。
続いて、シーケンサ10は、各処理部1〜4をリセットした後、リセットを解除する処理を行う(処理212)。各処理部1〜4のリセットが行われることにより、各処理部1〜4の内部における未処理データは、入力されなかったものとして扱われる。最後に、シーケンサ10は、入力DMA開始トリガ信号を入力DMA部1に出力するとともに、出力DMA開始トリガ信号を出力DMA部4に出力する(処理213)。
図2に示すように、入力DMA部1は、シーケンサ10からの入力DMA開始トリガ信号に基づいて、入力DMA(Direct Memory Access)を開始する。これにより、DRAM6から、DMAバス5を介して、1ブロックラインのデータが入力DMA部1に入力される。入力DMA部1に入力されたブロックラインは、YC処理部2からのデータ要求信号に応じて、YC処理部2に出力される。
図4は、YC処理部2およびNR処理部3の内部の詳細な構成を示すブロック図である。YC処理部2およびNR処理部3はそれぞれ、カウンタ51、比較器52、アンド回路53、入力バッファ54、フィルタ演算部55、カウンタ56、および、比較器57を備える。1ブロックラインのデータは、さらに小さい領域のデータに分割されて、各処理部1〜4で処理される。カウンタ51は、前段の処理部から入力された小さい領域のデータ数をカウントし、カウント値を比較器52に出力する。前段の処理部とは、YC処理部2の場合、入力DMA部1であり、NR処理部3の場合、YC処理部2である。
比較器52は、シーケンサ10によってレジスタに設定された必要入力データ数と、カウンタ51から入力されたカウント値とを比較し、比較結果をアンド回路53に出力する。
入力バッファ54には、分割された小さい領域のデータが前段の処理部から順次入力される。アンド回路53は、カウンタ値が必要入力データ数より少ないことを示す比較結果と、入力バッファ54に所定容量の空きがあることを示す信号が入力されると、前段の処理部にデータ要求信号を出力する。また、アンド回路53は、カウンタ値が必要入力データ数と一致すると、前段の処理部へのデータ要求信号の出力を停止(禁止)する。この後、シーケンサ10によって、リセットが行われ、そのリセットが解除されると、データ要求信号の出力が再開される。
フィルタ演算部55は、入力バッファ54に一時的に格納されたデータを読み出して、フィルタ演算処理を行う。YC処理部2の場合、Y(輝度)信号とC(色)信号を生成する処理を行い、NR処理部3の場合、ノイズを低減する処理を行う。フィルタ演算処理後のデータは、後段の処理部からのデータ要求信号に応じて、後段の処理部に出力される。後段の処理部とは、YC処理部2の場合、NR処理部3であり、NR処理部3の場合、出力DMA部4である。
カウンタ56は、フィルタ演算部55でフィルタ演算処理が行われたデータの数をカウントし、カウント値を比較器57に出力する。比較器57は、シーケンサ10によってレジスタに設定された必要出力データ数と、カウンタ56から入力されたカウント値とを比較し、カウント値が出力データ数と等しくなると、完了割込み信号をシーケンサ10に出力する。
入力DMA部1は、図4に示すカウンタ56および比較器57を少なくとも備え、出力データのカウント値がシーケンサ10によってレジスタに設定された必要出力データ数と等しくなると、完了割込み信号をシーケンサ10に出力する。
出力DMA部4は、図4に示すカウンタ51、比較器52、および、アンド回路53を少なくとも備え、入力されたデータのカウント値がシーケンサ10によってレジスタに設定された必要入力データ数と等しくなると、NR処理部3へのデータ要求を停止(禁止)する。この後、シーケンサ10によって、リセットが行われ、そのリセットが解除されると、データ要求信号の出力が再開される。
図2に戻って説明を続ける。入力DMA部1は、シーケンサ10からの入力DMA開始トリガ信号に基づいて、入力DMA(Direct Memory Access)を開始する。これにより、DRAM6から、DMAバス5を介して、1ブロックラインが入力DMA部1に入力される(処理26)。入力DMA部1に入力されたブロックラインは、YC処理部2からのデータ要求信号に応じて、YC処理部2に出力される(処理27)。また、入力DMA部1は、上述したように、レジスタに設定された必要出力データ数と、カウンタでカウントされる実際の出力データ数とが等しくなると、完了割込み信号をシーケンサ10に出力する。シーケンサ10は、この完了割込み信号に基づいて、処理22を開始する。
シーケンサ10によって行われる処理22の詳細な内容を、図3を参照しながら説明する。シーケンサ10は、入力DMA部1に対して、入力DMA部1の必要出力データ数等を、入力DMA部1のレジスタに設定する(処理221)。続いて、シーケンサ10は、入力DMA部1をリセットした後、リセットを解除し(処理222)、入力DMA開始トリガ信号を入力DMA部1に出力する(処理223)。
図2に戻って説明を続ける。入力DMA部1は、シーケンサ10からの入力DMA開始トリガ信号に基づいて、入力DMAを開始する。これにより、DRAM6から、DMAバス5を介して、次の1ブロックラインが入力DMA部1に入力される(処理28)。入力DMA部1に入力されたブロックラインは、YC処理部2からのデータ要求信号に応じて、YC処理部2に出力される(処理29)。以後、同様の処理が繰り返し行われる。
YC処理部2は、入力DMA部1からのデータ出力(処理27)に応じて、入力DMA部1からデータを入力し(処理30)、入力したデータに対して、上述したY信号およびC信号を生成する処理を行った後、NR処理部3からのデータ要求信号に応じて、処理後のデータをNR処理部3に出力する(処理31)。また、YC処理部2は、上述したように、レジスタに設定された必要出力データ数と、カウンタでカウントされる実際の出力データ数とが等しくなると、完了割込み信号をシーケンサ10に出力する。シーケンサ10は、この完了割込み信号に基づいて、処理23を開始する。
シーケンサ10によって行われる処理23の詳細な内容を、図3を参照しながら説明する。シーケンサ10は、YC処理部2に対して、YC処理部2の必要入力データ数、および、必要出力データ数等をYC処理部2のレジスタに設定する(処理231)。続いて、シーケンサ10は、YC処理部2をリセットした後、リセットを解除する(処理232)。
図2に戻って説明を続ける。YC処理部2のリセットが解除されると、前段の入力DMA部1へのデータ要求信号の出力が再開される。YC処理部2は、入力DMA部1からのデータ出力(処理29)に応じて、入力DMA部1からデータを入力する(処理32)。そして、入力したデータに対して、Y信号およびC信号を生成する処理を行った後、NR処理部3からのデータ要求信号に応じて、処理後のデータをNR処理部3に出力する(処理33)。以後、同様の処理が繰り返し行われる。
NR処理部3は、YC処理部2からのデータ出力(処理31)に応じて、YC処理部2からデータを入力し(処理34)、入力したデータに対して、ノイズ低減処理を行った後、出力DMA部4からのデータ要求信号に応じて、処理後のデータを出力DMA部4に出力する(処理35)。また、NR処理部3は、上述したように、レジスタに設定された必要出力データ数と、カウンタでカウントされる実際の出力データ数とが等しくなると、完了割込み信号をシーケンサ10に出力する。シーケンサ10は、この完了割込み信号に基づいて、処理24を開始する。
シーケンサ10によって行われる処理24の詳細な内容を、図3を参照しながら説明する。シーケンサ10は、NR処理部3に対して、NR処理部3の必要入力データ数、および、必要出力データ数等をNR処理部3のレジスタに設定する(処理241)。続いて、シーケンサ10は、NR処理部3をリセットした後、リセットを解除する(処理242)。
図2に戻って説明を続ける。NR処理部3のリセットが解除されると、前段のYC処理部2へのデータ要求信号の出力が再開される。NR処理部3は、YC処理部2からのデータ出力(処理33)に応じて、YC処理部2からデータを入力する(処理36)。そして、入力したデータに対してノイズ低減処理を行った後、出力DMA部4からのデータ要求信号に応じて、処理後のデータを出力DMA部4に出力する(処理37)。以後、同様の処理が繰り返し行われる。
出力DMA部4は、NR処理部3からのデータ出力(処理35)に応じて、NR処理部3からデータを入力し(処理38)、出力DMAを開始する(処理39)。すなわち、DMAバス5を介して、データを順次、DRAM6に格納する。また、出力DMA部4は、入力されたデータの出力DMAが完了すると、完了割込み信号をシーケンサ10に出力する。シーケンサ10は、この完了割込み信号に基づいて、処理25を開始する。
シーケンサ10によって行われる処理25の詳細な内容を、図3を参照しながら説明する。シーケンサ10は、出力DMA部4に対して、出力DMA部4の必要入力データ数等を、出力DMA部4のレジスタに設定する(処理251)。続いて、シーケンサ10は、出力DMA部4をリセットした後、リセットを解除し(処理252)、出力DMA開始トリガ信号を出力DMA部4に出力する(処理253)。
図2に戻って説明を続ける。出力DMA部4のリセットが解除されると、前段のNR処理部3へのデータ要求信号の出力が再開される。出力DMA部4は、NR処理部3からのデータ出力(処理37)に応じて、NR処理部3からデータを入力し(処理40)、出力DMAを開始する(処理41)。以後、同様の処理が繰り返し行われる。
なお、図2に示す例では、シーケンサ10によって、出力DMA部4のリセットが解除されて、出力DMA部4からNR処理部3へのデータ要求信号が出力されても、NR処理部3でノイズ低減処理が完了していないため、NR処理部3から直ちにデータ出力が開始されない。すなわち、出力DMA部4がデータ要求信号を出力してから、データ入力が行われるまでに、データ入力が行われない期間42が存在している。
一実施の形態における画像処理装置によれば、画像データを処理する複数の画像処理部にてパイプライン方式の処理を行う画像処理装置において、画像処理シーケンスを制御するシーケンサ(制御部)10と、画像データの書き込みおよび読み出しが可能なDRAM(メモリ)6と、シーケンサ10の開始信号に基づいてDRAM6から所定数の画像データの入力を開始し、入力した所定数の画像データの出力を完了すると、シーケンサ10に完了を示す信号を出力する入力DMA部1と、シーケンサ10からの開始信号に基づいて、入力DMA部1から出力される画像データを入力して第1の画像処理(YC信号生成処理)を実行して、第1の画像処理後の画像データを出力し、第1の画像処理が完了すると、完了を示す信号をシーケンサ10に出力するYC処理部(第1の画像処理部)2と、シーケンサ10からの開始信号に基づいて、YC処理部2から出力される画像データを入力して第2の画像処理(ノイズ低減処理)を実行して、第2の画像処理後の画像データを出力し、第2の画像処理が完了すると、完了を示す信号をシーケンサ10に出力するNR処理部(第2の画像処理部)3と、シーケンサ10からの開始信号を入力して、NR処理部3から出力される画像データを入力してDRAM6に画像データを書き込み、書き込みが完了すると、完了を示す信号をシーケンサ10に出力する出力DMA部4とを備える。このような構成により、YC処理部2およびNR処理部3がそれぞれ独立して、データ処理を行うことができるので、例えば、YC処理部2は、NR処理部3においてノイズ低減処理が完了するのを待たずに、次のデータを入力して、YC信号生成処理を開始することができる。すなわち、パイプライン方式の画像処理を高速化することができる。
シーケンサ10は、入力DMA部1とYC処理部2とNR処理部3にそれぞれ必要出力データ数を出力し、入力DMA部1、YC処理部2、および、NR処理部3は、それぞれ処理を行ったデータ数がそれぞれの必要出力データ数と一致すると、完了を示す信号をシーケンサ10にそれぞれ出力する。これにより、シーケンサ10は、各処理部1〜3のデータ完了のタイミングを正確に把握するとともに、完了を示す信号に基づいて、次の処理を開始するための開始信号を各処理部1〜3に出力することができる。
特に、一実施の形態における画像処理装置では、シーケンサ10は、YC処理部2が処理する画像データ数を示す必要入力データ数をYC処理部2に出力し、YC処理部2は、入力DMA部1に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、入力データ数が必要入力データ数と一致すると、入力DMA部1への画像データの要求信号の出力を禁止し、入力DMA部1は、画像データの要求信号が入力されている間は、YC処理部2に画像データを出力する。
同様に、シーケンサ10は、NR処理部3が処理する画像データ数を示す必要入力データ数をNR処理部3に出力し、NR処理部3は、YC処理部2に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、入力データ数が必要入力データ数と一致すると、YC処理部2への画像データの要求信号の出力を禁止し、YC処理部2は、画像データの要求信号が入力されている間は、NR処理部3に画像データを出力する。
さらに、シーケンサ10は、出力DMA部4が処理する画像データ数を示す必要入力データ数を出力DMA部4に出力し、出力DMA部4は、NR処理部3に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、入力データ数が必要入力データ数と一致すると、NR処理部3への画像データの要求信号の出力を禁止し、NR処理部3は、画像データの要求信号が入力されている間は、出力DMA部4に画像データを出力する。
これらの構成により、各処理部1〜3は、後段の処理部から画像データの要求信号が入力されない限り、後段の処理部にデータを出力することはない。このことを、図5を用いて説明する。
図5は、画像データの要求信号が後段の処理部から入力されない場合のデータ処理タイミングを示す図である。この例によると、各処理部は、データ処理が完了すると、データ処理後のデータを後段の処理部に出力する。この場合、データ処理完了タイミングによっては、データ処理が完了する前に、前段の処理部から次のデータが入力される場合がある。すなわち、前段の処理部から次のデータが入力された後に、シーケンサ10によるリセットが行われる(符号60参照)。データの入力途中にリセットが行われると、入力されたデータは消えて入力されなかったことになり、そのデータは正しく処理されなくなる。
しかしながら、一実施の形態における画像処理装置によれば、入力データ数が必要入力データ数と一致すると、前段への画像データの要求信号の出力を禁止するので、データ処理が完了して、シーケンサ10によるリセットのオン/オフが行われるまでは、次のデータが入力されることはない。すなわち、データの入力途中にリセットが行われるのを防ぐことができる。
本発明は、上述した一実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。例えば、上述した説明では、処理対象のデータを画像データとしたが、画像データに限定されることはない。すなわち、本発明は、画像処理装置だけでなく、データを処理する複数のデータ処理部でパイプライン方式の処理を行うデータ処理装置にも適用することができる。
図1では、入力DMA部1と出力DMA部4との間に、2つの処理部2,3を設けた構成としたが、3つ以上の処理部を設けた構成としてもよい。入力DMA部1および出力DMA部4の間に設けた処理部の構成は、図4に示すYC処理部2およびNR処理部3の構成と同じであり、その動作も、フィルタ演算部55内部で行われる処理を除いて同じである。
1…入力DMA部
2…YC処理部
3…NR処理部
4…出力DMA部
5…DMAバス
6…DRAM
10…シーケンサ

Claims (13)

  1. データを処理する複数のデータ処理部が連結されてパイプライン方式の処理を行うデータ処理装置であって、
    データ処理シーケンスを制御する制御部を有し、
    前記複数のデータ処理部はそれぞれ、前記制御部からの開始信号に基づいてブロック単位でデータを入力し、処理したデータをブロック単位で出力し終わると、データ処理の完了を示す信号を前記制御部に出力するとともに、次のブロック単位のデータを処理する前に、前記制御部から次の開始信号の入力を必要とするものであって、
    前記制御部は、前記複数のデータ処理部のうちの最後段のデータ処理部から前記ブロック単位のデータが出力し終わる前に、前記データ処理の完了を示す信号を出力した前記データ処理部に対して、次のブロック単位のデータを処理させるための開始信号を出力することを特徴とするデータ処理装置。
  2. 前記複数のデータ処理部は少なくとも第1処理部および第2処理部を備え、
    前記第1処理部は、入力されたブロック単位のデータに対して第1のデータ処理を完了すると、第1のデータ処理の完了を示す信号を前記制御部に出力し、
    前記第2処理部は、前記第1のデータ処理後のデータをブロック単位で入力し、入力されたデータに対して第2のデータ処理を完了すると、第2のデータ処理の完了を示す信号を前記制御部に出力することを特徴とする請求項1に記載のデータ処理装置。
  3. 前記制御部は、前記第1処理部または前記第2処理部にそれぞれ必要出力データ数を出力し、
    前記第1処理部または前記第2処理部は、それぞれ第1のデータ処理または第2のデータ処理を行ったデータ数が前記必要出力データ数と一致すると、前記第1のデータ処理の完了を示す信号または前記第2のデータ処理の完了を示す信号をそれぞれ出力することを特徴とする請求項2に記載のデータ処理装置。
  4. 前記制御部は、必要入力データ数を前記第2処理部に出力し、
    前記第2処理部は、入力するデータ数が前記必要入力データ数と一致するまでデータの入力を要求するためのデータ入力要求信号を前記第1処理部に出力し、
    前記第1処理部は、前記第2処理部からのデータ入力要求信号を入力している間は、前記第2処理部へのデータを出力し、前記データ入力要求信号を入力していないときは、前記第2処理部へのデータの出力を行わないことを特徴とする請求項2または請求項3に記載のデータ処理装置。
  5. 前記完了を示す信号は、割込み信号であることを特徴とする請求項1から請求項4のいずれか一項に記載のデータ処理装置。
  6. 前記第1処理部および前記第2処理部の間に設けられ、前記制御部からの開始信号に基づいて前段の処理部からデータを入力して、データ処理を開始し、データ処理後のデータを後段の処理部に出力するとともに、データ処理が完了すると、データ処理の完了を示す信号を前記制御部に出力する処理部
    をさらに少なくとも1つ備えることを特徴とする請求項2から請求項のいずれか一項に記載のデータ処理装置。
  7. 画像データを処理する複数の画像処理部が連結されてパイプライン方式の処理を行う画像処理装置であって、
    画像処理シーケンスを制御する制御部と、
    画像データの書き込みおよび読み出しが可能なメモリと、
    前記制御部からの開始信号に基づいて前記メモリからブロック単位の画像データの入力を開始し、入力した前記ブロック単位の画像データの出力を完了すると、完了を示す信号を前記制御部に出力する入力DMA部と、
    前記制御部からの開始信号に基づいて、前記入力DMA部から出力されるブロック単位の画像データを入力して画像処理を実行し、画像処理した画像データをブロック単位で出力し終わると、完了を示す信号を前記制御部に出力するとともに、次のブロック単位の画像データに対して画像処理を行う前に、前記制御部から次の開始信号の入力を必要とする第1の画像処理部と、
    前記制御部からの開始信号に基づいて、前記第1の画像処理部から出力されるブロック単位の画像データを入力して画像処理を実行し、画像処理した画像データをブロック単位で出力し終わると、完了を示す信号を前記制御部に出力するとともに、次のブロック単位の画像データに対して画像処理を行う前に、前記制御部から次の開始信号の入力を必要とする第2の画像処理部と、
    前記制御部からの開始信号を入力して、前記第2の画像処理部から出力される画像データを入力して前記メモリに画像データを書き込み、書き込みが完了すると、完了を示す信号を前記制御部に出力する出力DMA部と、
    を備え、
    前記制御部は、前記第2の画像処理部から前記ブロック単位の画像データが出力し終わる前に、前記完了を示す信号を出力した画像処理部に対して、次のブロック単位の画像データを処理させるための開始信号を出力することを特徴とする画像処理装置。
  8. 前記制御部は、前記入力DMA部と前記第1の画像処理部と前記第2の画像処理部にそれぞれ必要出力データ数を出力し、
    前記入力DMA部、前記第1の画像処理部、および、前記第2の画像処理部は、それぞれ処理を行ったデータ数がそれぞれの必要出力データ数と一致すると、完了を示す信号を前記制御部にそれぞれ出力することを特徴とする請求項7に記載の画像処理装置。
  9. 前記制御部は、前記第1の画像処理部が処理する画像データ数を示す必要入力データ数を前記第1の画像処理部に出力し、
    前記第1の画像処理部は、前記入力DMA部に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、前記入力データ数が前記必要入力データ数と一致すると、前記入力DMA部への画像データの要求信号の出力を禁止し、
    前記入力DMA部は、前記画像データの要求信号が入力されている間は、前記第1の画像処理部に画像データを出力することを特徴とする請求項7または請求項8に記載の画像処理装置。
  10. 前記制御部は、前記第2の画像処理部が処理する画像データ数を示す必要入力データ数を前記第2の画像処理部に出力し、
    前記第2の画像処理部は、前記第1の画像処理部に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、前記入力データ数が前記必要入力データ数と一致すると、前記第1の画像処理部への画像データの要求信号の出力を禁止し、
    前記第1の画像処理部は、前記画像データの要求信号が入力されている間は、前記第2の画像処理部に画像データを出力することを特徴とする請求項7から請求項9のいずれか一項に記載の画像処理装置。
  11. 前記制御部は、前記出力DMA部が処理する画像データ数を示す必要入力データ数を前記出力DMA部に出力し、
    前記出力DMA部は、前記第2の画像出力部に画像データの要求信号を出力して画像データを入力するとともに入力データ数をカウントし、前記入力データ数が前記必要入力データ数と一致すると、前記第2の画像処理部への画像データの要求信号の出力を禁止し、
    前記第2の画像処理部は、前記画像データの要求信号が入力されている間は、前記出力DMA部に画像データを出力することを特徴とする請求項7から請求項10のいずれか一項に記載の画像処理装置。
  12. 前記完了を示す信号は、割込み信号であることを特徴とする請求項7から請求項11のいずれか一項に記載の画像処理装置。
  13. 前記第1画像処理部および前記第2画像処理部の間に設けられ、前記制御部からの開始信号に基づいて前段の画像処理部から画像データを入力して、画像処理を開始し、画像処理後の画像データを後段の画像処理部に出力するとともに、画像処理が完了すると、画像処理の完了を示す信号を前記制御部に出力する画像処理部
    をさらに少なくとも1つ備えることを特徴とする請求項7から請求項12のいずれか一項に記載の画像処理装置。
JP2009021246A 2009-02-02 2009-02-02 データ処理装置および画像処理装置 Active JP5449791B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009021246A JP5449791B2 (ja) 2009-02-02 2009-02-02 データ処理装置および画像処理装置
CN201010108554.5A CN101795381B (zh) 2009-02-02 2010-01-29 数据处理装置及图像处理装置
US12/696,901 US8581913B2 (en) 2009-02-02 2010-01-29 Data processing apparatus and image processing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009021246A JP5449791B2 (ja) 2009-02-02 2009-02-02 データ処理装置および画像処理装置

Publications (2)

Publication Number Publication Date
JP2010176606A JP2010176606A (ja) 2010-08-12
JP5449791B2 true JP5449791B2 (ja) 2014-03-19

Family

ID=42398659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009021246A Active JP5449791B2 (ja) 2009-02-02 2009-02-02 データ処理装置および画像処理装置

Country Status (3)

Country Link
US (1) US8581913B2 (ja)
JP (1) JP5449791B2 (ja)
CN (1) CN101795381B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012046435A1 (ja) * 2010-10-04 2014-02-24 パナソニック株式会社 画像処理装置、画像符号化方法および画像処理方法
JP5675278B2 (ja) * 2010-11-01 2015-02-25 オリンパス株式会社 データ処理装置および画像処理装置
JP5784299B2 (ja) 2010-11-01 2015-09-24 オリンパス株式会社 データ処理装置および画像処理装置
JP5738618B2 (ja) 2011-02-08 2015-06-24 オリンパス株式会社 データ処理装置
EP2437178B1 (en) * 2011-05-26 2013-07-31 Huawei Technologies Co., Ltd. Method, apparatus, and system for processing memory dump
US9721319B2 (en) * 2011-10-14 2017-08-01 Mastercard International Incorporated Tap and wireless payment methods and devices
JP5993267B2 (ja) 2012-10-04 2016-09-14 オリンパス株式会社 画像処理装置
JP2014115963A (ja) * 2012-12-12 2014-06-26 Canon Inc 情報処理装置、情報処理方法、及びプログラム
JP2015230619A (ja) * 2014-06-05 2015-12-21 富士ゼロックス株式会社 データ処理装置
KR20200141338A (ko) * 2019-06-10 2020-12-18 삼성전자주식회사 이미지 신호 프로세서, 상기 이미지 신호 프로세서의 동작 방법 및 상기 이미지 신호 프로세서를 포함하는 이미지 처리 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304601A (ja) * 1992-04-24 1993-11-16 Sanyo Electric Co Ltd イメージ情報変換装置
KR100564010B1 (ko) * 1998-06-25 2006-03-23 마츠시타 덴끼 산교 가부시키가이샤 화상 처리 장치
JP2000148997A (ja) * 1998-11-13 2000-05-30 Minolta Co Ltd 画像処理装置
JP4179701B2 (ja) 1999-04-28 2008-11-12 オリンパス株式会社 画像処理装置
JP2001338286A (ja) * 2000-05-30 2001-12-07 Fuji Xerox Co Ltd 画像処理方法と装置
US7484079B2 (en) * 2002-10-31 2009-01-27 Hewlett-Packard Development Company, L.P. Pipeline stage initialization via task frame accessed by a memory pointer propagated among the pipeline stages
JP4406241B2 (ja) * 2003-09-04 2010-01-27 オリンパス株式会社 画像処理装置
CN1235411C (zh) * 2003-10-17 2006-01-04 中国科学院计算技术研究所 基于流水线的帧内预测模式块编码加速方法
JP2006054584A (ja) * 2004-08-10 2006-02-23 Olympus Corp 画像処理装置
JP4863438B2 (ja) * 2004-09-10 2012-01-25 キヤノン株式会社 データ処理装置及び処理方法
WO2007089014A1 (ja) * 2006-02-03 2007-08-09 National University Corporation Kobe University デジタルvlsi回路およびそれを組み込んだ画像処理システム
JP4760541B2 (ja) 2006-05-31 2011-08-31 富士ゼロックス株式会社 バッファ制御モジュール、画像処理装置およびプログラム
JP2008141276A (ja) * 2006-11-30 2008-06-19 Sanyo Electric Co Ltd Tv信号処理回路
JP4442644B2 (ja) * 2007-06-15 2010-03-31 株式会社デンソー パイプライン演算装置

Also Published As

Publication number Publication date
CN101795381B (zh) 2012-09-05
CN101795381A (zh) 2010-08-04
US8581913B2 (en) 2013-11-12
JP2010176606A (ja) 2010-08-12
US20100199071A1 (en) 2010-08-05

Similar Documents

Publication Publication Date Title
JP5449791B2 (ja) データ処理装置および画像処理装置
JP4749657B2 (ja) Dma制御装置
JP3761061B2 (ja) データ処理システムおよびデータ処理方法
JP5784299B2 (ja) データ処理装置および画像処理装置
US9026697B2 (en) Data processing apparatus
US9172839B2 (en) Image forming apparatus, control method and storage medium
JP2021044744A5 (ja) 画像処理装置及びその制御方法、並びにプログラム
US7900021B2 (en) Image processing apparatus and image processing method
JP2004234280A (ja) メモリ装置
JP5675278B2 (ja) データ処理装置および画像処理装置
WO2014167670A1 (ja) データ転送装置及びデータ転送方法
US8176290B2 (en) Memory controller
JP5583563B2 (ja) データ処理装置
JP2007188434A (ja) 画像処理装置
JP6564625B2 (ja) データ転送装置およびデータ転送方法
JP6099418B2 (ja) 半導体装置及びそのデータ処理方法
JP2006189919A (ja) 電子機器、制御方法及びコンピュータプログラム
JP5278497B2 (ja) 画像処理装置及び画像処理方法
JP2015154455A (ja) 画像処理装置、画像処理方法及び画像処理プログラム
JP2018005389A (ja) 画像変形回路、画像処理装置、及び画像変形方法
JP4465538B2 (ja) 画像処理装置
JP6690293B2 (ja) 画像処理装置
JP2010218379A (ja) データ転送装置
JP2009265776A (ja) 画像処理装置
US20050119549A1 (en) Embedded metal-programmable image processing array for digital still camera and camrecorder products

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20101029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20101101

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110930

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130416

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130522

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131225

R151 Written notification of patent or utility model registration

Ref document number: 5449791

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250