CN101795381B

CN101795381B - 数据处理装置及图像处理装置

Info

Publication number: CN101795381B
Application number: CN201010108554.5A
Authority: CN
Inventors: 中薗启介; 上野晃
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2009-02-02
Filing date: 2010-01-29
Publication date: 2012-09-05
Anticipated expiration: 2030-01-29
Also published as: US20100199071A1; US8581913B2; CN101795381A; JP5449791B2; JP2010176606A

Abstract

一种进行流水线方式的处理的数据处理装置，具有：控制部，其控制数据处理序列；第1处理部，其根据开始信号而输入数据，并开始第1数据处理，输出第1数据处理后的数据，并且当第1数据处理结束时，向控制部输出表示第1数据处理结束的信号；和第2处理部，其根据开始信号而输入第1数据处理后的数据，并开始第2数据处理，输出第2数据处理后的数据，并且当第2数据处理结束时，向控制部输出表示第2数据处理结束的信号。控制部在接收到表示第1数据处理结束的信号时，向第1处理部输出下一个开始信号，在接收到表示第2数据处理结束的信号时，向第2处理部输出下一个开始信号。

Description

数据处理装置及图像处理装置

技术领域

本发明涉及使流水线(pipeline)方式的数据处理快速化的技术。

背景技术

以往为了在串联连接的多个处理部中进行处理，公知有所谓流水线方式的图像处理技术(参照日本JP2000-312327A)，将1帧的图像数据分割为预定大小的区域，由各个处理部对分割后的每个区域进行处理并发送给下一个处理部。

但是，在现有技术中，由各个处理部依次进行针对一个分割区域的处理，当最后的处理部中的处理结束后，将下一个分割区域的数据输入到第一个处理部。因此，存在以下问题，即，在各个处理部中，在针对一个分割区域的处理结束后、到进行针对下一个分割区域的处理的期间产生时间损失的问题。

发明内容

本发明的某个方式的数据处理装置其利用对数据进行处理的多个数据处理部进行流水线方式的处理，所述数据处理装置具有：控制部，其控制数据处理序列；第1处理部，其根据来自所述控制部的开始信号而输入数据，并开始第1数据处理，输出第1数据处理后的数据，并且当所述第1数据处理结束时，向所述控制部输出表示所述第1数据处理结束的信号；和第2处理部，其根据来自所述控制部的开始信号而输入所述第1数据处理后的数据，并开始第2数据处理，输出第2数据处理后的数据，并且当所述第2数据处理结束时，向所述控制部输出表示所述第2数据处理结束的信号，所述控制部在从所述第1处理部接收到表示所述第1数据处理结束的信号时，向所述第1处理部输出下一个开始信号，在从所述第2处理部接收到表示所述第2数据处理结束的信号时，向所述第2处理部输出下一个开始信号。

本发明的另一个方式的图像处理装置利用对图像数据进行处理的多个图像处理部进行流水线方式的处理，所述图像处理装置具有：控制部，其控制图像处理序列；存储器，其能够进行图像数据的写入和读出；输入DMA部，其根据来自所述控制部的开始信号而开始从所述存储器输入预定数量的图像数据，当所输入的所述预定数量的图像数据的输出结束时，向所述控制部输出表示结束的信号；第1图像处理部，其根据来自所述控制部的开始信号，而输入从所述输入DMA部输出的图像数据并执行第1图像处理，输出第1图像处理后的图像数据，当所述第1图像处理结束时，向所述控制部输出表示结束的信号；第2图像处理部，其根据来自所述控制部的开始信号，而输入从所述第1图像处理部输出的图像数据并执行第2图像处理，输出第2图像处理后的图像数据，当所述第2图像处理结束时，向所述控制部输出表示结束的信号；和输出DMA部，其输入来自所述控制部的开始信号，并输入从所述第2图像处理部输出的图像数据，将图像数据写入到所述存储器中，当写入结束时，向所述控制部输出表示结束的信号。

根据本发明，能够使基于流水线方式的数据处理快速化。

附图说明

图1是一个实施方式的图像处理装置的结构框图。

图2是按照从上到下的顺序示出序列控制器、输入DMA、YC处理部、NR处理部、及输出DMA的处理定时的时序图。

图3是表示由序列控制器进行的处理的具体内容的图。

图4是表示YC处理部和NR处理部的内部的具体结构的框图。

图5是表示没有从后级的处理部输入图像数据的请求信号时的数据处理定时的图。

具体实施方式

以下，说明将本发明适用于图像处理装置的实施方式。

图1是一个实施方式的图像处理装置的结构框图。一个实施方式的图像处理装置具有输入DMA部1、YC处理部2、NR处理部3、输出DMA部4、DMA总线5、DRAM6和序列控制器10。该图像处理装置例如被安装在数码照相机等电子摄像装置上使用。

在DRAM6中存储有对摄像信号进行预定的预加工处理后的数据(以下称为图像数据)，该摄像信号是由安装在电子摄像装置上的CCD等摄像元件输出的。在一个实施方式的图像处理装置中，把1帧的图像数据分割成为长方形状的多个小的块图像数据(以下称为块线)，按每个块线进行处理。

如图1所示，输入DMA部1、YC处理部2、NR处理部3、输出DMA部4被串联连接，各部1～4依次对各个块线进行处理，即进行所谓流水线方式的数据处理。通过把图像数据分割成为多个块线，并进行流水线方式的数据处理，能够降低传输数据量，同时使处理快速化。序列控制器10控制各个处理部1～4的数据处理序列。

使用图2和图3说明各部的动作。

图2是按照从上到下的顺序表示序列控制器10、输入DMA部1、YC处理部2、NR处理部3、及输出DMA部4的处理定时的时序图。其中，关于序列控制器10的处理21～25的具体情况如图3所示。

为了开始1帧的图像数据的处理，首先序列控制器10进行处理21。参照图3说明由序列控制器10进行的处理21的具体内容。序列控制器10首先针对输入DMA部1、YC处理部2、NR处理部3、输出DMA部4，进行在各个处理部1～4的寄存器中设定各图像处理所需要的参数、各个处理部的必要输出数据数、和各个处理部的必要输入数据数等的处理(处理211)。其中，必要输出数据数被分别设定在各个处理部1～3的寄存器中，必要输入数据数被分别设定在各个处理部2～4的寄存器中。必要输出数据数根据各个处理部1～3的处理内容而确定，必要输入数据数根据各个处理部2～4的处理内容而确定。

然后，序列控制器10在对各个处理部1～4进行复位后，进行解除复位的处理(处理212)。通过进行各个处理部1～4的复位，各个处理部1～4的内部的未处理数据被作为没有被输入的数据来处理。最后，序列控制器10将输入DMA开始触发信号输出给输入DMA部1，同时将输出DMA开始触发信号输出给输出DMA部4(处理213)。

如图2所示，输入DMA部1根据来自序列控制器10的输入DMA开始触发信号，开始输入DMA(Direct Memory Access：直接存储器存取)。由此，从DRAM6通过DMA总线5向输入DMA部1输入1块线的数据。根据来自YC处理部2的数据请求信号，将输入到输入DMA部1的块线输出给YC处理部2。

图4是表示YC处理部2和NR处理部3的内部的具体结构的框图。YC处理部2和NR处理部3分别具有计数器51、比较器52、“与”电路53、输入缓冲器54、滤波运算部55、计数器56和比较器57。1块线的数据被分割成为更小区域的数据，并在各个处理部1～4中进行处理。计数器51对从前级的处理部输入的小区域的数据数进行计数，将计数值输出给比较器52。所说的前级的处理部对于YC处理部2而言指输入DMA部1，对于NR处理部3而言指YC处理部2。

比较器52将由序列控制器10在寄存器中设定的必要输入数据数、与从计数器51输入的计数值进行比较，将比较结果输出给“与”电路53。

从前级的处理部向输入缓冲器54依次输入被分割后的小区域的数据。“与”电路53在被输入表示计数值小于必要输入数据数的比较结果、和表示输入缓冲器54具有预定容量的空存储区域的信号时，向前级的处理部输出数据请求信号。并且，“与”电路53在计数值与必要输入数据数一致时，停止(禁止)向前级的处理部输出数据请求信号。然后，由序列控制器10进行复位，当该复位被解除时，再次开始数据请求信号的输出。

滤波运算部55读出临时存储在输入缓冲器54中的数据，并进行滤波运算处理。在YC处理部2的情况下，进行生成Y(亮度)信号和C(颜色)信号的处理，在NR处理部3的情况下进行降低噪声的处理。根据来自后级的处理部的数据请求信号，将滤波运算处理后的数据输出给后级的处理部。所说的后级的处理部对于YC处理部2而言指NR处理部3，对于NR处理部3而言指输出DMA部4。

计数器56对由滤波运算部55进行滤波运算处理后的数据数进行计数，将计数值输出给比较器57。比较器57将由序列控制器10设定在寄存器中的必要输出数据数、与从计数器56输入的计数值进行比较，在计数值与输出数据数相等时，向序列控制器10输出完成中断信号。

输入DMA部1至少具有图4所示的计数器56和比较器57，在输出数据的计数值与由序列控制器10在寄存器中设定的必要输出数据数相等时，向序列控制器10输出完成中断信号。

输出DMA部4至少具有图4所示的计数器51、比较器52和“与”电路53，在所输入的数据的计数值与由序列控制器10在寄存器中设定的必要输入数据数相等时，停止(禁止)向NR处理部3的数据请求。然后，由序列控制器10进行复位，在该复位解除后，再次开始数据请求信号的输出。

返回图2继续进行说明。输入DMA部1根据来自序列控制器10的输入DMA开始触发信号，开始输入DMA(Direct Memory Access：直接存储器存取)。由此，从DRAM6通过DMA总线5向输入DMA部1输入1块线(处理26)。根据来自YC处理部2的数据请求信号，将输入到输入DMA部1的块线输出给YC处理部2(处理27)。并且，如上面所述，在设定于寄存器中的必要输出数据数与由计数器计数的实际的输出数据数相等时，输入DMA部1向序列控制器10输出完成中断信号。序列控制器10根据该完成中断信号，开始处理22。

参照图3说明由序列控制器10进行的处理22的具体内容。序列控制器10针对输入DMA部1，在输入DMA部1的寄存器中设定输入DMA部1的必要输出数据数等(处理221)。然后，序列控制器10在对输入DMA部1进行复位后，解除复位(处理222)，将输入DMA开始触发信号输出给输入DMA部1(处理223)。

返回图2继续进行说明。输入DMA部1根据来自序列控制器10的输入DMA开始触发信号，开始输入DMA。由此，从DRAM6通过DMA总线5向输入DMA部1输入下一个1块线(处理28)。根据来自YC处理部2的数据请求信号，将输入到输入DMA部1的块线输出给YC处理部2(处理29)。以后，反复进行相同的处理。

YC处理部2根据来自输入DMA部1的数据输出(处理27)，从输入DMA部1输入数据(处理30)，针对所输入的数据进行生成上述的Y信号和C信号的处理，然后根据来自NR处理部3的数据请求信号，将处理后的数据输出给NR处理部3(处理31)。并且，如上面所述，在设定于寄存器中的必要输出数据数与由计数器计数的实际的输出数据数相等时，YC处理部2向序列控制器10输出完成中断信号。序列控制器10根据该完成中断信号，开始处理23。

参照图3说明由序列控制器10进行的处理23的具体内容。序列控制器10针对YC处理部2，在YC处理部2的寄存器中设定YC处理部2的必要输入数据数和必要输出数据数等(处理231)。然后，序列控制器10在对YC处理部2进行复位之后解除复位(处理232)。

返回图2继续进行说明。在YC处理部2的复位解除后，再次开始向前级的输入DMA部1输出数据请求信号。YC处理部2根据来自输入DMA部1的数据输出(处理29)，从输入DMA部1输入数据(处理32)。并且，在针对所输入的数据进行生成Y信号和C信号的处理后，根据来自NR处理部3的数据请求信号，将处理后的数据输出给NR处理部3(处理33)。以后，反复进行相同的处理。

NR处理部3根据来自YC处理部2的数据输出(处理31)，从YC处理部2输入数据(处理34)，在针对所输入的数据进行降低噪声处理后，根据来自输出DMA部4的数据请求信号，将处理后的数据输出给输出DMA部4(处理35)。并且，如上面所述，在设定于寄存器中的必要输出数据数与由计数器计数的实际的输出数据数相等时，NR处理部3向序列控制器10输出完成中断信号。序列控制器10根据该完成中断信号，开始处理24。

参照图3说明由序列控制器10进行的处理24的具体内容。序列控制器10针对NR处理部3，在NR处理部3的寄存器中设定NR处理部3的必要输入数据数和必要输出数据数等(处理241)。然后，序列控制器10在对NR处理部3进行复位后解除复位(处理242)。

返回图2继续进行说明。在NR处理部3的复位解除后，再次开始向前级的YC处理部2输出数据请求信号。NR处理部3根据来自YC处理部2的数据输出(处理33)，从YC处理部2输入数据(处理36)。并且，在针对所输入的数据进行降低噪声处理后，根据来自输出DMA部4的数据请求信号，将处理后的数据输出给输出DMA部4(处理37)。以后，反复进行相同的处理。

输出DMA部4根据来自NR处理部3的数据输出(处理35)，从NR处理部3输入数据(处理38)，开始输出DMA(处理39)。即，经由DMA总线5将数据依次存储在DRAM6中。并且，输出DMA部4在所输入的数据的输出DMA完成后，向序列控制器10输出完成中断信号。序列控制器10根据该完成中断信号，开始处理25。

参照图3说明由序列控制器10进行的处理25的具体内容。序列控制器10针对输出DMA部4，在输出DMA部4的寄存器中设定输出DMA部4的必要输入数据数等(处理251)。然后，序列控制器10在对输出DMA部4进行复位后解除复位(处理252)，将输出DMA开始触发信号输出给输出DMA部4(处理253)。

返回图2继续进行说明。在输出DMA部4的复位解除后，再次开始向前级的NR处理部3输出数据请求信号。输出DMA部4根据来自NR处理部3的数据输出(处理37)，从NR处理部3输入数据(处理40)，并开始输出DMA(处理41)。以后，反复进行相同的处理。

另外，在图2的示例中，即使由序列控制器10解除了输出DMA部4的复位，并从输出DMA部4向NR处理部3输出数据请求信号，由于在NR处理部3中还没有完成噪声降低处理，所以也不马上从NR处理部3开始数据输出。即，从输出DMA部4输出数据请求信号后到进行数据输入为止，存在不进行数据输入的期间42。

根据一个实施方式的图像处理装置，在利用处理图像数据的多个图像处理部进行流水线方式的处理的图像处理装置中，具有：序列控制器(控制部)10，其控制图像处理序列；DRAM(存储器)6，其能够进行图像数据的写入和读出；输入DMA部1，其根据来自序列控制器10的开始信号，开始从DRAM6输入预定数量的图像数据，在结束了所输入的预定数量的图像数据的输出时，向序列控制器10输出表示结束的信号；YC处理部(第1图像处理部)2，其根据来自序列控制器10的开始信号，输入从输入DMA部1输出的图像数据并执行第1图像处理(YC信号生成处理)，输出第1图像处理后的图像数据，在第1图像处理结束后，向序列控制器10输出表示结束的信号；NR处理部(第2图像处理部)3，其根据来自序列控制器10的开始信号，输入从YC处理部2输出的图像数据并执行第2图像处理(噪声降低处理)，输出第2图像处理后的图像数据，在第2图像处理结束后，向序列控制器10输出表示结束的信号；和输出DMA部4，其输入来自序列控制器10的开始信号，并输入从NR处理部3输出的图像数据，将图像数据写入到DRAM6中，在写入结束后，向序列控制器10输出表示结束的信号。根据这种结构，YC处理部2和NR处理部3能够分别独立地进行数据处理。例如，YC处理部2不需等待在NR处理部3中的噪声降低处理结束，便能够输入下一个数据，并开始YC信号生成处理。即，能够使流水线方式的图像处理快速化。

序列控制器10向输入DMA部1和YC处理部2和NR处理部3输出各自的必要输出数据数，输入DMA部1、YC处理部2和NR处理部3在各自进行处理后的数据数与各自的必要输出数据数一致时，各自向序列控制器10输出表示结束的信号。由此，序列控制器10能够准确掌握各个处理部1～3的数据结束的定时，同时根据表示结束的信号，向各个处理部1～3输出用于开始下一个处理的开始信号。

尤其在一个实施方式的图像处理装置中，序列控制器10向YC处理部2输出表示YC处理部2处理的图像数据数的必要输入数据数。YC处理部2向输入DMA部1输出图像数据的请求信号，并输入图像数据，并且对输入数据数进行计数，在输入数据数与必要输入数据数一致时，禁止向输入DMA部1输出图像数据的请求信号。输入DMA部1在被输入图像数据的请求信号的期间，向YC处理部2输出图像数据。

同样，序列控制器10向NR处理部3输出表示NR处理部3处理的图像数据数的必要输入数据数。NR处理部3向YC处理部2输出图像数据的请求信号，并输入图像数据，并且对输入数据数进行计数，在输入数据数与必要输入数据数一致时，禁止向YC处理部2输出图像数据的请求信号。YC处理部2在被输入图像数据的请求信号的期间，向NR处理部3输出图像数据。

另外，序列控制器10向输出DMA部4输出表示输出DMA部4处理的图像数据数的必要输入数据数。输出DMA部4向NR处理部3输出图像数据的请求信号，并输入图像数据，并且对输入数据数计数，在输入数据数与必要输入数据数一致时，禁止向NR处理部3输出图像数据的请求信号。NR处理部3在被输入图像数据的请求信号的期间，向输出DMA部4输出图像数据。

根据这些结构，各个处理部1～3只要没有从后级的处理部输入图像数据的请求信号，就不向后级的处理部输出数据。使用图5说明该情况。

图5是表示没有从后级的处理部输入图像数据的请求信号时的数据处理定时的图。根据该示例，各个处理部在数据处理结束后，将数据处理后的数据输出给后级的处理部。该情况时，根据数据处理结束定时，有时在数据处理结束之前从前级的处理部输入了下一个数据。即，在从前级的处理部输入了下一个数据后，由序列控制器10进行复位(参照标号60)。当在数据的输入途中进行了复位时，输入的数据被删除而成为没有输入，导致该数据不能被正确处理。

但是，根据一个实施方式的图像处理装置，在输入数据数与必要输入数据数一致时，禁止向前级的处理部输出图像数据的请求信号，所以在数据处理结束后到序列控制器10进行复位的开始/停止为止，不会输入下一个数据。即，能够防止在数据的输入途中进行复位。

本发明不限于上述的一个实施方式，能够在不脱离本发明宗旨的范围内进行各种变形和应用。例如，在上述的说明中，把处理对象的数据设为图像数据，但不限于图像数据。即，本发明不仅适用于图像处理装置，也能够适用于利用处理数据的多个数据处理部进行流水线方式的处理的数据处理装置。

在图1中，在输入DMA部1和输出DMA部4之间设置两个处理部2、3，但也可以构成为设置3个以上的处理部。设于输入DMA部1和输出DMA部4之间的处理部的结构与图4所示的YC处理部2和NR处理部3的结构相同，其动作除了在滤波运算部55内部进行的处理之外，其他动作都相同。

本申请要求2009年2月2日向日本国专利厅递交的日本特愿2009-21246号的优先权，该申请的全部内容以引证的方式结合于本说明书中。

Claims

1.一种数据处理装置，其利用对数据进行处理的多个数据处理部进行流水线方式的处理，所述数据处理装置具有：

控制部，其控制数据处理序列；

第1处理部，其根据来自所述控制部的开始信号而输入数据，并开始第1数据处理，输出第1数据处理后的数据，并且当所述第1数据处理结束时，向所述控制部输出表示所述第1数据处理结束的信号；和

第2处理部，其根据来自所述控制部的开始信号而输入所述第1数据处理后的数据，并开始第2数据处理，输出第2数据处理后的数据，并且当所述第2数据处理结束时，向所述控制部输出表示所述第2数据处理结束的信号，

所述控制部在从所述第1处理部接收到表示所述第1数据处理结束的信号时，向所述第1处理部输出下一个开始信号，在从所述第2处理部接收到表示所述第2数据处理结束的信号时，向所述第2处理部输出下一个开始信号，

所述控制部分别向所述第1处理部或所述第2处理部输出必要输出数据数，

所述第1处理部或所述第2处理部在分别进行了第1数据处理或第2数据处理后的数据数与所述必要输出数据数一致时，分别输出表示所述第1数据处理结束的信号或者表示所述第2数据处理结束的信号。

2.根据权利要求1所述的数据处理装置，其中，所述控制部向所述第2处理部输出必要输入数据数，

所述第2处理部向所述第1处理部输出用于请求数据的输入的数据输入请求信号，直到输入的数据数与所述必要输入数据数一致，

所述第1处理部在输入来自所述第2处理部的数据输入请求信号的期间，向所述第2处理部输出数据，在没有输入所述数据输入请求信号时，不进行向所述第2处理部的数据输出。

3.根据权利要求1所述的数据处理装置，所述表示结束的信号是中断信号。

4.根据权利要求1所述的数据处理装置，所述数据处理装置还具有至少一个处理部，该处理部设于所述第1处理部和所述第2处理部之间，根据来自所述控制部的开始信号而从前级的处理部输入数据，并开始数据处理，向后级的处理部输出数据处理后的数据，并且当数据处理结束时，向所述控制部输出表示数据处理结束的信号。

5.一种图像处理装置，其利用对图像数据进行处理的多个图像处理部进行流水线方式的处理，所述图像处理装置具有：

控制部，其控制图像处理序列；

存储器，其能够进行图像数据的写入和读出；

输入DMA部，其根据来自所述控制部的开始信号而开始从所述存储器输入预定数量的图像数据，当所输入的所述预定数量的图像数据的输出结束时，向所述控制部输出表示结束的信号；

第1图像处理部，其根据来自所述控制部的开始信号，而输入从所述输入DMA部输出的图像数据并执行第1图像处理，输出第1图像处理后的图像数据，当所述第1图像处理结束时，向所述控制部输出表示结束的信号；

第2图像处理部，其根据来自所述控制部的开始信号，而输入从所述第1图像处理部输出的图像数据并执行第2图像处理，输出第2图像处理后的图像数据，当所述第2图像处理结束时，向所述控制部输出表示结束的信号；和

输出DMA部，其输入来自所述控制部的开始信号，并输入从所述第2图像处理部输出的图像数据，将图像数据写入到所述存储器中，当写入结束时，向所述控制部输出表示结束的信号。

6.根据权利要求5所述的图像处理装置，其中，所述控制部分别向所述输入DMA部、所述第1图像处理部和所述第2图像处理部输出必要输出数据数，

所述输入DMA部、所述第1图像处理部及所述第2图像处理部在各自进行了处理的数据数与各自的必要输出数据数一致时，分别向所述控制部输出表示结束的信号。

7.根据权利要求5所述的图像处理装置，其中，所述控制部向所述第1图像处理部输出表示所述第1图像处理部所要处理的图像数据数的必要输入数据数，

所述第1图像处理部向所述输入DMA部输出图像数据请求信号而输入图像数据，并且对输入数据数进行计数，当所述输入数据数与所述必要输入数据数一致时，禁止向所述输入DMA部输出图像数据请求信号，

所述输入DMA部在输入了所述图像数据请求信号的期间，向所述第1图像处理部输出图像数据。

8.根据权利要求5所述的图像处理装置，其中，所述控制部向所述第2图像处理部输出表示所述第2图像处理部所要处理的图像数据数的必要输入数据数，

所述第2图像处理部向所述第1图像处理部输出图像数据请求信号而输入图像数据，并且对输入数据数进行计数，当所述输入数据数与所述必要输入数据数一致时，禁止向所述第1图像处理部输出图像数据请求信号，

所述第1图像处理部在输入了所述图像数据请求信号的期间，向所述第2图像处理部输出图像数据。

9.根据权利要求5所述的图像处理装置，其中，所述控制部向所述输出DMA部输出表示所述输出DMA部所要处理的图像数据数的必要输入数据数，

所述输出DMA部向所述第2图像处理部输出图像数据请求信号而输入图像数据，并且对输入数据数进行计数，当所述输入数据数与所述必要输入数据数一致时，禁止向所述第2图像处理部输出图像数据请求信号，

所述第2图像处理部在输入了所述图像数据请求信号的期间，向所述输出DMA部输出图像数据。

10.根据权利要求6所述的图像处理装置，其中，所述表示结束的信号是中断信号。

11.根据权利要求5～10中任一项所述的图像处理装置，所述图像处理装置还具有至少一个图像处理部，该图像处理部设于所述第1图像处理部和所述第2图像处理部之间，根据来自所述控制部的开始信号而从前级的图像处理部输入图像数据，并开始图像处理，向后级的图像处理部输出图像处理后的图像数据，并且当图像处理结束时，向所述控制部输出表示图像处理结束的信号。

12.根据权利要求5所述的图像处理装置，其中，所述输入DMA部、所述第1图像处理部、所述第2图像处理部及所述输出DMA部按照将图像数据分割为多个而得到的每个块进行流水线方式的处理。

13.根据权利要求5所述的图像处理装置，其中，所述第1图像处理部进行生成亮度信号和颜色信号的处理。

14.根据权利要求5所述的图像处理装置，其中，所述第2图像处理部进行降低噪声的处理。

15.根据权利要求6所述的图像处理装置，其中，所述输入DMA部、所述第1图像处理部、所述第2图像处理部分别至少具有计数器和比较器，利用所述计数器对各自进行了处理的数据数进行计数，利用所述比较器将计数数与各自的必要输出数据数进行比较，当一致时，分别向所述控制部输出表示结束的信号。

16.根据权利要求7所述的图像处理装置，其中，所述第1图像处理部具有计数器、比较器、“与”电路，所述计数器对所述输入DMA部输出的数据数进行计数，将计数数输出给所述比较器，所述比较器将所述必要输入数据数与所述计数数进行比较，并将比较结果输出给所述“与”电路，所述“与”电路在计数数与所述必要输入数据数一致时，禁止对所述输入DMA部的图像数据请求信号。

17.根据权利要求8所述的图像处理装置，其中，所述第2图像处理部具有计数器、比较器、“与”电路，所述计数器对所述第1图像处理部输出的数据数进行计数，将计数数输出给所述比较器，所述比较器将所述必要输入数据数与所述计数数进行比较，并将比较结果输出给所述“与”电路，所述“与”电路在计数数与所述必要输入数据数一致时，禁止对所述第1图像处理部的图像数据请求信号。

18.根据权利要求9所述的图像处理装置，其中，所述输出DMA部具有计数器、比较器、“与”电路，所述计数器对所述第2图像处理部输出的数据数进行计数，将计数数输出给所述比较器，所述比较器将所述必要输入数据数与所述计数数进行比较，并将比较结果输出给所述“与”电路，所述“与”电路在计数数与所述必要输入数据数一致时，禁止对所述第2图像处理部的图像数据请求信号。