JPH1079663A - 内部クロック発生回路および信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 動作周波数の広い内部クロック発生回路を提
供する。 【解決手段】 外部クロック信号ＥＣＬＫと内部クロッ
ク信号ｉｎｔＣＬＫ（ＲＣＬＫ）の位相差に従ってその
遅延時間が調整され、その調整された遅延時間に従って
内部クロック信号に相当する信号を発生する電圧制御デ
ィレイ素子（１３０）に対し、モード切換信号に従って
選択的にその電圧制御ディレイ素子の遅延時間に対し遅
延オフセットを与える可変遅延回路（１）を設ける。遅
延オフセット量により電圧制御ディレイ素子（１３０）
の動作速度が等価的に遅くなり、その動作周波数領域を
低い方へシフトさせることができ、応じて内部クロック
発生回路の動作周波数領域を広くすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、第１の信号とし
ての外部クロック信号からこれに同期した第２の信号と
しての内部クロック信号を発生するための回路に関す
る。特に、この発明は外部クロック信号に同期して動作
する同期型半導体記憶装置においてこの外部クロック信
号に同期した内部クロック信号を発生して内部回路へ与
える内部クロック発生回路に関する。

【０００２】

【従来の技術】主記憶として用いられるダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）はその動作速
度が速くされてきているものの、その動作速度は依然外
部処理装置であるマイクロプロセッサ（ＭＰＵ）の動作
速度に追随することができない。このため、システムの
処理速度がＤＲＡＭのアクセスタイムおよびサイクルタ
イムにより制限を受け、このためＤＲＡＭのアクセスタ
イムおよびサイクルタイムがボトルネックとなり、シス
テム全体の性能が低下するという問題が生じる。このよ
うな問題を解決するために、高速ＭＰＵのための主記憶
として、クロック信号に同期して動作するクロック同期
型半導体記憶装置（ＳＤＲＡＭ）が提案されている。Ｓ
ＤＲＡＭにおいては、高速アクセスを実現するために、
システムクロック信号に同期して連続してたとえば８ビ
ットの連続ビット（１つのデータ入出力端子について）
に高速アクセスする仕様（バーストモード）が提案され
ている。

【０００３】図１６は、従来のＳＤＲＡＭの標準的な連
続アクセス動作を示すタイミングチャート図である。図
１６において、入出力データＤ／Ｑは、８ビットデータ
であり、８個のデータ（８バイトのデータ；６４ビッ
ト）が連続して読出または書込まれる動作が示される。

【０００４】ＳＤＲＡＭにおいては、外部クロック信号
ｅｘｔＣＬＫの立上がりエッジにおける複数の外部信号
の状態の組合せにより装置内部で行なわれる動作が指定
される。用いられる外部制御信号は、ロウアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳおよびライトイネーブル信号／ＷＥである。この
複数の外部制御信号の状態の組合せは、通常「コマン
ド」と呼ばれる。アドレス信号ＡＤＤは、メモリセル行
を指定するための行アドレス信号Ｘとメモリセル列を指
定する列アドレス信号Ｙとが時分割的に多重化されて与
えられる。

【０００５】クロックサイクル♯ａにおいて、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジにおいて、ロウ
アドレスストローブ信号／ＲＡＳをＬレベルとし、コラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥをともにＨレベルとすると、アクティブ
コマンドが与えられ、ＳＤＲＡＭ内部において、メモリ
セルアレイの活性化動作、すなわち行選択動作が行なわ
れる。このアクティブコマンドが与えられると、このと
きのアドレス信号ＡＤＤが行アドレス信号Ｘａとして取
込まれ、この行アドレス信号Ｘａに従って行選択動作が
行なわれる。

【０００６】次いで、クロックサイクル♯ｂにおいて、
外部クロック信号ｅｘｔＣＬＫの立上がりエッジにおい
て、コラムアドレスストローブ信号／ＣＡＳをＬレベル
に設定し、ロウアドレスストローブ信号／ＲＡＳおよび
ライトイネーブル信号／ＷＥをＨレベルに設定すると、
データ読出を示すリードコマンドが与えられる。Ｌレベ
ルのコラムアドレスストローブ信号／ＣＡＳに従って、
そのときに与えられているアドレス信号ＡＤＤが列アド
レス信号Ｙｂとして取込まれ、この列アドレス信号Ｙｂ
に従ってメモリセル列が選択される。このリードコマン
ドが与えられてから、ＣＡＳレイテンシーと呼ばれるク
ロックサイクル数（図１６においては、ＣＡＳレイテン
シーは３）が経過すると、クロックサイクル♯ｃにおい
て、最初の１バイトデータｑ０が出力される。以降、外
部クロック信号ｅｘｔＣＬＫの立上がりに同期して、デ
ータｑ１、…ｑ７が順次出力される。最初のデータが出
力されるまでには、あるクロックサイクル数が必要とさ
れるが、以降、外部クロック信号ｅｘｔＣＬＫに従って
データを出力することができ、高速のデータ読出を実現
することができる。

【０００７】データ書込動作時においては、まず、クロ
ックサイクル♯ｄにおいて、アクティブコマンドを与
え、アドレス信号Ｘｃに従ってＳＤＲＡＭ内で行選択動
作を開始する。次いで、クロックサイクル♯ｅにおい
て、外部クロック信号ｅｘｔＣＬＫの立上がりエッジに
おいて、ロウアドレスストローブ信号／ＲＡＳをＨレベ
ルとし、コラムアドレスストローブ信号／ＣＡＳおよび
ライトイネーブル信号／ＷＥをともにＬレベルに設定す
る。これにより、データ書込を示すライトコマンドが与
えられる。Ｌレベルのコラムアドレスストローブ信号／
ＣＡＳに従ってアドレス信号ＡＤＤが列アドレス信号Ｙ
ａとして取込まれ、内部で列選択動作が開始される。こ
のライトコマンドが与えられるときには、ライトコマン
ドが与えられたクロックサイクル♯ｅにおいて与えられ
たデータｄ０がＳＤＲＡＭ内部に取込まれる。以降、各
外部クロック信号ｅｘｔＣＬＫの立上がりエッジでデー
タｄ１〜ｄ７が順次装置内部へ取込まれ、これらの取込
まれた書込データは所定のシーケンスで選択メモリセル
に書込まれる。

【０００８】１つのアクセスコマンド（リードコマンド
またはライトコマンド）に従って連続的にアクセスされ
るデータの数は「バースト長」と呼ばれる。通常のＤＲ
ＡＭにおけるロウアドレスストローブ信号／ＲＡＳおよ
びコラムアドレスストローブ信号／ＣＡＳという外部制
御信号に同期してアドレス信号および入力データなどを
取込んで内部動作を行なう方式と異なり、ＳＤＲＡＭに
おいては外部から与えられるたとえばシステムクロック
である外部クロック信号ｅｘｔＣＬＫの立上がりエッジ
で外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス
信号ＡＤＤおよび書込データｄなどの外部信号を取込
み、外部制御信号（特定のアドレス信号ビットを含む場
合もある）の状態により決定されるコマンドに従って内
部動作が行なわれる。

【０００９】外部クロック信号ｅｘｔＣＬＫに同期して
外部からの信号／ＲＡＳ、／ＣＡＳ、／ＷＥおよびＡＤ
Ｄならびに書込データ（入力データ）を取込む同期動作
を実行することにより、以下の利点が得られる。制御信
号に対するアドレス信号のスキュー（タイミングのず
れ）によるデータ入出力時間に対するマージンを確保す
る必要がなく、１つのアクセスに必要とされる時間すな
わちサイクルタイムを短縮することができる。また、ク
ロック信号ｅｘｔＣＬＫに同期して連続データの書込お
よび読出を実行することにより、連続アクセスタイムは
クロック信号ｅｘｔＣＬＫの１周期で決定されることに
なり、ＳＤＲＡＭの連続アクセスタイムを高速化するこ
とができる。

【００１０】図１７は、従来のＳＤＲＡＭの全体の構成
を概略的に示す図である。図１７において、ＳＤＲＡＭ
は、外部クロック信号ｅｘｔＣＬＫをバッファ処理して
内部クロック信号ｉｎｔＣＬＫを生成するクロックバッ
ファ１００と、クロックバッファ１００からの内部クロ
ック信号ｉｎｔＣＬＫに同期して外部制御信号ｅｘｔ／
ＲＡＳ、ｅｘｔ／ＣＡＳ、およびｅｘｔ／ＷＥを取込み
内部制御信号を生成する入力バッファ１０２と、内部ク
ロック信号ｉｎｔＣＬＫに同期して入力バッファ１０２
から与えられる内部制御信号の状態を判定し、指定され
た内部動作を活性化するトリガ信号を生成するコマンド
デコーダ１０４と、コマンドデコーダ１０４からのアド
レス取込指示信号と内部クロック信号ｉｎｔＣＬＫとに
同期して、外部のアドレス信号ＡＤＤを取込み内部行ア
ドレス信号および内部列アドレス信号を生成するアドレ
スバッファ１０６を含む。

【００１１】アドレスバッファ１０６は、行アドレスバ
ッファおよび列アドレスバッファを含み、コマンドデコ
ーダ１０４からのトリガ信号に従って、これらの行アド
レスバッファおよび列アドレス場合が選択的に活性状態
とされて時分割多重化されて与えられる行アドレス信号
および列アドレス信号から内部行アドレス信号および内
部列アドレス信号が生成される。

【００１２】ＳＤＲＡＭは、さらに、行列状に配列され
る複数のメモリセルを有するメモリセルアレイ１０８
と、コマンドデコーダ１０４からのトリガ信号に応答し
て、必要とされる内部制御信号を発生する制御信号発生
回路１１０と、制御信号発生回路１１０からの制御信号
に応答して活性化され、アドレスバッファ１０６から与
えられる内部行アドレス信号をデコードし、メモリセル
アレイ１０８の対応の行を選択状態へ駆動する行選択回
路１１２と、制御信号発生回路１１０の内部制御信号に
応答して活性化され、アドレスバッファ１０６から与え
られる内部列アドレス信号に従ってメモリセルアレイ１
０８の列を選択する列選択回路１１４と、制御信号発生
回路１１０の出力信号に応答して駆動され、列選択回路
１１４により選択された列に対しデータの入出力を行な
う入出力回路１１６を含む。

【００１３】制御信号発生回路１１０は、内部クロック
信号ｉｎｔＣＬＫに同期してＣＡＳレイテンシーおよび
バースト長の制御を行ない、かつ入出力回路１１６にお
けるデータ入出力動作をこの内部クロック信号ｉｎｔＣ
ＬＫに同期して実行する。

【００１４】行選択回路１１２は、アドレスバッファ１
０６からの内部行アドレス信号をデコードするデコード
回路およびデコード回路の出力信号に従ってメモリセル
アレイ１０８の対応の行を選択状態へ駆動するワード線
ドライブ回路などを含む。列選択回路１１４は、内部列
アドレス信号に従ってメモリセルアレイ１０８の列を選
択する信号を発生する列デコーダと、この列デコーダの
出力する列選択信号に従ってメモリセルアレイ１０８の
選択列を入出力回路１１６へ接続するＩＯゲートとを含
む。

【００１５】この図１７に示すように、ＳＤＲＡＭの内
部動作のトリガは、内部クロック信号ｉｎｔＣＬＫによ
り行なわれる。この内部クロック信号ｉｎｔＣＬＫはク
ロックバッファ１００から生成されており、外部クロッ
ク信号ｅｘｔＣＬＫに同期している。したがって、内部
クロック信号ｉｎｔＣＬＫに応答して（外部クロック信
号ｅｘｔＣＬＫに同期して）外部制御信号ｅｘｔ／ＲＡ
Ｓ、ｅｘｔ／ＣＡＳ、およびｅｘｔ／ＷＥおよびアドレ
ス信号ＡＤＤおよび入力データＤの取込を行なってい
る。また、ＣＡＳレイテンシーがこの内部クロック信号
ｉｎｔＣＬＫをカウントすることにより実現され、また
バースト長のカウントもこの内部クロック信号ｉｎｔＣ
ＬＫをカウントすることにより行なわれる。

【００１６】図１８に示すように、クロックバッファ１
００においては、外部クロック信号ｅｘｔＣＬＫがバッ
ファ処理されており、外部クロック信号ｅｘｔＣＬＫと
内部クロック信号ｉｎｔＣＬＫの間には遅延時間ｔｄが
存在する。この内部クロック信号ｉｎｔＣＬＫの立上が
り（立下がり）により内部動作がトリガされる。入出力
回路１１６においては、この内部クロック信号ｉｎｔＣ
ＬＫに同期して制御信号発生回路１１０の制御の下に内
部データが転送される。したがって、この遅延時間ｔｄ
が大きい場合、内部動作の開始タイミングが遅くなり、
高速アクセスができなくなる。また、内部データ転送開
始タイミングが遅れるため、外部にデータが出力される
場合、外部クロック信号ｅｘｔＣＬＫの立上がりエッジ
に対し、十分な長さの外部データのセットアップタイム
を保証することができず、正確なデータ読出を行なうこ
とができなくなる。

【００１７】クロックバッファ１００は、内部クロック
信号ｉｎｔＣＬＫをＳＤＲＡＭ内部の各回路へ伝達して
おり、比較的大きな駆動力が必要とされる。したがっ
て、通常のたとえばインバータバッファを用いた場合、
その遅延時間が大きくなり、特に高速動作時においては
その遅延時間を無視することができなくなり（遅延時間
のサイクルタイムに対する割合が大きくなる）、高速ア
クセスを実現することができなくなる。

【００１８】そこで、上述のような通常のバッファに代
えて、外部クロック信号ｅｘｔＣＬＫに同期した内部ク
ロック信号を発生するために、ディレイドロックループ
（以下、ＤＬＬと称す）またはフェーズロックドループ
（以下、ＰＬＬと称す）を用いた内部クロック発生回路
が提案されている。ＤＬＬまたはＰＬＬを用いることに
より、内部クロック信号を外部クロック信号に位相同期
させることができ、この内部クロック信号の外部クロッ
ク信号に対する遅延をなくすことが可能である。

【００１９】図１９は、ＤＬＬを用いる内部クロック発
生回路の構成を概略的に示す図である。図１９におい
て、内部クロック発生回路は、外部クロック信号ｅｘｔ
ＣＬＫをバッファ処理するクロックバッファ１２０と、
内部クロック信号ＲＣＬＫ（またはｉｎｔＣＬＫ）とク
ロックバッファ１２０からのクロック信号ＥＣＬＫの位
相差を検出する位相検出器１２４と、位相検出器１２４
からの制御信号／ＵＰおよびＤＯＷＮに従って電流を充
放電するチャージポンプ１２６と、このチャージポンプ
１２６の充放電電流をキャパシタにより電圧信号に変換
しかつ平滑化するループフィルタ１２８と、ループフィ
ルタ１２８の出力電圧ＶＣＯＩＮに従ってその遅延時間
が調整され、入力ノードＩＮに与えられるクロック信号
ＥＣＬＫを遅延して出力ノードＯＵＴに出力する電圧制
御ディレイ素子１３０を含む。この電圧制御ディレイ素
子１３０の出力信号はクロックバッファ１２２へ与えら
れる。クロックバッファ１２２は、内部クロック信号Ｒ
ＣＬＫ（またはｉｎｔＣＬＫ）を生成する。

【００２０】位相検出器１２４は、クロック信号ＥＣＬ
Ｋの位相がクロック信号ＲＣＬＫの位相よりも進んでい
る場合には、制御信号／ＵＰをＬレベル、制御信号ＤＯ
ＷＮをＬレベルとし、チャージポンプ１２６に充電電流
を生じさせる。逆の場合には、位相検出器１２４は、制
御信号／ＵＰをＨレベル、制御信号ＤＯＷＮをＨレベル
とし、チャージポンプ１２６に放電電流を生じさせる。
チャージポンプ１２６が充電電流を生じた場合には、ル
ープフィルタ１２８からの制御電圧ＶＣＯＩＮの電圧レ
ベルが上昇し、一方チャージポンプ１２６が放電電流を
生じた場合には、ループフィルタ１２８からの制御電圧
ＶＣＯＩＮが低下する。

【００２１】電圧制御ディレイ素子１３０は、この制御
電圧ＶＣＯＩＮが上昇すると、その動作電流が上昇し、
遅延時間が短くなり、内部出力ノードＯＵＴからのクロ
ック信号の位相を進める。一方、制御電圧ＶＣＯＩＮが
電圧レベルが低下すると、電圧制御ディレイ素子１３０
の動作電流が低下し、この電圧制御ディレイ素子１３０
からの出力ノードＯＵＴに出力される信号の位相が遅れ
る。

【００２２】この位相検出器１２４、チャージポンプ１
２６、ループフィルタ１２８、電圧制御ディレイ素子１
３０およびクロックバッファ１２２はフィードバックル
ープを構成しており、したがってこの図１９に示す内部
クロック発生回路は一種の自動制御回路である。したが
って、この位相検出器１２４における位相差が０となる
ようにこのループフィルタ１２８からの制御電圧ＶＣＯ
ＩＮの電圧レベルが調整され、クロックバッファ１２２
からの内部クロック信号ＲＣＬＫ（またはｉｎｔＣＬ
Ｋ）は外部クロック信号ｅｘｔＣＬＫに位相同期しかつ
周波数が同じクロック信号となる。ここで、クロックバ
ッファ１２０は、位相検出器１２４へクロック信号ＥＣ
ＬＫを与えるだけであり、その駆動力は十分小さくする
ことができ、このクロックバッファ１２０における遅延
時間はほぼ無視することができる。クロックバッファ１
２２は、内部回路へ内部クロック信号ＲＣＬＫ（または
ｉｎｔＣＬＫ）を伝達するため駆動力は比較的大きくさ
れる。しかしながら、このクロックバッファ１２２の出
力するクロック信号ＲＣＬＫとクロックバッファ１２０
の出力するクロック信号ＥＣＬＫの位相が等しくされる
ようにフィードバック制御が行なわれているため、クロ
ックバッファ１２２の駆動力が大きくされていても、そ
の遅延時間は実効的に無視されることになり、大きな駆
動力を持ったかつ外部クロック信号ｅｘｔＣＬＫに位相
同期した内部クロック信号ＲＣＬＫ（またはｉｎｔＣＬ
Ｋ）が生成される。

【００２３】図２０は、図１９に示す電圧制御ディレイ
素子の具体的構成の一例を示す図である。図２０におい
て、電圧制御ディレイ素子１３０は、ループフィルタ１
２８からの制御電圧ＶＣＯＩＮに従って制御電圧ＶＩＮ
ＰおよびＶＩＮＮを生成するカレントミラー回路１３０
ａと、このカレントミラー回路１３０ａから出力される
電圧ＶＩＮＰおよびＶＩＮＮＩ従ってその遅延時間が規
定される遅延回路１３０ｂを含む。遅延回路１３０ｂ
は、入力ノードＩＮに与えられるクロック信号ＥＣＬＫ
を遅延して出力ノードＯＵＴに内部クロック信号に相当
するクロック信号を生成する。

【００２４】カレントミラー回路１３０ａは、電源電圧
を受ける電源ノードＶｃｃと内部ノード１３０ａａの間
に接続されかつそのゲートが内部ノード１３０ａａに接
続されるｐチャネルＭＯＳトランジスタＰ１と、電源ノ
ードＶｃｃと内部ノード１３０ａｂの間に接続されかつ
そのゲートが内部ノード１３０ａａに接続されるｐチャ
ネルＭＯＳトランジスタＰ２と、内部ノード１３０ａａ
と接地ノードＶｓｓの間に互いに直列に接続されるｎチ
ャネルＭＯＳトランジスタＮ１および抵抗素子Ｒと、内
部ノード１３０ａｂと接地ノードＶｓｓの間に接続され
かつそのゲートが内部ノード１３０ａｂに接続されるｎ
チャネルＭＯＳトランジスタＮ２を含む。ＭＯＳトラン
ジスタＮ１のゲートへ、図１９に示すループフィルタ１
２８からの制御電圧ＶＣＯＩＮが与えられる。

【００２５】ＭＯＳトランジスタＰ１およびＰ２はカレ
ントミラー回路を構成しており、これらのサイズは等し
くされていれば、ＭＯＳトランジスタＰ１およびＰ２に
は、同じ大きさの電流が流れる。ＭＯＳトランジスタＮ
２は、ＭＯＳトランジスタＰ２から電流を供給され、抵
抗モードで動作し、このＭＯＳトランジスタＰ２から供
給される電流に応じた電圧ＶＩＮＮを生成する。ＭＯＳ
トランジスタＰ２およびＮ２には、同じ大きさの電流が
流れる。内部ノード１３０ａａから制御電圧ＶＩＮＰが
出力され、内部ノード１３０ａｂから制御電圧ＶＩＮＮ
が出力される。

【００２６】遅延回路１３０ｂは、各々の動作電流が制
御電圧ＶＩＮＰおよびＶＩＮＮにより調整される複数の
カスケード接続されたインバータＩＶ１〜ＩＶｎで構成
されるインバータチェーンを含む。インバータＩＶｉ
（ｉ＝１〜ｎ）は、電源ノードＶｃｃと出力ノードの間
に互いに直列に接続されるｐチャネルＭＯＳトランジス
タＰＴｉおよびＰＩｉと、出力ノードと接地ノードＶｓ
ｓの間に互いに直列に接続されるｎチャネルＭＯＳトラ
ンジスタＮＩｉおよびＮＴｉを含む。ＭＯＳトランジス
タＰＴｉのゲートは、内部ノード１３０ａａに接続さ
れ、ＭＯＳトランジスタＮＴｉのゲートは、内部ノード
１３０ａｂに接続される。ＭＯＳトランジスタＰＩｉお
よびＭＩｉのゲートは共通に前段のインバータの出力ノ
ードに接続される。初段のインバータを構成するＭＯＳ
トランジスタＰＩ１およびＮＩ１のゲートへ、入力ノー
ドＩＮを介してクロック信号ＥＣＬＫが与えられる。最
終段のインバータ（ＭＯＳトランジスタＰＩｎおよびＮ
Ｉｎ）の出力ノードが出力ノードＯＵＴへ接続される。

【００２７】ＭＯＳトランジスタＰＴ１〜ＰＴｎおよび
ＮＴ１〜ＮＴｎは、それぞれのインバータの電流源とし
て作用する。ＭＯＳトランジスタＰＴ１〜ＰＴｎはそれ
ぞれのゲートに制御電圧ＶＩＮＰを受け、ＭＯＳトラン
ジスタＮＴ１〜ＮＴｎは、それぞれのゲートに制御電圧
ＶＩＮＮを受ける。ＭＯＳトランジスタＰＴ１〜ＰＴｎ
は、ＭＯＳトランジスタＰ１とカレントミラー回路を構
成し、ＭＯＳトランジスタＮＴ１〜ＮＴｎは、ＭＯＳト
ランジスタＮ１とカレントミラー回路を構成する。ＭＯ
ＳトランジスタＰＴ１〜ＰＴｎのサイズがＭＯＳトラン
ジスタＰ２のサイズと同じであり、またＭＯＳトランジ
スタＮＴ１〜ＮＴｎのサイズがＭＯＳトランジスタＮ２
のサイズと同じ場合には、これらに各インバータＩＶ１
〜ＩＶｎに、ＭＯＳトランジスタＰ２およびＮ２を介し
て流れる電流と同じ大きさの電流が動作電流として流れ
る。次に動作について簡単に説明する。

【００２８】制御電圧ＶＣＯＩＮがＬレベルのときに
は、ＭＯＳトランジスタＮ１がオフ状態であり、制御電
圧ＶＩＮＰは電源電圧レベルとなり、ＭＯＳトランジス
タＰ１およびＰ２がオフ状態となり、ＭＯＳトランジス
タＰ２から電流が供給されないため、ＭＯＳトランジス
タＮ２もオフ状態となる。この状態において、ＭＯＳト
ランジスタＰＴ１〜ＰＴｎおよびＮＴ１〜ＮＴｎはすべ
てオフ状態となり、遅延回路１３０ｂは動作電流が供給
されないため、出力ノードＯＵＴはフローティング状態
となる。

【００２９】制御電圧ＶＣＩＯＮの電圧レベルが上昇す
ると、ＭＯＳトランジスタＮ１のコンダクタンスが大き
くなり、ＭＯＳトランジスタＰ１を介して電流が流れ
る。このＭＯＳトランジスタＰ１を介して電流が流れる
と、このＭＯＳトランジスタＰ１を介して流れる電流に
応じた制御電圧ＶＩＮＰが生成される。すなわち、ＭＯ
ＳトランジスタＰ１は、飽和領域で動作するため、この
ＭＯＳトランジスタＰ１を介して流れる電流は、次式で
与えられる。

【００３０】β（ＶＩＮＰ−Ｖｃｃ−Ｖｔｈｐ）² ここで、Ｖｔｈｐは、ＭＯＳトランジスタＰ１のしきい
値電圧を示す。また係数βは、ｐチャネルＭＯＳトラン
ジスタＰ１のコンダクタンス係数であり、ゲート幅とゲ
ート長の比に比例する。

【００３１】この制御電圧ＶＩＮＰに従って、ＭＯＳト
ランジスタＰ２にも電流が流れ、ＭＯＳトランジスタＮ
２のドレイン（内部ノード１３０ａｂ）からの制御電圧
ＶＩＮＮの電圧レベルも上昇する。このＭＯＳトランジ
スタＮ２も、ゲートおよびドレインが相互接続されてお
り、飽和領域で動作し、次式で示す電流を供給する。

【００３２】β（ＶＩＮＮ−Ｖｔｈｎ）² ここで、接地電圧Ｖｓｓは０Ｖとしている。Ｖｔｈｎは
ＭＯＳトランジスタＮ２のしきい値電圧を示す。この制
御電圧ＶＩＮＰおよびＶＩＮＮに従って、遅延回路１３
０ｂに含まれる電流源トランジスタＰＴ１〜ＰＴｎおよ
びＮＴ１〜ＮＴｎも電流を供給する。インバータ列ＩＶ
１〜ＩＶｎが、この電流源トランジスタＰＴ１〜ＰＴｎ
およびＮＴ１〜ＮＴｎが供給する電流に従って動作し内
部ノードＩＮに与えられたクロック信号ＥＣＬＫを遅延
して伝達する。制御電圧ＶＣＯＩＮの電圧レベルが上昇
すれば、ＭＯＳトランジスタＮ１のコンダクタンスも上
昇し、制御電圧ＶＩＮＰの電圧レベルが低下し、ＭＯＳ
トランジスタＰ２を介して流れる電流量が上昇し、応じ
て制御電圧ＶＩＮＮの電圧レベルも上昇する。したがっ
て電流源トランジスタＰＴ１〜ＰＴｎおよびＮＴ１〜Ｎ
Ｔｎの供給する動作電流も増大する。

【００３３】インバータＩＶ１〜ＩＶｎは、その動作電
流が大きければ、高速でその出力ノードを充放電するこ
とができる。したがって動作電流が大きくなれば、これ
らのインバータＩＶ１〜ＩＶｎの有する遅延時間が小さ
くなり、この遅延回路１３０ｂの有する遅延時間が短く
なる。一方、電流源トランジスタＰＴ１〜ＰＴｎおよび
ＮＴ１〜ＮＴｎの供給する動作電流が小さくなれば、イ
ンバータＩＶ１〜ＩＶｎの出力ノードの充放電電流が低
下し、インバータＩＶ１〜ＩＶｎの動作速度が遅くな
り、インバータＩＶ１〜ＩＶｎの有する遅延時間が大き
くなり、応じて遅延回路１３０ｂの有する遅延時間が大
きくなる。

【００３４】遅延回路１３０ｂの有する遅延時間が短く
なれば、出力ノードＯＵＴへ現われるクロック信号は、
その位相が相対的に進められる。一方、遅延回路１３０
ｂの有する遅延時間が長くなれば、出力ノードＯＵＴに
現われるクロック信号の位相が遅くなる。制御電圧ＶＣ
ＯＩＮは、クロック信号ＥＣＬＫおよびＲＣＬＫの位相
差に従って生成されている。クロック信号ＥＣＬＫの位
相がクロック信号ＲＣＬＫよりも進んでいる場合には、
制御電圧ＶＣＯＩＮが電圧レベルが上昇し、遅延回路１
３０ｂの有する遅延時間が短くされる。一方、クロック
信号ＥＣＬＫの位相がクロック信号ＲＣＬＫよりも遅く
なると、制御電圧ＶＣＯＩＮの電圧レベルが低下し、遅
延回路１３０ｂの有する遅延時間が長くされる。これに
より、出力ノードＯＵＴから出力される信号は、クロッ
ク信号ＥＣＬＫおよびＲＣＬＫの位相が同じとなるよう
に調整された信号、すなわち、クロック信号ＥＣＬＫに
位相同期した（ロックした）信号となる。クロック信号
ＥＣＬＫに位相の等しい信号を出力する状態をＤＬＬが
「ロック」した状態と称す。

【００３５】

【発明が解決しようとする課題】この図２０に示すよう
な電圧制御ディレイ素子１３０を利用することにより、
外部クロック信号ｅｘｔＣＬＫに位相同期した内部クロ
ック信号ＲＣＬＫ（ｉｎｔＣＬＫ）を生成することがで
きる。この電圧制御ディレイ素子１３０は、インバータ
ＩＶ１〜ＩＶｎの動作速度を調整することにより、内部
クロック信号の位相および周波数を調整している。この
遅延回路１３０ｂの最大動作速度状態は、ＭＯＳトラン
ジスタＰＴ１〜ＰＴｎおよびＮＴ１〜ＮＴｎが最大電流
を供給する状態である。この制御電圧ＶＣＯＩＮに従っ
て遅延回路１３０ｂの遅延時間を調整するためには、Ｍ
ＯＳトランジスタＰＴ１〜ＰＴｎおよびＮＴ１〜ＮＴｎ
を線形領域で動作させる必要がある（飽和領域で動作さ
せた場合、制御電圧ＶＩＮＰおよびＶＩＮＮに従って動
作電流を変更することはできない）。したがって、内部
クロック発生回路の動作速度（動作周波数）に上限が存
在する。

【００３６】また、制御電圧ＶＣＯＩＮの電圧レベルを
低下させた場合、制御電圧ＶＩＮＰの電圧レベルが上昇
し、また制御電圧ＶＩＮＮの電圧レベルが低下し、この
遅延回路１３０ｂの有する遅延時間を大きくすることが
できる。しかしながら、このような大きな遅延時間の場
合、制御電圧ＶＣＯＩＮの少しの変化でＭＯＳトランジ
スタＮ１のコンダクタンスが大きく変化し（ＭＯＳトラ
ンジスタはしきい値電圧近傍でそのコンダクタンスは大
きく変化する）、制御電圧ＶＣＯＩＮの少しの変化で制
御電圧ＶＩＮＰおよびＶＩＮＮが大きく変化し、電流源
トランジスタＰＴ１〜ＰＴｎおよびＮＴ１〜ＮＴｎの供
給電流が大きく変化し、応じて遅延回路１３０ｂの有す
る遅延時間が大きく変化するため、不安定な動作とな
り、最大遅延時間にも限度がある。

【００３７】したがって、この図２０に示すような電圧
制御ディレイ素子１３０には、その安定に遅延させるこ
とのできる信号周波数範囲に限界があり、広範な周波数
範囲にわたって安定にロックすることができなくなると
いう欠点が生じる。

【００３８】ＳＤＲＡＭは、６６ＭＨｚ、１００ＭＨ
ｚ、１５０ＭＨｚと適用されるシステムの動作速度に応
じてそのクロック信号の周波数が異なる。したがって、
内部クロック発生回路のロック範囲が制限される場合、
各クロック周波数に応じて、内部クロック発生回路を別
々に形成する必要があり、応じてＳＤＲＡＭの種類が増
加し、製品コストが高くなるという欠点が生じる。

【００３９】上述のような問題は、一般にＳＤＲＡＭの
内部クロック発生回路に限らず、外部信号に同期した内
部信号を発生するＤＬＬまたはＰＬＬにおいて同様に生
じる。

【００４０】それゆえ、この発明の目的は、広範な範囲
の周波数の信号に対し安定にロックすることのできる内
部クロック発生回路を提供することである。

【００４１】この発明の他の目的は、広範な範囲の周波
数の外部クロック信号に同期して安定に動作する同期型
半導体記憶装置を実現するための内部クロック発生回路
を提供することである。

【００４２】

【課題を解決するための手段】この発明に係る内部クロ
ック発生回路は、外部クロック信号と内部クロック信号
との位相差を検出する手段と、その検出された位相差に
従って遅延時間が変更可能であり、その遅延時間に従っ
て動作して内部クロック信号に相当する信号を発生する
遅延制御クロック発生手段と、モード設定信号に従っ
て、この遅延時間に対しオフセットを与える遅延オフセ
ット手段を備える。

【００４３】請求項２に係る内部クロック発生回路は、
請求項１の回路において、遅延制御クロック発生手段
が、各々の動作電流が位相差に応じて調整される複数の
インバータ列を含み、遅延オフセット手段は複数のイン
バータ列と直列に接続され、モード設定信号により設定
された遅延時間をインバータ列が与える遅延時間に付加
する可変遅延手段を含む。この可変遅延手段およびイン
バータ列で構成される直列経路に外部クロック信号が入
力される。

【００４４】請求項３に係る内部クロック発生回路は、
請求項１の回路において制御遅延クロック発生手段は、
各々の動作電流が位相差に応じて調整される複数のイン
バータ列を含み、遅延オフセット手段は、複数のインバ
ータ列の最終段のインバータの出力信号をモード設定信
号により設定された遅延時間遅延して複数のインバータ
列の初段のインバータの入力部へ与える。

【００４５】請求項４に係る内部クロック発生回路は、
請求項１ないし３のいずれかの回路において、遅延オフ
セット手段は、同期型半導体記憶装置の動作態様を決定
するデータを格納するモードレジスタに格納されたデー
タをモード設定信号としてその遅延オフセット量が設定
される。

【００４６】請求項５に係る内部クロック発生回路は、
請求項４の回路において、モードレジスタに格納される
データは、同期型半導体記憶装置のデータ読出指示が与
えられてから有効データが出力されるまでに必要とされ
る外部クロック信号のサイクル数を示すＣＡＳレイテン
シーを設定するデータである。

【００４７】請求項６に係る内部クロック発生回路は、
モード設定信号に従って外部クロック信号および遅延制
御クロック信号の一方を選択して内部クロック信号とし
て出力する手段をさらに備える。

【００４８】請求項７に係る信号発生回路は、第１の信
号と前記第２の信号との位相差を検出する手段と、この
位相差に応じた電圧を発生する手段と、この発生された
電圧により決定される遅延時間を有し、この決定される
遅延時間をもって動作して第２の信号に相当する信号を
発生する電圧制御遅延手段と、動作領域設定信号に応答
してこの遅延時間に対しオフセットを与える遅延オフセ
ット手段を備える。

【００４９】遅延制御クロック発生手段が有する遅延時
間に対し、モード設定信号に従ってオフセットを与える
ことにより、この遅延制御クロック発生手段の有する遅
延時間を等価的に変更することができ、応じて遅延制御
クロック発生手段の動作速度を変更することができ、応
じて外部クロック信号の周波数に応じてこの遅延制御ク
ロック発生手段の動作周波数を変更することができる。
これにより、ロック範囲を外部クロック信号（第１の信
号）の周波数に応じて変更することができ、結果的にロ
ック可能な動作周波数範囲を広くすることができる。

【００５０】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う内部クロック発生回路の全体の構成を概略的に示す図
である。図１において、この発明の実施の形態１に従う
内部クロック発生回路は、外部からのクロック信号ｅｘ
ｔＣＬＫをバッファ処理するクロックバッファ１２０
と、このクロックバッファ１２０からのクロック信号Ｅ
ＣＬＫをモード設定信号としてのモード切換信号φＭＯ
Ｄに従って定められた遅延時間遅延して伝達する可変遅
延回路１と、ループフィルタ１２８から与えられる制御
電圧ＶＣＯＩＮに従ってその動作電流量すなわち遅延時
間が規定され、可変遅延回路１を介して与えられるクロ
ック信号を伝達する電圧制御ディレイ素子１３０を含
む。

【００５１】可変遅延回路１は、クロックバッファ１２
０からのクロック信号ＥＣＬＫを遅延するディレイ素子
１ａと、このディレイ素子１ａの出力信号をさらに遅延
するディレイ素子１ｂと、モード切換信号φＭＯＤに従
ってクロック信号ＥＣＬＫ、ディレイ素子１ａの出力信
号およびディレイ素子１ｂの出力信号のいずれかを選択
して電圧制御ディレイ素子１３０の入力ノードＩＮへ伝
達する選択回路１ｃを含む。ディレイ素子１ａ，１ｂは
たとえばインバータ遅延回路，ＲＣ遅延回路などで構成
される。

【００５２】この内部クロック発生回路は、さらに、電
圧制御ディレイ素子１３０の出力ノードＯＵＴから与え
られるクロック信号をバッファ処理して内部クロック信
号ｉｎｔＣＬＫ（またはＲＣＬＫ）を生成するクロック
バッファ１２２と、このクロックバッファ１２２からの
内部クロック信号ＲＣＬＫ（またはｉｎｔＣＬＫ）とク
ロックバッファ１２０からのクロック信号ＥＣＬＫの位
相差を検出する位相検出器１２４と、位相検出器１２４
からの制御信号／ＵＰおよびＤＯＷＮに従って電流を充
放電するチャージポンプ１２６を含む。チャージポンプ
１２６からの供給電流がループフィルタ１２８により電
圧情報に変換されて、制御電圧ＶＣＯＩＮが生成され
る。

【００５３】電圧制御ディレイ素子１３０は、図２０に
示す従来の電圧制御ディレイ素子と同じ構成を備える。
したがって、この制御電圧ＶＣＯＩＮに従ってその動作
電流すなわち遅延時間が決定される。可変遅延回路１に
より、モード切換信号φＭＯＤにより設定された遅延時
間がクロック信号ＥＣＬＫに与えられて電圧制御ディレ
イ素子１３０へ与えられる。したがって、等価的に電圧
制御ディレイ素子１３０の有する遅延時間が、この可変
遅延回路１が与える遅延時間だけ増加したことになる。
この可変遅延回路１が与える遅延時間を調整することに
より、電圧制御ディレイ素子１３０がロックすることの
できるクロック信号の動作周波数領域を変更する。この
遅延時間と動作周波数との関係について以下に説明す
る。

【００５４】図２（Ａ）に示すように、今、電圧制御デ
ィレイ素子１３０の与えることのできる遅延時間を、Δ
ｔ０ないしΔｔ１とする。遅延時間Δｔ１は、遅延時間
Δｔ０よりも長い。電圧制御ディレイ素子１３０は、図
２０に示すように、複数のインバータ列で構成されてい
る。したがって、この電圧制御ディレイ素子１３０の遅
延時間が短ければ高速で動作し、したがってロックする
ことのできる信号の周波数が高くなる。一方、この電圧
制御ディレイ素子１３０に対し、可変遅延回路１を介し
てクロック信号を伝達する場合、この可変遅延回路１の
遅延時間Ｔが電圧制御ディレイ素子１３０の与える遅延
時間に付け加えられる。したがって、等価的に電圧制御
ディレイ素子１３０の与える遅延時間はＴ＋Δｔ０ない
しＴ＋Δｔ１となる。この場合、その遅延時間の範囲が
時間Ｔだけオフセットがかけられたことになり、その動
作周波数領域（ロックすることのできるクロック信号の
周波数）領域が低い方にシフトする。したがって、可変
遅延回路１により、クロック信号ＥＣＬＫに対する遅延
時間を調整することにより、内部クロック信号ｉｎｔＣ
ＬＫ（またはＲＣＬＫ）の周波数範囲を調整することが
できる。これにより、外部クロック信号ｅｘｔＣＬＫの
周波数に応じて可変遅延回路１の与える遅延時間を変更
することにより、内部クロック発生回路の動作周波数領
域を変更することができ、等価的に、この動作周波数領
域を広くすることができる。

【００５５】すなわち図２（Ｂ）に示すように、ループ
フィルタ１２８からの制御電圧ＶＣＯＩＮが高くなる
と、電圧制御ディレイ素子１３０の動作電流が大きくな
り、その遅延時間が短くされ、与えられた信号の位相を
進めまたその動作速度も速くなる。可変遅延回路１によ
り遅延時間Ｔが与えられない場合（図１の選択回路１ｃ
がクロック信号ＥＣＬＫを選択する状態）、その電圧制
御ディレイ素子１３０の動作周波数領域はＦ０で与えら
れる。一方、可変遅延回路１が遅延時間Ｔを与えれば、
等価的に電圧制御ディレイ素子１３０の有する遅延時間
が大きくなり、その動作速度が遅くなり、電圧制御ディ
レイ素子１３０の動作周波数領域は領域Ｆ１となる。し
たがって、可変遅延回路１により、遅延時間Ｔを調整す
ることにより、動作周波数領域を、外部クロック信号ｅ
ｘｔＣＬＫの周波数に合せて調整することができ、広範
な範囲のクロック信号周波数にロックした内部クロック
信号を生成することができる。次に各部の構成について
説明する。

【００５６】図３は、図１に示す位相検出器１２４、チ
ャージポンプ１２６およびループフィルタ１２８の構成
を具体的に示す図である。電圧制御ディレイ素子１３０
は、図２０に示す構成と同じである。図３において、位
相検出器１２４は、クロックバッファ１２０から与えら
れるクロック信号ＥＣＬＫを受けるインバータＩＶ１
と、クロックバッファ１２２からのクロック信号ＲＣＬ
Ｋ（またはｉｎｔＣＬＫ）を受けるインバータＩＶ２を
含む。この位相検出器１２４は、クロック信号ＥＣＬＫ
およびＲＣＬＫの立上がりの位相を比較し、その位相差
に応じて制御電圧（信号）／ＵＰおよびＤＯＷＮを生成
する。

【００５７】位相検出器１２４は、さらに、インバータ
ＩＶ１の出力信号の立下がり（クロック信号ＥＣＬＫの
立上がり）に応答してセットされ、ノードＱ２またはＱ
５の電位レベルに応じてリセットされるフリップフロッ
プＦＦ１と、フリップフロップＦＦ１の出力ノードＱ１
の出力信号に従ってセットされかつノードＱ５の電位に
応じてリセットされるフリップフロップＦＦ２を含む。
フリップフロップＦＦ１は、交差結合されるＮＡＮＤ回
路ＮＡ１およびＮＡ２を含む。ＮＡＮＤ回路ＮＡ１は、
インバータＩＶ１の出力信号とＮＡＮＤ回路ＮＡ２の出
力信号とを受ける。ＮＡＮＤ回路ＮＡ２は、ＮＡＮＤ回
路ＮＡ１の出力信号とノードＱ５上の信号（リセット信
号）とノードＱ２上の信号とを受ける。ＮＡＮＤ回路Ｎ
Ａ２から、２段の縦列接続されるインバータ回路ＩＶ３
およびＩＶ４を介して制御電圧／ＵＰが出力される。

【００５８】フリップフロップＦＦ２は、交差結合され
るＮＡＮＤ回路ＮＡ３およびＮＡ４を含む。ＮＡＮＤ回
路ＮＡ３は、ノードＱ１の信号とＮＡＮＤ回路ＮＡ４の
出力信号とを受ける。ＮＡＮＤ回路ＮＡ４は、ＮＡＮＤ
回路ＮＡ３の出力信号（ノードＱ２上の信号）とノード
Ｑ５上の信号とを受ける。

【００５９】位相検出器１２４は、さらに、インバータ
回路ＩＶ２の出力信号の立下がりに応答してセットされ
かつノードＱ４またはノードＱ５上の信号電位に応じて
リセットされるフリップフロップＦＦ３と、ノードＱ３
上の信号に応答してセットされ、かつノードＱ５上の信
号に応答してリセットされるフリップフロップＦＦ４を
含む。フリップフロップＦＦ３は、交差結合されるＮＡ
ＮＤ回路ＮＡ６およびＮＡ７で構成され、フリップフロ
ップＦＦ４は、交差結合されたＮＡＮＤ回路ＮＡ８およ
びＮＡ９で構成される。ＮＡＮＤ回路ＮＡ６は、インバ
ータ回路ＩＶ２の出力信号とＮＡＮＤ回路ＮＡ７の出力
信号とを受ける。ＮＡＮＤ回路ＮＡ７は、ノードＱ４上
の信号とノードＱ５上の信号とＮＡＮＤ回路ＮＡ６の出
力信号とを受ける。ＮＡＮＤ回路ＮＡ７からインバータ
回路ＩＶ５を介して制御電圧ＤＯＷＮが出力される。Ｎ
ＡＮＤ回路ＮＡ８は、ノードＱ３上の信号とＮＡＮＤ回
路ＮＡ９の出力信号とを受ける。ＮＡＮＤ回路ＮＡ９
は、ＮＡＮＤ回路ＮＡ８の出力信号とノードＱ５上の信
号とを受ける。

【００６０】位相検出器１２４は、さらに、ノードＱ
１、Ｑ２、Ｑ３およびＱ４上の信号を受け、受けた信号
がすべてＨレベルのときにノードＱ５にＬレベルのリセ
ット信号を出力するＮＡＮＤ回路ＮＡ５を含む。ノード
Ｑ１は、クロック信号ＥＣＬＫがＨレベルに立上がる
と、Ｈレベルに立上がる。クロック信号ＲＣＬＫがＨレ
ベルに立上がると、フリップフロップＦＦ３がセットさ
れてノードＱ３の電位もＨレベルに立上がる。フリップ
フロップＦＦ２およびＦＦ４は、それぞれノードＱ５の
出力信号に従ってリセットされ、ノードＱ２およびＱ４
は初期状態ではＨレベルにある。したがって、このＮＡ
ＮＤ回路ＮＡ５は、比較対象となるクロック信号ＥＣＬ
ＫおよびＲＣＬＫの立上がりがともに与えられるとリセ
ット信号をノードＱ５上に出力し、制御電圧／ＵＰおよ
びＤＯＷＮをリセットする。

【００６１】この位相検出器１２４の動作については後
に詳細に説明するが、クロック信号ＥＣＬＫに対しては
フリップフロップＦＦ１およびＦＦ２が設けられ、クロ
ック信号ＲＣＬＫに対してはフリップフロップＦＦ３お
よびＦＦ４が設けられる。フリップフロップＦＦ１およ
びＦＦ２の接続態様と、フリップフロップＦＦ３および
ＦＦ４の接続態様は同じである。したがって、クロック
信号ＥＣＬＫの位相がクロック信号ＲＣＬＫの位相より
も進んでいる場合には、フリップフロップＦＦ１が先に
セットされて、制御電圧／ＵＰが活性状態とされる。逆
に、クロック信号ＲＣＬＫの位相がクロック信号ＥＣＬ
Ｋの位相よりも進んでいる場合には、フリップフロップ
ＦＦ３が先にセットされ、制御電圧ＤＯＷＮが活性状態
とされる。この制御電圧／ＵＰおよびＤＯＷＮは、活性
期間が位相差に対応するデジタル信号である。チャージ
ポンプ１２６により、このデジタル制御電圧／ＵＰおよ
びＤＯＷＮの活性期間に応じて、クロック信号ＥＣＬＫ
およびＲＣＬＫの位相差に応じた電流の充放電を行な
う。

【００６２】チャージポンプ１２６は、電源ノードＶｃ
ｃと出力ノードＱ６の間に直列に接続される電流源ＩＳ
１およびｐチャネルＭＯＳトランジスタＰＱと、出力ノ
ードＱ６と接地ノードＶｓｓの間に直列に接続されるｎ
チャネルＭＯＳトランジスタＮＱおよび電流源ＩＳ２を
含む。ｐチャネルＭＯＳトランジスタＰＱはそのゲート
に制御電圧／ＵＰを受け、ｎチャネルＭＯＳトランジス
タＮＱは、そのゲートに制御電圧ＤＯＷＮを受ける。制
御電圧／ＵＰおよびＤＯＷＮが活性状態とされる期間
が、クロック信号ＥＣＬＫおよびＲＣＬＫの位相差に応
じており、ＭＯＳトランジスタＰＱおよびＮＱのオン状
態となる期間も、その位相差に応じて定められる。した
がってノードＱ６では、クロック信号ＥＣＬＫおよびＲ
ＣＬＫの位相差に応じた電流の充放電が行なわれる。こ
のチャージポンプ１２６からの電流情報を、ループフィ
ルタ１２８により電圧情報に変換して制御電圧ＶＣＯＩ
Ｎを生成し、電圧制御ディレイ素子１３０の動作電流を
決定する。

【００６３】ループフィルタ１２８は、ノードＱ６と接
地ノードＶｓｓの間に直列に接続される抵抗素子Ｒａお
よび容量素子Ｃａを含む。このループフィルタ１２８
は、抵抗素子Ｒａおよび容量素子Ｃａで時定数が決定さ
れるローパスフィルタまたは平滑回路である。チャージ
ポンプ１２６からの充放電電流を容量素子Ｃａに蓄える
ことにより、このチャージポンプ１２６からの電流情報
を電圧情報に変換する。次に、位相検出器１２４の動作
について図４（Ａ）および（Ｂ）を参照して説明する。

【００６４】図４（Ａ）は、クロック信号ＥＣＬＫの位
相がクロック信号ＲＣＬＫよりも進んでいる場合の動作
を示すタイミングチャート図である。時刻ｔ０以前のリ
セット状態においては、インバータＩＶ１の出力信号が
Ｈレベルであり、ＮＡＮＤ回路ＮＡ２の出力信号がＨレ
ベルであり、ノードＱ１が、Ｌレベルにある。ノードＱ
２は、リセットされており、ノードＱ１の電位レベルが
Ｌレベルであり、Ｈレベルにある。同様、ノードＱ３の
電位レベルがＬレベル、ノードＱ４の電位レベルがＨレ
ベルにある。この状態においては、制御電圧／ＵＰおよ
び／ＤＯＷＮはともにＨレベルにある。

【００６５】時刻ｔ０において、クロック信号ＥＣＬＫ
がＨレベルに立上がると、フリップフロップＦＦ１がセ
ットされ、ノードＱ１の電位レベルがＨレベルに立上が
る。ノードＱ１の電位レベルがＨレベルに立上がると、
ＮＡＮＤ回路ＮＡ２の入力信号がすべてＨレベルとな
り、制御電圧／ＵＰがＬレベルに立下がる。これによ
り、チャージポンプ１２６において、ｐチャネルＭＯＳ
トランジスタＰＱがオン状態となり、出力ノードＱ６へ
電流源ＩＳ１からの電流を供給し、ループフィルタ１２
８の容量素子Ｃａの充電電位を上昇させる。

【００６６】時刻ｔ１においてクロック信号ＲＣＬＫが
Ｈレベルに立上がると、フリップフロップＦＦ３がセッ
トされ、ノードＱ３の電位がＨレベルに立上がる。この
ノードＱ３の電位のＨレベルへの立上がりに応答して、
ＮＡＮＤ回路ＮＡ７の出力信号／ＤＯＷＮがＬレベルに
立下がり、制御電圧ＤＯＷＮがＨレベルに立上がる。こ
れにより、チャージポンプ１２６において、ｎチャネル
ＭＯＳトランジスタＮＱが導通し、電流源ＩＳ１からの
電流が、ＭＯＳトランジスタＰＱおよびＮＱを介して電
流源ＩＳ２へ流れ、ループフィルタ１２８の容量素子Ｃ
ａの充電動作が停止する。ノードＱ３の電位レベルがＨ
レベルに立上がると、ノードＱ１、Ｑ２、Ｑ３およびＱ
４の電位レベルがすべてＨレベルとなり、ＮＡＮＤ回路
ＮＡ５からノードＱ５へ出力される信号の電位がＬレベ
ルに立下がる。このノードＱ５の電位レベルの立下がり
に応答して、フリップフロップＦＦ１、ＦＦ２、ＦＦ３
およびＦＦ４がすべてリセットされ、このノードＱ５の
電位降下に対するＮＡＮＤ回路および／またはインバー
タ回路の遅延時間もって、制御電圧／ＵＰがＨレベル、
制御信号／ＤＯＷＮがＨレベルに立上がり、ノードＱ２
がＬレベルに立下がる。

【００６７】時刻ｔ２において、クロック信号ＥＣＬＫ
がＬレベルに立下がると、インバータ回路ＩＶ１の出力
信号がＨレベルとなり、ＮＡＮＤ回路ＮＡ１からノード
Ｑ１へ出力される信号がＬレベルに立下がる。このノー
ドＱ１の電位レベルがＬレベルに立下がると、フリップ
フロップＦＦ２がセットされ、ノードＱ２の電位がＨレ
ベルに立上がる。ノードＱ４の電位がノードＱ５の電位
レベルの低下に応答してＬレベルに立下がると、ノード
Ｑ５の電位レベルは、再びＨレベルに保持される。

【００６８】次に、時刻ｔ３において、クロック信号Ｒ
ＣＬＫがＬレベルに立下がると、インバータ回路ＩＶ２
の出力信号がＨレベルとなり、ＮＡＮＤ回路からノード
Ｑ３へ出力される信号がＬレベルに立下がり（信号／Ｄ
ＯＷＮがＨレベルにある）、応じてフリップフロップＦ
Ｆ４がセットされ、ノードＱ４の電位レベルがＨレベル
に立上がる。この時刻ｔ０〜ｔ３の一連の動作により、
クロック信号ＥＣＬＫおよびＲＣＬＫの位相差に応じた
制御電圧ＶＣＯＩＮの調整を完了する。

【００６９】時刻ｔ４において、再びクロック信号ＥＣ
ＬＫがＨレベルに立上がると、フリップフロップＦＦ１
がセットされ、ノードＱ１の電位レベルがＨレベルに立
上がる。このノードＱ１の電位レベルの立上がりに応答
して、制御電圧／ＵＰがＨレベルに立上がる。クロック
信号ＲＣＬＫはＬレベルにあるため、フリップフロップ
ＦＦ３およびＦＦ４の状態は変化せず、またノードＱ５
の電位レベルもＨレベルにある。

【００７０】時刻ｔ５以前において、クロック信号ＥＣ
ＬＫがＬレベルに立下がっても、クロック信号ＲＣＬＫ
はＬレベルにあり、フリップフロップＦＦ３およびＦＦ
４の状態は変化していないため、内部ノードＱ１〜Ｑ４
の信号電位レベルは変化しない。

【００７１】時刻ｔ５において、クロック信号ＲＣＬＫ
がＨレベルに立上がると、フリップフロップＦＦ３がセ
ットされ、ノードＱ３の電位がＨレベルに立上がる。こ
のノードＱ３の電位の立上がりに応答して、ＮＡＮＤ回
路ＮＡ５がＬレベルの信号をノードＱ５へ出力し、フリ
ップフロップＦＦ１〜ＦＦ３がリセットされる。それに
より、制御電圧／ＵＰがＨレベルに立上がり、また制御
電圧／ＤＯＷＮがＬレベルに立下がる。ノードＱ５上の
リセット信号（Ｌレベルの信号）に従って、ノードＱ１
の電位がＬレベルに立下がると、ノードＱ５上のＬレベ
ルの信号によりリセットされていたノードＱ２のＬレベ
ル電位が、Ｈレベルに立上がる。このノードＱ５上のリ
セット信号により、ノードＱ４の電位レベルがＬレベル
に立下がると、このノードＱ５上の電位レベルが再びＨ
レベルに立上がる。これにより、時刻ｔ４から時刻ｔ５
の間のクロック信号ＥＣＬＫおよびＲＣＬＫの位相差に
応じた充電動作が完了する。

【００７２】時刻ｔ６において、クロック信号ＥＣＬＫ
がＨレベルに立上がると、フリップフロップＦＦ１がセ
ットされ、ノードＱ１の電位レベルがＨレベルに立上が
り、再び制御電圧／ＵＰがＬレベルに立下がる。

【００７３】時刻ｔ７において、クロック信号ＲＣＬＫ
がＬレベルに立下がると、フリップフロップＦＦ３およ
びＦＦ４がリセットされ、ノードＱ４の電位がＨレベ
ル、ノードＱ３の電位がＬレベルとなる。ノードＱ３の
電位がＬレベルに立下がるため、ノードＱ５の電位はＨ
レベルを維持し、リセット信号は発生されない。以降、
この状態が、次にクロック信号ＲＣＬＫが立上がるまで
維持される。

【００７４】上述のように、クロック信号ＥＣＬＫがク
ロック信号ＲＣＬＫよりも位相が進んでいる場合には、
その位相差に応じた時間制御電圧／ＵＰが活性状態（Ｌ
レベル）とされ、チャージポンプ１２６がその位相差に
応じた電流を供給し、ループフィルタ１２８により、こ
のチャージポンプ１２６からの充電電流を電圧情報に変
換する。したがって、その位相差に応じて制御電圧ＶＣ
ＯＩＮの電圧レベルが調整される。

【００７５】図４（Ｂ）は、クロック信号ＲＣＬＫの位
相がクロック信号ＥＣＬＫの位相よりも進んでいる場合
の動作を示す波形図である。図３に示すように、フリッ
プフロップＦＦ１およびＦＦ２の接続態様と、フリップ
フロップＦＦ３およびＦＦ４の接続態様は同じである。
したがって、クロック信号ＲＣＬＫの位相がクロック信
号ＥＣＬＫの位相よりも進んでいる場合には、制御信号
／ＤＯＷＮがその位相差に応じた時間活性状態とされ
る。クロック信号ＲＣＬＫおよびＥＣＬＫがともにＨレ
ベルとなると、リセット信号が発生され、制御電圧／Ｕ
Ｐが所定期間Ｌレベルの活性状態とされ、チャージポン
プ１２６からの放電動作を停止させる。

【００７６】このクロック信号ＲＣＬＫの位相がクロッ
ク信号ＥＣＬＫの位相よりも進んでいる場合には、制御
電圧ＤＯＷＮがＨレベルとなり、チャージポンプ１２６
のｎチャネルＭＯＳトランジスタＮＱがオン状態とな
り、出力ノードＱ６から電流源ＩＳ２が駆動する電流だ
け放電し、ループフィルタ１２８の容量素子Ｃａの充電
電位を低下させる。それにより、制御電圧ＶＣＯＩＮが
電圧レベルが低下し、電圧制御ディレイ素子１３０の動
作電流を低減し、応じて動作速度を低下させて、クロッ
ク信号ＲＣＬＫの位相を遅らせる。この図４（Ｂ）に示
す波形図は、図４（Ａ）に示す波形図において、クロッ
ク信号ＲＣＬＫおよびＥＣＬＫを入換え、制御電圧／Ｕ
Ｐおよび／ＤＯＷＮを入換え、またノードＱ３およびＱ
４をそれぞれノードＱ１およびＱ２と入換えることによ
り得られる。したがってその詳細説明は省略する。

【００７７】なお、図３においては、位相検出器１２４
にはデジタル位相検出器が用いられ、チャージポンプ１
２６およびループフィルタ１２８は、アナログ回路で構
成されている。しかしながら、これらの回路はすべてデ
ジタル回路から構成されてもよく、いわゆるデジタル・
ディレイド・ロックドループ（ＤＤＬＬ）が用いられて
もよい。また、位相検出器１２４の構成は、ＮＡＮＤ型
フリップフロップを用いる構成でなく、別のたとえば一
致検出回路を用いる構成が利用されてもよい。クロック
信号ＥＣＬＫおよびＲＣＬＫの位相差に応じた制御電圧
／ＵＰおよびＤＯＷＮを発生する構成であればよい。

【００７８】また、電圧制御ディレイ素子において、ク
ロック信号ＥＣＬＫおよびＲＣＬＫの位相が一致した場
合（ロックした状態のとき）、ノードＱ１〜Ｑ３がすべ
て同時にＨレベルとなり、ノードＱ５の電位レベルがＬ
レベルとされ、フリップフロップＦＦ１〜ＦＦ４がリセ
ットされる。したがってこの状態において、制御電圧／
ＵＰおよび／ＤＯＷＮはともにＨレベルを維持し、チャ
ージポンプ１２６においては、電流の充放電は行なわれ
ず、制御電圧ＶＣＯＩＮはその電圧レベルを保持する。
これにより、安定に外部クロック信号にロックした（位
相同期した）内部クロック信号ＲＣＬＫ（またはｉｎｔ
ＣＬＫ）を生成することができる。

【００７９】［変更例］図５は、この発明の実施の形態
１に従う内部クロック発生回路の変更例の構成を示す図
である。図５に示す内部クロック発生回路においては、
電圧制御ディレイ素子１３０の出力部と内部クロック信
号ＲＣＬＫ（またはｉｎｔＣＬＫ）を生成するクロック
バッファ１２２の間に、モード切換信号φＭＯＤに従っ
てその遅延時間が設定される可変遅延回路１が配置され
る。他の構成は、図１に示す構成と同じであり、対応す
る部分には同一の参照番号を付す。クロックバッファ１
２０からのクロック信号ＥＣＬＫが電圧制御ディレイ素
子１３０へ直接与えられる。この電圧制御ディレイ素子
１３０は、ループフィルタ１２８からの制御電圧ＶＣＯ
ＩＮに従って制御電圧ＶＩＮＰおよびＶＩＮＮを生成す
るカレントミラー回路１３０ａおよびこのカレントミラ
ー回路１３０ａからの電圧ＶＩＮＰおよびＶＩＮＮに従
ってその動作電流が調整される複数のインバータＩＶ１
〜ＩＶｎの列を含む遅延回路１３０ｂを含む。この遅延
回路１３０ｂは、カレントミラー回路１３０ａからの制
御電圧ＶＩＮＰおよびＶＩＮＮに従った遅延時間をもっ
て動作し、クロック信号ＥＣＬＫの位相を調整する。可
変遅延回路１が、電圧制御ディレイ素子１３０の出力信
号に対しモード切換信号φＭＯＤにより設定された遅延
時間を与える。したがって、可変遅延回路１が、電圧制
御ディレイ素子１３０の出力部に設けられていても、等
価的に、電圧制御ディレイ素子１３０の遅延にオフセッ
トが与えられるため、同様この内部クロック発生回路が
ロックすることのできるクロック信号の動作周波数領域
を調整することができる。

【００８０】以上のように、この発明の実施の形態１に
従えば、電圧制御ディレイ素子に対し、モード切換信号
に従って遅延時間のオフセットを与えるように構成した
ため、内部クロック発生回路がロックすることのできる
クロック信号の周波数をこのモード切換信号により調整
することができ、ロックすることのできるクロック信号
の周波数領域を広くすることができ、内部クロック発生
回路の動作周波数領域を広くすることができる。

【００８１】［実施の形態２］図６は、ＳＤＲＡＭのデ
ータ読出部の構成を概略的に示す図である。図６におい
ては、メモリセルアレイ１０８、列選択回路に含まれる
列選択ゲート１１４ａ、および入出力回路１１６の構成
を概略的に示す。

【００８２】メモリセルアレイ１０８においては、メモ
リセル１０８ａが行および列のマトリクス状に配列さ
れ、各メモリセル行に対応してワード線ＷＬが配設さ
れ、メモリセル列それぞれに対応してビット線対が配置
される。図６においては、１つのワード線ＷＬおよび１
つのビット線ＢＬを代表的に示す。メモリセル１０８ａ
は、情報を電荷の形態で格納するメモリセルキャパシタ
ＭＣと、ワード線ＷＬ上の信号電位に応答してメモリセ
ルキャパシタＭＣをビット線ＢＬに接続するｎチャネル
ＭＯＳトランジスタで構成されるアクセストランジスタ
ＭＴを含む。ビット線対それぞれに対応して、センスア
ンプ（ＳＡ）１０８ｂが配置される。このセンスアンプ
（ＳＡ）１０８ｂは、活性化時対応のビット線対の電位
を差動的に増幅する。

【００８３】列選択回路１１４に含まれる列選択ゲート
１１４ａは、メモリセルアレイ１０８の各ビット線対
（メモリセル列）に対応して設けられ、図示しない列デ
コーダからの列選択信号ＣＹに従ってアドレス指定され
た列に対応するビット線対を入出力回路１１６に接続す
る。

【００８４】入出力回路１１６は、この列選択ゲート１
１４ａを介して伝達された選択メモリセルのデータを増
幅するプリアンプ（ＰＡ）１１６ａと、内部クロック信
号に従ってプリアンプ（ＰＡ）１１６ａにより増幅され
たデータを順次出力する出力回路１１６ｂを含む。この
プリアンプ（ＰＡ）１１６ａから出力回路１１６ｂに至
る部分の構成については、任意の構成を利用することが
できる。２ビットのメモリセルデータを同時に選択して
増幅して順次内部クロック信号に同期して伝達する「２
ビットプリフェッチ方式」の構成が用いられてもよい。
また、出力回路１１６ｂにおいては、データ読出時内部
クロック信号に応答して順次このプリアンプ（ＰＡ）１
１６ａにより増幅されたデータをパイプライン態様で転
送する構成が用いられてもよい。出力回路１１６ｂに含
まれる最終段の出力バッファから内部クロック信号に同
期してデータ入出力端子Ｄ／Ｑへデータが出力される。

【００８５】図７は、図６に示すＳＤＲＡＭのデータ読
出時の動作を概略的に示す波形図である。アクティブコ
マンドが与えられると、そのとき同時に与えられた行ア
ドレス信号に従って行選択動作が開始され、この行アド
レス信号により指定された行に対応するワード線ＷＬの
電位がＨレベルに立上がる。この選択ワード線ＷＬに接
続されるメモリの記憶データが対応のビット線ＢＬまた
は補のビット線／ＢＬに読出され、センスアンプ（Ｓ
Ａ）１０８ｂにより検知、増幅およびラッチされる。

【００８６】次いで、データ読出を指示するリードコマ
ンドが与えられると、そのときに与えられた列アドレス
信号に従って列選択動作が行なわれる。このリードコマ
ンドに従って、列選択信号ＣＹが選択状態とされ、メモ
リセルアレイ１０８の対応のメモリセルのデータが入出
力回路１１６へ与えられる。この入出力回路１１６にお
いては、プリアンプ（ＰＡ）１１６ａによりメモリセル
データが増幅された後、出力回路１１６ｂを介してデー
タが出力される。アクティブコマンドおよびリードコマ
ンドは、ＳＤＲＡＭにおいては、外部クロック信号ｅｘ
ｔＣＬＫの立上がりに同期して与えられる。リードコマ
ンドが与えられてから有効データが出力されるまでのク
ロックサイクルの数はＣＡＳレイテンシーで示される。
このＣＡＳレイテンシーは、図６に示すデータ読出部に
おいて列選択動作を行なってからメモリセルデータを入
出力回路１１６を介してデータ入出力端子Ｄ／Ｑに出力
するまでに必要とされる時間である。このＣＡＳレイテ
ンシーは、標準のＤＲＡＭのＣＡＳアクセスタイムに相
当する。図７においては、外部クロック信号ｅｘｔＣＬ
Ｋ（Ａ）の場合にはＣＡＳレイテンシーは３に設定され
る。

【００８７】たとえば１００ＭＨｚのクロック信号に従
って動作することのできるＳＤＲＡＭにおいては、ＣＡ
Ｓレイテンシーが３クロックサイクルの場合には、１０
０ＭＨｚの周波数で動作可能である。また、ＣＡＳレイ
テンシーが２クロックサイクルのときは、６６ＭＨｚま
で動作可能であることを、装置として保証することが要
求される。１００ＭＨｚで動作可能なＳＤＲＡＭのアク
セスタイムがたとえば３０ｎｓとすると、１クロックサ
イクルが１０ｎｓの１００ＭＨｚの外部クロック信号を
用いる場合、ＣＡＳレイテンシーは３クロック、一方ク
ロックサイクルが１５ｎｓの６６ＭＨｚの外部クロック
信号の場合には、ＣＡＳレイテンシーは２クロックとな
る。したがって、ＣＡＳレイテンシーが３クロックに設
定された場合には、このＳＤＲＡＭは、１００ＭＨｚま
での動作周波数で動作することが要求されるが、ＣＡＳ
レイテンシーが２クロックに設定されたＳＤＲＡＭは、
最大６６ＭＨｚの動作周波数で動作することが要求され
るだけである。この要求は、ＳＤＲＡＭ内部に搭載され
る内部クロック発生回路に対しても同じである。したが
って、ＣＡＳレイテンシーが２クロックサイクルに設定
された場合には、ＣＡＳレイテンシーが３クロックサイ
クルに設定されたときに比べて、内部クロック発生回路
は高速で動作する必要はなく、その動作周波数領域は低
く設定することができる。

【００８８】したがって、このＣＡＳレイテンシー情報
を先の実施の形態１において示したモード切換信号φＭ
ＯＤとして利用することにより、ＳＤＲＡＭに要求され
る内部クロック発生回路の動作周波数領域を正確に設定
することができる。

【００８９】図８は、モード切換信号発生部の構成を概
略的に示す図である。図８において、モード切換信号発
生部は、図示しない入力バッファからの内部制御信号お
よび特定のアドレス信号ビットＡｄを受け、内部クロッ
ク信号ｉｎｔＣＬＫ（ＲＣＬＫ）に同期してその状態を
判定し、該判定結果を示す信号を出力するコマンドデコ
ーダ１０４と、コマンドデコーダ１０４からのリード動
作トリガ信号φｒに従って入出力回路１１６および列選
択回路１１４を制御してデータ読出に必要な制御を行な
う読出制御回路１５０と、コマンドデコーダ１０４から
のモードレジスタセットトリガ信号φＳＣに応答して、
モードレジスタ１５２に対するデータ書込／読出動作を
制御するレジスタ制御回路１５４を含む。

【００９０】このモードレジスタ１５２は、レジスタ制
御回路１５４の制御の下に、アドレス入力端子ＡＤＤに
与えられた信号をモード指定情報として格納する。この
モードレジスタ１５２に格納されたデータ、すなわちバ
ースト長データ、ＣＡＳレイテンシーデータおよび列ア
ドレス変化シーケンス情報が読出制御回路１５０へ与え
られる。このモードレジスタ１５２からのＣＡＳレイテ
ンシーデータをモード切換信号φＭＯＤとして利用す
る。

【００９１】図９は、この図８に示すモード切換信号発
生部の動作を示すタイミングチャート図である。以下、
この図９に示すタイミングチャート図を参照して、モー
ドレジスタへのデータセット動作について説明する。こ
こで、図９においては、ＳＤＲＡＭが２つのバンクを含
み、バンクがバンクアドレスビットＢＡにより指定され
る。また、行アドレス信号はビットＡ０−Ａ１０の１１
ビットアドレス信号であり、列アドレス信号は、ビット
Ａ０−Ａ９の１０ビットアドレスである。アドレスビッ
トＡ１０が不要のとき、これをコマンドの一部として利
用する。

【００９２】ＳＤＲＡＭにおいて、いずれかのバンクが
選択状態（活性状態）の場合には、プリチャージコマン
ドを与えてその活性状態のバンクをプリチャージ状態に
復帰させる。プリチャージコマンドは、図９のクロック
サイクル♯ａにおいて示すように、外部クロック信号ｅ
ｘｔＣＬＫの立上がりエッジにおいて、ロウアドレスス
トローブ信号／ＲＡＳおよびライトイネーブル信号／Ｗ
ＥをＬレベルに設定し、コラムアドレスストローブ信号
／ＣＡＳをＨレベルに設定しかつアドレスビットＡ１０
をＨレベルに設定する。バンクアドレスビットＢＡは、
選択状態のバンクを指定する。プリチャージコマンドに
従って、コマンドデコーダ１０４の制御の下に、選択状
態とされたバンクがプリチャージ状態へ駆動される。

【００９３】いわゆるＲＡＳプリチャージ時間が経過
し、ＳＤＲＡＭ内部がプリチャージ状態に復帰すると、
クロックサイクル♯ｂにおいてレジスタセットコマンド
が与えられる。レジスタセットコマンドは、このクロッ
クサイクル♯ｂの外部クロック信号ｅｘｔＣＬＫの立上
がりエッジにおいて、外部制御信号／ＲＡＳ、／ＣＡＳ
および／ＷＥをすべてＬレベルに設定しかつアドレスビ
ットＡ１０およびバンクアドレスビットＢＡをＬレベル
に設定する。レジスタセットコマンドが指定されると、
コマンドデコーダ１０４からのレジスタセットトリガ信
号φＳＣが活性状態とされ、レジスタ制御回路１５４が
動作して、モードレジスタ１５２をアドレス入力端子Ａ
ＤＤに接続する。このアドレス入力端子ＡＤＤのうちア
ドレスビットＡ０−Ａ９に対応する入出力端子がモード
レジスタ１５２内に含まれるレジスタ回路に接続され、
バースト長データおよびＣＡＳレイテンシーデータなど
のＳＤＲＡＭを動作させるのに必要とされるデータＭＯ
ＤＥが格納される。

【００９４】このモードレジスタ１５２へ必要なデータ
が格納されると、クロックサイクル♯ｃにおいてアクテ
ィブコマンドが与えられ、アドレスビットＡ０−Ａ１０
が行アドレス信号として取込まれ、バンクアドレスビッ
トＢＡにより指定されたバンクに対する行選択動作が開
始される。アクティブコマンドが与えられてから、いわ
ゆる「ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ」が経過したク
ロックサイクル♯ｄにおいてリードコマンドが与えられ
る。このリードコマンドが与えられると、アドレスビッ
トＡ０−Ａ９が列アドレス信号として取込まれ、列選択
動作が行なわれる。ＣＡＳレイテンシーが３の場合に
は、クロックサイクル♯ｅから確定データ（Ｑ）がクロ
ック信号ｅｘｔＣＬＫの立上がりに同期して順次出力さ
れる。

【００９５】このモードレジスタ１５２に格納されたＣ
ＡＳレイテンシーデータをモード切換信号φＭＯＤとし
て利用することにより、余分の回路を設けることなく、
内部クロック発生回路に対するモード切換信号を発生す
ることができる。通常、モードレジスタ１５２に対する
必要なデータの格納は、ＳＤＲＡＭの初期設定シーケン
スにおいて行なわれる。このモード切換信号φＭＯＤ
は、ＣＡＳレイテンシーが大きくなると、遅延時間を短
くする。したがって、たとえば先の図１の構成におい
て、ＣＡＳレイテンシーが３クロックの場合には、クロ
ックバッファ１２０からのクロック信号ＥＣＬＫが選択
回路１ｃにより選択されて電圧制御ディレイ素子１３０
へ与えられる。ＣＡＳレイテンシーが２の場合には、デ
ィレイ素子１ａまたは１ｂの出力信号を選択して電圧制
御ディレイ素子１３０へ与える。ＣＡＳレイテンシー
は、１クロックサイクル、２クロックサイクル、３クロ
ックサイクル、４クロックサイクルと種々存在するた
め、実現可能なＣＡＳレイテンシーとそれぞれに対して
用いられる外部クロック信号の動作クロック周波数に合
せて適当に遅延時間が選択されればよい。

【００９６】たとえば、電圧制御ディレイ素子１３０の
遅延時間の範囲が１０ｎｓないし５０ｓであり、モード
切換信号により加えられる遅延時間の範囲が５ｎｓから
２５ｎｓであるとする。この場合、モード切換信号によ
り遅延時間を追加すれば、内部クロック発生回路のロッ
ク可能な動作周波数が１０ｎｓないし５０ｎｓの範囲で
あったなら、これを１５ｎｓないし７５ｎｓの遅延時間
の範囲（６６ＭＨｚないし２２ＭＨｚ）に変更すること
ができる（電圧制御遅延素子の出力信号は、クロック信
号ＥＣＬＫの最大１クロックサイクル遅延させることが
できればよいためである）。

【００９７】なお、このモード設定信号のためのデータ
はＣＡＳレイテンシーデータでなく、専用のデータであ
ってもよい。

【００９８】以上のように、この発明の実施の形態２に
従えば、内部クロック発生回路の動作周波数領域を設定
するためのモード切換信号を、ＣＡＳレイテンシーデー
タを用いて生成しているため、このモード切換信号を発
生するための余分の回路が不要となり、回路占有面積を
低減することができる。

【００９９】［実施の形態３］図１０は、この発明の実
施の形態３に従う可変遅延回路１の構成を示す図であ
る。図１０において、可変遅延回路１は、互いに異なる
基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２およびＶｒｅｆ３を、
デコーダ１５３からのモード切換信号φＭＯＤに従って
選択して制御電圧として出力するセレクタ１ｅと、この
セレクタ１ｅからの制御電圧ＶＣに従ってその遅延時間
が調整される電圧制御遅延回路１ｄを含む。電圧制御遅
延回路１ｄは、電圧制御ディレイ素子１３０と同様の構
成を備え、この制御電圧ＶＣに従ってクロック信号ＥＣ
ＬＫを遅延して電圧制御ディレイ素子１３０へ遅延クロ
ック信号ＥＣＬＫＤを与える。デコーダ１５３は、モー
ドレジスタ１５２に含まれるＣＡＳレイテンシーデータ
ＣＬをデコードし、モード切換信号φＭＯＤを生成す
る。

【０１００】この図１０に示す可変遅延回路１の構成の
場合、遅延時間を制御電圧ＶＣに従って調整することが
できる。この制御電圧ＶＣは、ＣＡＳレイテンシーデー
タＣＬをデコードして得られるモード切換信号φＭＯＤ
に従って基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２およびＶｒｅ
ｆ３から選択されて出力される。したがって、このＣＡ
Ｓレイテンシーに応じて正確に必要とされる遅延時間を
設定することができる。

【０１０１】［変更例］図１１は、この発明の実施の形
態３に従う可変遅延回路の変更例の構成を示す図であ
る。この図１１に示す構成においては、モードレジスタ
１５２からのＣＡＳレイテンシーデータＣＬをアナログ
情報に変換するＤ／Ａコンバータ１５７により制御電圧
ＶＣが生成される。可変遅延回路１は、このＤ／Ａコン
バータ１５７からの制御電圧ＶＣに従って定められる遅
延時間、クロック信号ＥＣＬＫを遅延して遅延クロック
信号ＥＣＬＫＤを生成する電圧制御遅延回路１ｆと、モ
ードレジスタ１５２からのＣＡＳレイテンシーデータＣ
Ｌをデコードしデコーダ１５３からのモード切換信号φ
ＭＯＤに従って電圧制御遅延回路１ｆの出力信号とクロ
ック信号ＥＣＬＫの一方を選択するスイッチ回路１ｇを
含む。

【０１０２】Ｄ／Ａコンバータ１５７は、通常のＤ／Ａ
コンバータを用いることができ、たとえば電源ノードと
出力ノードの間の並列に接続されるＭＯＳトランジスタ
と出力ノードと接地ノードの間の抵抗素子で構成される
回路を利用することができる。ＣＡＳレイテンシーが大
きくなれば、この並列ＭＯＳトランジスタのうちオン状
態となるＭＯＳトランジスタの数が増大する。それによ
り、制御電圧ＶＣの電圧レベルを上昇させ、電圧制御遅
延回路１ｆの遅延時間を短くする。モード切換信号φＭ
ＯＤは、このクロック信号ＥＣＬＫに対し遅延を与える
必要がない場合には、スイッチ回路１ｇを制御してクロ
ック信号ＥＣＬＫを選択して電圧制御ディレイ素子１３
０へ与える。このスイッチ回路１ｇは、また同様図１０
に示す可変遅延回路１において用いられてもよい。スイ
ッチ回路１ｇが用いられない場合、電圧制御ディレイ素
子１３０のインバータ列の段数が低減され、電圧制御遅
延回路１ｄの与える遅延時間が追加され、等価的に遅延
オフセットを０とする。

【０１０３】この図１１に示す構成に従えば、Ｄ／Ａコ
ンバータを用いてＣＡＳレイテンシーデータＣＬをデコ
ードして制御電圧ＶＣを生成している。したがってこの
電圧制御遅延回路１ｆの動作速度を決定するための基準
電圧を生成する回路が不要となり、回路占有面積が低減
される。

【０１０４】なおこの図１１に示す構成において、モー
ドレジスタ１５２の出力信号をデコードし、そのデコー
ド結果がＤ／Ａコンバータ１５７へ与えられるように構
成されてもよい。モードレジスタ１５２に格納されるＣ
ＡＳレイテンシーデータＣＬは、２進数でＣＡＳレイテ
ンシーが設定される構成が示されるが、各ＣＡＳレイテ
ンシーに応じた１ビットのみが活性状態とされるように
ＣＡＳレイテンシーデータが設定されてもよい。

【０１０５】以上のように、この発明の実施の形態３に
従えば、可変遅延回路１において、電圧制御遅延回路を
用いて遅延時間のオフセットをかけるように構成してい
るため、通常のインバータ列を用いて遅延素子を実現す
る構成に比べて、インバータの段数を低減して必要とさ
れる遅延時間を実現することができ、回路占有面積を低
減することができる。

【０１０６】［実施の形態４］図１２は、この発明の実
施の形態４に従う内部クロック発生回路の全体の構成を
概略的に示す図である。この図１２に示す内部クロック
発生回路の構成においては電圧制御ディレイ素子１３０
の入力部へは、この電圧制御ディレイ素子１３０の出力
信号をモード切換信号φＭＯＤに従って遅延する可変遅
延回路１０の出力信号が与えられる。すなわち、可変遅
延回路１０および電圧制御ディレイ素子１３０がループ
を構成する。他の構成は、先の実施の形態１ないし３の
それと同じであり、対応する部分には同一の参照番号を
付す。この図１２に示す内部クロック発生回路の構成
は、いわゆるフェーズ・ロックド・ループ（ＰＬＬ）で
ある。位相検出器１２４は、クロック信号ＥＣＬＫおよ
びＲＣＬＫの位相差を検出する。チャージポンプ１２６
およびループフィルタ１２８により、この位相差に応じ
た制御電圧ＶＣＯＩＮが電圧制御ディレイ素子１３０の
カレントミラー回路１３０ａへ与えられる。このカレン
トミラー回路１３０ａからの制御電圧ＶＩＮＰおよびＶ
ＩＮＮに従って遅延制御クロック発生回路１３０ｂの動
作速度が決定される。この回路１３０ｂの出力信号が可
変遅延回路１０を介して再び電圧制御ディレイ素子１３
０へ与えられる。

【０１０７】したがって、ＤＬＬの構成と異なり、クロ
ック信号ＥＣＬＫとクロック信号ＲＣＬＫの位相差に応
じてこのクロック信号ＲＣＬＫに相当する信号の位相が
調整される。ＤＬＬの構成の場合に比べて、このＰＬＬ
で構成される内部クロック発生回路の場合、クロック信
号ＥＣＬＫおよびＲＣＬＫの位相差に従って内部クロッ
ク信号ＲＣＬＫの位相が調整されるだけであり、同じ
く、外部クロック信号に位相同期した内部クロック信号
ＲＣＬＫ（またはｉｎｔＣＬＫ）が得られる。可変遅延
回路１０は、先の実施の形態１ないし３に示す可変遅延
回路１と同じ構成を備える。この可変遅延回路１０の遅
延時間を調整することにより、遅延制御クロック発生回
路１３０ｂの与える遅延時間を等価的に調整することが
でき、このＰＬＬの動作周波数領域（ロックすることの
できる信号周波数領域）を調整することができる。

【０１０８】［変更例］図１３は、この発明の実施の形
態４に従う内部クロック発生回路の変更例の構成を示す
図である。この図１３に示す内部クロック発生回路の構
成においても、電圧制御ディレイ素子１３０と可変遅延
回路１０はループを構成する。しかしながら、図１２Ｉ
示す構成と異なり、可変遅延回路１０からの出力信号が
クロックバッファ１２２へ与えられる。すなわち位相検
出器１２４は、この可変遅延回路１０の出力信号に相当
する内部クロック信号ＲＣＬＫとクロック信号ＥＣＬＫ
の位相差を検出して、電圧制御ディレイ素子１３０の遅
延時間を調整する。可変遅延回路１０は、モード切換信
号φＭＯＤに従ってその遅延時間が調整され、ある有意
の遅延時間が与えられたときには、この電圧制御ディレ
イ素子１３０の遅延時間に対しオフセットを与える。し
たがって、先の図１２に示す実施の形態と同様、電圧制
御ディレイ素子１３０の遅延時間が、モード切換信号φ
ＭＯＤに従って調整され、応じてこの内部クロック発生
回路の動作周波数領域が調整される。これにより、広範
囲のクロック信号周波数領域にわたって確実にロックし
た内部クロック信号を生成することができる。

【０１０９】以上のように、この発明の実施の形態４に
従えば、ＰＬＬを用いて内部クロック発生回路を構成
し、このＰＬＬの構成要素である電圧制御ディレイ素子
の遅延時間にモード切換信号に従ってオフセットをかけ
るように構成しているため、クロック信号の広範囲の周
波数領域にわたって安定にロックした内部クロック信号
を生成することができる。

【０１１０】［実施の形態５］図１４は、この発明の実
施の形態５に従う内部クロック発生回路の構成を概略的
に示す図である。図１４においては、内部クロック信号
ＲＣＬＫ（またはｉｎｔＣＬＫ）を生成するクロックバ
ッファ１２２の出力部にモード切換信号φＭＯＤＢに従
ってクロック信号ＥＣＬＫおよびクロックバッファ１２
２の出力信号ＲＣＬＫの一方を選択して内部クロック信
号ｉｎｔＣＬＫを生成するセレクタ２が設けられる。可
変遅延回路１においては、クロック信号ＥＣＬＫとディ
レイ素子１ａの出力信号とディレイ素子１ｂの出力信号
のいずれかをモード切換信号φＭＯＤＡに従って選択す
るセレクタ１ｃが設けられる。他の構成は、先の実施の
形態１と同じであり、対応する部分には同一参照番号を
付す。このモード切換信号φＭＯＤＡおよびφＭＯＤＢ
は、それぞれ先の実施の形態２において説明したよう
に、ともに、ＣＡＳレイテンシー情報に基づいて生成さ
れる。外部クロック信号ｅｘｔＣＬＫの周波数が低い場
合、電圧制御ディレイ素子１３０は、可変遅延回路１に
より、遅延時間にオフセットが与えられてその動作周波
数領域が低くされても、十分この遅いクロック信号ＥＣ
ＬＫにロックすることができなくなる状態が生じる。制
御電圧ＶＣＯＩＮが十分低くされ、その電圧制御ディレ
イ素子１３０のインバータ列の電流源トランジスタのコ
ンダクタンスが十分小さくされた場合、電流Ｉｄｓが、
β（Ｖｇｓ−Ｖｔｈ）² に従って変化するため、少しの
制御電圧ＶＣＯＩＮの変化で動作電流Ｉｄｓが大きく変
化し、その電圧制御ディレイ素子１３０の動作が不安定
となり、安定にロックすることができなくなり、動作周
波数領域に下限が存在する（図２参照）。

【０１１１】このような状態のときには、セレクタ２に
より、モード切換信号φＭＯＤＢに従って、クロックバ
ッファ１２０からのクロック信号ＥＣＬＫを選択して内
部クロック信号ｉｎｔＣＬＫとして出力する。これによ
り、クロック信号ＥＣＬＫ（外部クロック信号ｅｘｔＣ
ＬＫ）の周波数が遅く、ＤＬＬで対応できない場合にお
いても、クロック信号ＥＣＬＫに位相同期した内部クロ
ック信号を生成することができる。内部クロック信号ｉ
ｎｔＣＬＫは、クロック信号ＥＣＬＫに等しく、その位
相はほぼ同期しており、遅延は無視することができる
（低速クロックの場合、遅延量はクロックサイクルに比
べて十分短い）。セレクタ２において、クロック信号Ｅ
ＣＬＫを選択する経路に比較的大きなバッファ回路が設
けられていてもよい。内部クロック信号ｉｎｔＣＬＫと
してクロック信号ＥＣＬＫが選択されたとき、内部回路
へ、波形歪のない内部クロック信号を与えることができ
る。

【０１１２】［変更例］図１５は、この発明の実施の形
態５に従う内部クロック発生回路の変更例の構成を示す
図である。この図１５に示す構成においては、図１４に
示す構成と同様、クロックバッファ１２２からのクロッ
ク信号ＲＣＬＫとクロックバッファ１２０からのクロッ
ク信号ＥＣＬＫの一方をモード切換信号ＭＯＤＢに従っ
て選択するセレクタ２０が設けられる。セレクタ２０か
ら、内部クロック信号ｉｎｔＣＬＫが出力される。他の
構成は、先の実施の形態４において図１２に示す構成と
同じであり、対応する部分には同一参照番号を付す。な
お、この可変遅延回路１０においては、クロック信号Ｒ
ＣＬＫを遅延するディレイ素子１０ａと、ディレイ素子
１０ａの出力信号を遅延するディレイ素子ディレイ素子
１０ｂと、モード切換信号φＭＯＤＡに従ってクロック
信号ＲＣＬＫ、ディレイ素子１０ａの出力信号およびデ
ィレイ素子１０ｂの出力信号のいずれかを選択するセレ
クタ１０ｃが設けられる。この構成は、図１４に示す可
変遅延回路１の構成と同じである。可変遅延回路１，１
０は電圧制御遅延回路であってもよい（図１０，１１参
照）。

【０１１３】この図１５に示す構成においても、外部ク
ロック信号ｅｘｔＣＬＫの動作周波数がＰＬＬの動作周
波数よりも低い場合、モード切換信号φＭＯＤＢによ
り、セレクタ２０によりクロック信号ＥＣＬＫを選択し
て内部クロック信号ｉｎｔＣＬＫとして出力する。可変
遅延回路１０による遅延時間のオフセットによっても対
応することのできない低い周波数のクロック信号ｅｘｔ
ＣＬＫに対しても、位相同期した内部クロック信号ｉｎ
ｔＣＬＫを生成することができる。

【０１１４】なお、このモード切換信号φＭＯＤＢは、
ＣＡＳレイテンシーデータを格納するモードレジスタ
に、外部クロック信号の動作周波数に合せてデータが格
納され、その格納データをモード切換信号φＭＯＤＢと
して用いてもよい。この場合には、ＣＡＳレイテンシー
データとモード切換信号φＭＯＤＢ用のデータとが同じ
サイクルでセットされる。

【０１１５】ＣＡＳレイテンシーデータに従ってモード
切換信号φＭＯＤＡ（またはφＭＯＤ）を決定する場
合、このＣＡＳレイテンシーと外部クロック信号ｅｘｔ
ＣＬＫの周波数との間に存在する対応関係を予め前提と
してる。この前提から外れる外部クロック信号の周波数
を用いる場合、モード切換信号φＭＯＤＢを用いてセレ
クタ２または２０の選択するクロック信号を切換える。
それにより、容易に適用用途に応じてＤＬＬまたはＰＬ
Ｌが対応できないクロック周波数に対しても、位相同期
した内部クロック信号を生成することができる。

【０１１６】以上のように、この発明の実施の形態５に
従えば、内部クロック発生部に、ＰＬＬまたはＤＬＬか
ら発生されたクロック信号と外部クロック信号に対応す
るクロック信号との一方を選択するセレクタを設けたた
め、ＤＬＬまたはＰＬＬが対応することのできない低い
動作周波数のクロック信号に対しても位相同期した内部
クロック信号を生成することができ、動作周波数の広い
内部クロック発生回路を生成することができる。

【０１１７】［適用例］上述の実施の形態１ないし５に
おいては、内部クロック発生回路はＳＤＲＡＭの内部ク
ロック信号発生のために用いられている。しかしなが
ら、この内部クロック発生回路は、たとえばシンクロナ
スＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）のように、外部クロック信号に同期して外部信号を
取込む動作を行なう半導体記憶装置であれば適用するこ
とができる。

【０１１８】また半導体記憶装置に限らず、たとえば通
信分野などにおいて、送信クロック信号に同期して内部
クロック信号を生成しこの内部クロック信号に従ってデ
ータのサンプリングを行なう装置においても、１つの内
部クロック発生回路の構成で、複数の伝送速度の通信シ
ステムに適用することができる。この場合、モード切換
信号は単に、ユーザがパッドのワイヤリングなどにより
設定するように構成してもよい。

【０１１９】またこの発明は、一般に、クロック信号に
限らず、第１の信号に位相同期した第２の信号を生成す
る回路、特にＤＬＬおよびＰＬＬを用いて信号を発生す
る回路に対し適用することができる。

【０１２０】

【発明の効果】以上のように、この発明に従えば、電圧
制御ディレイ素子を用いて外部信号に位相同期した内部
信号を発生する内部クロック発生回路において、この電
圧制御ディレイ素子に対し、選択的に遅延時間をオフセ
ットを与えるように構成したため、広い周波数領域にわ
たって確実にロックすることのできる内部クロック信号
発生回路を実現することができる。

【０１２１】請求項１の発明に従えば、外部クロック信
号と内部クロック信号との位相差に従って変更可能であ
る遅延時間に従って動作して内部クロック信号に相当す
る信号を発生する遅延制御クロック発生手段と、モード
設定信号に従ってこの遅延制御クロック発生手段の遅延
時間に対しオフセットを与えるように構成しているた
め、外部クロック信号の周波数の広い範囲にわたって確
実にロックした内部クロック信号を生成することができ
る。

【０１２２】請求項２に係る発明に従えば、遅延制御ク
ロック発生手段がその各々の動作電流が位相差に応じて
調整される複数のインバータの列を含み、遅延オフセッ
ト手段がこの複数のインバータ列と直列に接続されてイ
ンバータ列の遅延時間に遅延時間を付加する可変遅延手
段を含むように構成したので、確実に、必要とされる遅
延時間を遅延制御クロック発生手段に対し与えることが
できる。

【０１２３】請求項３に係る発明に従えば、制御遅延ク
ロック発生手段が、それぞれの動作電流が外部クロック
信号と内部クロック信号の位相差に応じて調整される複
数のインバータの列を含み、遅延オフセット手段が、こ
の複数のインバータ列の最終段のインバータ出力をモー
ド設定信号により設定された遅延時間遅延して複数のイ
ンバータ列が初段インバータへ与えるようにしたため、
ＰＬＬループを用いた内部クロック発生信号を構成する
ことができ、このＰＬＬループの動作周波数領域を広い
範囲に設定することができる。

【０１２４】請求項４に係る発明に従えば、遅延オフセ
ット量は、この同期型半導体記憶装置に含まれるモード
レジスタに設定されたデータを用いているため、余分の
回路を用いることなく確実に遅延オフセット量を設定す
るための制御信号を生成することができる。

【０１２５】請求項５に係る発明に従えば、そのモード
レジスタに格納されるデータが、有効データが出力され
るＣＡＳレイテンシーを規定するデータであり、ＣＡＳ
レイテンシー情報に従って定められた外部クロック信号
の周波数領域に合せて内部クロック発生回路の動作周波
数領域を容易に設定することができる。

【０１２６】また、ＣＡＳレイテンシーデータは、同期
型半導体記憶装置の使用前にユーザが設定するため、こ
の同期型半導体記憶装置の適用用途に応じて確実に内部
クロック発生回路の動作周波数領域をユーザにとってト
ランスペアレントに設定することができる。

【０１２７】請求項６に係る発明に従えば、外部クロッ
ク信号と遅延制御クロック発生手段からのクロック信号
の一方をモード切換信号に従って選択して内部クロック
信号として出力するセレクタをさらに設けているため、
外部クロック信号の周波数が低く遅延オフセットの付加
で対応することができない場合においても、確実に外部
クロック信号に位相同期した内部クロック信号を生成す
ることができ、動作周波数範囲の広い内部クロック発生
回路を実現することができる。

【０１２８】請求項７に係る発明に従えば、第１および
第２の信号の位相差に応じた電圧を発生しこの電圧によ
り決定される遅延時間で動作して第２の信号に相当する
信号を発生する電圧制御遅延手段と、この動作領域設定
信号に応答してこの電圧制御遅延手段の遅延時間に対し
オフセットを与えるように構成しているため、第１の信
号の広い周波数領域にわたって確実に位相同期した第２
の信号を生成することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う内部クロック
発生回路の全体の構成を概略的に示す図である。

【図２】 この発明に従う内部クロック発生回路の動作
を説明するための図である。

【図３】 図１に示す位相検出器、チャージポンプおよ
びループフィルタの構成の一例を示す図である。

【図４】 図３に示す位相検出器の動作を示すタイミン
グチャート図である。

【図５】 この発明の実施の形態１に従う内部クロック
発生回路の変更例の構成を示す図である。

【図６】 この発明に従う内部クロック発生回路を備え
る同期型半導体記憶装置のデータ読出部の構成を概略的
に示す図である。

【図７】 図６に示す同期型半導体記憶装置のデータ読
出時の動作を示すタイミングチャート図である。

【図８】 この発明の実施の形態２に従う内部クロック
発生回路のモード切換信号発生部の構成を概略的に示す
図である。

【図９】 図８に示すモードレジスタへのモードデータ
設定動作を示すタイミングチャート図である。

【図１０】 この発明の実施の形態３に従う内部クロッ
ク発生回路の可変遅延回路の構成を概略的に示す図であ
る。

【図１１】 この発明の実施の形態３に従う内部クロッ
ク発生回路の変更例の構成を示す図である。

【図１２】 この発明の実施の形態４に従う内部クロッ
ク発生回路の構成を概略的に示す図である。

【図１３】 この発明の実施の形態４に従う内部クロッ
ク発生回路の変更例の構成を示す図である。

【図１４】 この発明の実施の形態５に従う内部クロッ
ク発生回路の全体の構成を概略的に示す図である。

【図１５】 この発明の実施の形態５に従う内部クロッ
ク発生回路の変更例の構成を示す図である。

【図１６】 従来の同期型半導体記憶装置のデータ読出
および書込時の動作を示すタイミングチャート図であ
る。

【図１７】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。

【図１８】 図１７に示す同期型半導体記憶装置の内部
クロック信号と外部クロック信号とのタイミング関係を
示す図である。

【図１９】 従来の同期型半導体記憶装置における内部
クロック発生回路の全体の構成を概略的に示す図であ
る。

【図２０】 図１９に示す電圧制御ディレイ素子の構成
の一例を示す図である。

【符号の説明】

１ 可変遅延回路、１ａ，１ｂ ディレイ素子、１ｃ，
１ｅ，１ｇ セレクタ、１０ 可変遅延回路、１０ａ，
１０ｂ、ディレイ素子、１０ｃ セレクタ、２セレク
タ、２０ セレクタ、１２０，１２２ クロックバッフ
ァ、１２４ 位相検出器、１２６ チャージポンプ、１
２８ ループフィルタ、１３０ 電圧制御ディレイ素
子、ＩＶ１〜ＩＶｎ インバータ、１３０ａ カレント
ミラー回路、１３０ｂ 遅延回路、１０４ コマンドデ
コーダ、１５２ モードレジスタ、１５４ レジスタ制
御回路、１ｄ，１ｆ 電圧制御遅延回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/08 Ｊ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる外部クロック信号に
   同期して動作する同期型半導体記憶装置において、前記
   外部クロック信号に同期した内部クロック信号を発生し
   て内部回路へ与える内部クロック発生回路であって、 前記外部クロック信号と前記内部クロック信号との位相
   差を検出する手段、 前記位相差に従って遅延時間が変更可能であり、前記遅
   延時間に従って動作して前記内部クロック信号に相当す
   る信号を発生する遅延制御クロック発生手段、およびモ
   ード設定信号に従って前記遅延時間に対しオフセットを
   与える遅延オフセット手段を備える、内部クロック発生
   回路。
2. 【請求項２】 前記遅延制御クロック発生手段は、各々
   の動作電流が前記位相差に応じて調整される複数のイン
   バータの列を含み、 前記遅延オフセット手段は前記インバータ列と直列に接
   続され、前記モード設定信号に応じて設定された遅延時
   間を前記インバータ列の遅延時間に付加する可変遅延手
   段を含み、前記可変遅延手段およびインバータ列の直列
   経路に前記外部クロック信号が印加され、かつ前記直列
   経路の出力信号が前記内部クロック信号に相当する、請
   求項１記載の内部クロック発生回路。
3. 【請求項３】 前記遅延制御クロック発生手段は、各々
   の動作電流が前記位相差に応じて調整される複数のイン
   バータの列を含み、 前記遅延オフセット手段は、前記複数のインバータ列の
   最終段のインバータの出力信号を、前記モード設定信号
   により設定された遅延時間遅延して前記複数のインバー
   タ列の初段のインバータの入力部へ与え、 前記最終段インバータまたは遅延オフセット手段から前
   記内部クロック信号に相当する信号が出力される、請求
   項１記載の内部クロック発生回路。
4. 【請求項４】 前記同期型半導体記憶装置は動作態様を
   決定するデータを格納するモードレジスタを含み、 前記遅延オフセット手段は、前記モードレジスタに格納
   されたデータを前記モード設定信号として遅延オフセッ
   ト量が設定される、請求項１ないし３のいずれかに記載
   の内部クロック発生回路。
5. 【請求項５】 前記同期型半導体記憶装置は、データ読
   出指示が与えられてから有効データが出力されるまでに
   ＣＡＳレイテンシーで規定される前記外部クロック信号
   のサイクル数を必要とし、 前記モードレジスタに格納されるデータは、前記ＣＡＳ
   レイテンシーを規定するデータである、請求項４記載の
   内部クロック発生回路。
6. 【請求項６】 前記モード設定信号に従って前記外部ク
   ロック信号と前記遅延制御発生手段からのクロック信号
   の一方を選択して前記内部クロック信号として出力する
   手段をさらに備える、請求項１ないし５のいずれかに記
   載の内部クロック発生装置。
7. 【請求項７】 第１の信号から前記第１の信号に同期し
   た信号を生成する信号発生回路であって、 前記第１の信号と前記第２の信号との位相差を検出する
   手段、 前記位相差に応じた電圧を発生する手段、 前記電圧により決定される遅延時間を有し、前記遅延時
   間をもって動作し、前記第２の信号に相当する信号を発
   生する電圧制御遅延手段、および動作領域設定信号に応
   答して、前記遅延時間に対しオフセットを与える遅延オ
   フセット手段を備える、信号発生回路。