WO2004017520A1 - クロック信号タイミング調整のための遅延回路を有するデジタル回路 - Google Patents

クロック信号タイミング調整のための遅延回路を有するデジタル回路 Download PDF

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WO2004017520A1
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circuit
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Eiichi Takahashi
Yuji Kasai
Tetsuya Higuchi
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National Institute Of Advanced Industrial Science And Technology
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    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter

Definitions

  • the present invention is applicable to general digital circuits such as CPUs and ALUs, and particularly relates to a delay circuit that varies clock pulse evening in a digital processing device using a digital circuit.
  • the timing of the clock signal is adjusted by using a large number of inverters and switching the number of stages of the inverter by a multiplexer to make the delay amount of the signal variable.
  • a large number of invar circuits are required in the adjustment circuit, and the ratio of the adjustment circuit to the C chip area is extremely large.
  • Another problem is that the amount of delay of the clock signal is affected by the LSI operating environment such as ambient temperature and power supply voltage. Furthermore, it is difficult to set fine timing, and in principle, it was impossible to set the timing at a time interval shorter than the delay time of one stage per invar. Disclosure of the invention
  • the ratio of the adjustment circuit to the LSI chip area is large, and the operation of the LSI, such as the ambient temperature and the power supply voltage, is large.
  • the clock timing fluctuates due to the influence of the environment.
  • a problem to be solved by the present invention is to realize a high-resolution evening delay circuit having a small circuit area and being unaffected by the operating environment.
  • the digital circuit according to the present invention includes a pulse delay circuit that varies the drive current of the inverter in order to vary the timing of the clock signal, and the pulse delay circuit stabilizes the amount of pulse delay by the delay locked loop. And a circuit for generating a pulse delay setting voltage having non-linear characteristics.
  • FIG. 1 is a diagram illustrating a configuration of a delay circuit system according to the present invention.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a delay circuit.
  • FIG. 3 is a diagram showing current-voltage characteristics between the source and drain of an N-channel FET.
  • FIG. 4 is a circuit diagram illustrating the operation of the delay circuit.
  • FIG. 5 is an explanatory diagram illustrating operation waveforms of the delay circuit.
  • FIG. 6 is a diagram illustrating characteristics of a delay time with respect to a delay adjustment voltage of a delay circuit.
  • FIG. 7 is a diagram for explaining the characteristics of the delay time of the delay circuit when the temperature changes. .
  • FIG. 8 is a diagram illustrating the characteristics of the delay time of the delay circuit when the power supply voltage changes.
  • FIG. 9 is a diagram showing an implementation example of a delay locked loop circuit.
  • FIG. 10 is a diagram schematically showing an operation waveform of the phase comparator.
  • FIG. 11 is a diagram for explaining the principle of keeping the delay time constant by the delay adjustment reference voltage.
  • FIG. 12 is a diagram for explaining the characteristics of the delay adjustment voltage with respect to the adjustment value input.
  • FIG. 13 is a configuration example of the delay adjustment voltage generation circuit of the first embodiment.
  • FIG. 14 is a diagram for explaining the relationship between the adjustment value input and the delay time.
  • FIG. 15 shows another example of the configuration of the delay adjustment voltage generating circuit of the first embodiment.
  • FIG. 16 is a principle explanatory diagram showing a configuration example of the delay adjustment voltage generation circuit of the second embodiment.
  • Fig. 1 is a circuit diagram showing an example in which the resistance of the delay adjustment voltage generation circuit is composed of FETs.
  • FIG. 18 is a circuit diagram showing an example in which a resistor and a switch of the delay adjustment voltage generation circuit are constituted by FETs.
  • FIG. 19 is an equivalent circuit diagram of an example in which the resistance and the switch of the delay adjustment voltage generation circuit are configured by FETs.
  • FIG. 20 is a circuit explanatory diagram showing a configuration example of the delay adjustment voltage generation circuit of the second embodiment.
  • FIG. 21 is a diagram showing the configuration principle of the delay adjustment voltage generation circuit of the third embodiment.
  • FIG. 22 is an equivalent circuit of a part of the delay adjustment voltage generating circuit of the third embodiment.
  • FIG. 23 is another equivalent circuit of the delay adjustment voltage generating circuit of the third embodiment.
  • FIG. 24 is a diagram showing the relationship between the adjustment value input and the delay adjustment voltage in the third embodiment.
  • FIG. 25 is a circuit diagram showing another example in which the resistance and the switch of the delay adjustment voltage generation circuit are configured by FETs.
  • FIG. 26 is a circuit explanatory diagram showing a configuration example of the delay adjustment voltage generation circuit of the second embodiment.
  • FIG. 27 is a diagram showing another configuration example of the delay circuit Ds.
  • FIG. 28 is a circuit diagram of a delay circuit having a common bias generation circuit.
  • FIG. 29 is an explanatory diagram showing another configuration example of the loop filter. BEST MODE FOR CARRYING OUT THE INVENTION
  • reference numeral 1 denotes a delay circuit system of the present invention.
  • D is a delay circuit
  • MUX is a delay adjustment voltage generation circuit
  • DLL1 to DLL3 are delay locked loop circuits (Delay Locked Loop)
  • CLK is a clock input
  • D—CLK is a clock output
  • Ba is an adjustment value.
  • Inputs, Vs1 to Vs3 are delay adjustment reference voltages, and Va is a delay adjustment voltage.
  • the present invention relates to a delay circuit D that performs delay control of a clock signal, a delay adjustment voltage generation circuit MUX that generates a delay adjustment voltage Va for setting a delay time, and a delay adjustment reference that is a reference of the adjustment voltage.
  • a delay circuit D that performs delay control of a clock signal
  • a delay adjustment voltage generation circuit MUX that generates a delay adjustment voltage Va for setting a delay time
  • a delay adjustment reference that is a reference of the adjustment voltage.
  • Three delay locked loop circuits DLL1 to DLL3 that generate voltages Vs1 to 3 are the main components.
  • the delay adjustment voltage V a may be changed linearly with respect to the adjustment value input B a (for example, 4 bits: 0 to “! 5”) or may be changed nonlinearly by a polygonal line approximation. The case of the polygonal line approximation will be described.
  • a clock input CLK is input to a delay circuit and three delay locked loop circuits DLL1 to DLL3.
  • the DLLs 1 to 3 generate three delay adjustment reference voltages Vs 1 to 3 and input them to the delay adjustment voltage generation circuit MUX. Therefore, a delay adjustment voltage Va corresponding to the adjustment value input Ba is generated.
  • a clock output D-CLK having a delay time corresponding to the adjustment value input Ba is obtained.
  • the feature is that the delay time can be changed by the delay adjustment voltage Va.
  • FIG. 2 An example of the configuration of the delay circuit D will be described with reference to FIG.
  • Fig. 2 an inverter in which one P-channel FET (M1) and two N-channel FETs (M2, M3) are connected in series between the power supply voltage (Vdd) and the ground (GND) potential.
  • Vdd power supply voltage
  • GND ground
  • two P-channel FETs (M 4) and two N-channel FETs (M 5 and M 6) are connected in series, and two inverters are connected in series.
  • the middle point of the two-stage room is C-CLK.
  • the FET is a field effect transistor, and usually has an MOS structure.
  • the delay adjustment voltage Va is applied to the gates of the FETs M3 and M6, and the gate-source voltage VGS is the delay adjustment voltage .Va.
  • FETs M1 and M2, and M4 and M5 share the traditional CM0SFET Constitute.
  • the FETs M3 and M6 can limit the drive current for the above-mentioned instantaneous period, and the clock input CLK is delayed only for a certain time according to the delay adjustment voltage Va to become the clock output D-CLK. .
  • the operation will be described below.
  • FIG. 3 shows the current-voltage characteristics between the source and the drain with respect to the gate-source voltage VGS of the N-channel FET used in the delay circuit D.
  • ID indicates the drain current
  • VDS indicates the voltage between the source and drain. If the potential difference VGS between the gate terminal G and the source terminal S is smaller than the threshold voltage of the FET, the drain current ID is 0. If VGS is equal to or higher than the threshold voltage of the FET, the drain current ID rises and VGS increases. ID increases.
  • the current-voltage characteristic between the source and the drain with respect to the gate-source voltage VGS of the P-channel FET used in the delay circuit D is generally the same as that of the above-mentioned N-channel FET with the sign of each voltage and current inverted. Are equivalent.
  • the delay circuit D shown in FIG. 2 has stray capacitance, FET input capacitance, and the like.
  • Fig. 4 shows the sum of the floating capacitance and the input capacitance of the FET as C s1 and C s2, which are added to the circuit diagram in Fig. 2. 4, the same elements as those in FIG. 2 are denoted by the same reference numerals as in FIG.
  • FIG. 5 shows operation waveforms of the delay circuit D when a rectangular wave is applied as the clock input CLK. As described below, a time delay occurs due to the above C sl and C s2.
  • the relationship between the voltage and the logic of the digital system is as follows: using a logic threshold voltage VT described later, a logic “0” from voltage 0 to voltage VT and a logic “1” from voltage VT to voltage Vdd.
  • the logic threshold voltage VT is a voltage determined by circuit characteristics, and is about 1/2 of Vdd.
  • FET Ml When the logic of the clock input CLK transitions from “0” to “1”, FET Ml is turned off. F, FET M 2 is turned on.
  • the FET M3 shows the current-voltage characteristics of FIG. 3 defined by the delay adjustment voltage Va.
  • the voltage of C s 1, which was Vdd, is discharged via M 2 and M 3, and after the time determined by the current value defined by the current-voltage characteristics in FIG.
  • the voltage of the signal C-GLK becomes VT or less after a certain time (rA).
  • rA time
  • the FET M4 transitions to ON and the FET M5 transitions to OFF, and Cs2 is rapidly charged (time rB) to the voltage Vdd via M4.
  • the clock output D-CLK rises after a certain time B from the rising edge of the clock input CLK (the logic transitions from “0” to “1”).
  • the FET Ml is turned on, the FET M2 is turned off, and C s 1 is rapidly (via time B) via Ml. Charged to voltage Vdd.
  • the FET M4 is turned off, the FET M5 is turned on, and the FET M6 has the current-voltage characteristic shown in FIG. 3 defined by the delay adjustment voltage Va.
  • the clock output D-CLK falls after a certain time of ⁇ + ⁇ from the falling point of the clock input CLK (the logic transitions from "1" to "0").
  • the clock input CLK input to the delay circuit D receives the delay of ⁇ + and ⁇ with the delay time to become the clock output D-CLK.
  • the sum of the above ⁇ and ⁇ is the delay time.
  • the drain current ID of ⁇ 3 and ⁇ 6 can be adjusted as shown in Fig. 3 by the delay adjustment voltage Va equal to the gate voltage VGS, so that the delay time can be adjusted by the delay adjustment voltage Va.
  • a rectangular wave signal voltage has been described as an example of the clock input, but the same operation is also performed with a trapezoidal wave.
  • FIG. 6 shows a characteristic (delay characteristic) of the delay time with respect to the delay adjustment voltage Va of the delay circuit D. That is, when the delay adjustment voltage Va is decreased, the delay time r increases non-linearly with the tendency shown in FIG. However, the delay adjustment voltage Va has upper and lower limits based on the characteristics of the elements in the circuit.
  • the delay characteristic is the delay time It is affected by the environment such as the ambient temperature Ta of the road D and the power supply voltage Vdd. For example, as Ta increases, the delay time increases, and as the power supply voltage increases, r decreases. When the operating temperature range is -10 ° C to 80 ° C, the degree of change in the delay time is about 1.5 times.
  • the delay locked loop circuit described in detail below generates a delay adjustment voltage such that the delay time is always constant with respect to environmental changes.
  • the delay adjustment voltage generated by the delay locked loop circuit is called a delay adjustment reference voltage.
  • the DLL 1 is taken up as a typical example of the delay locked loop circuit DLLs 1, 2, and 3, and its operation will be described with reference to FIGS. 9 and 10.
  • Fig. 9 shows an implementation example of the delay locked loop circuit DLL1.
  • CLK is a clock input
  • 4 is an inverter which is an input buffer of the CLK
  • Ds is a delay circuit
  • 5 is a phase comparator
  • 6 is a loop fill.
  • the delay circuit Ds has M1 delay circuits having the same configuration as the delay circuit D described above, and these are connected in N1 stages in series.
  • the delay adjustment voltage Va is common.
  • the clock signal output from the inverter 4 is input to the first stage of a circuit in which the phase comparator 5 and the delay circuit Ds are connected in N1 stages in series.
  • the output of the phase comparator 5 becomes the output of the adjustment voltage Va and the delay adjustment reference voltage Vs1 for all of the N1 delay circuits via the loop fill 1-6.
  • the delay time-delay adjustment voltage characteristics become uniform. Therefore, if the same voltage Vs1 is supplied as the delay adjustment voltage Va of the delay circuit, the delay time of each delay circuit Ds can be regarded as the same. Therefore, assuming that the delay time of the delay circuit Ds in FIG. 9 is 1, the output signal of the first-stage delay circuit is delayed by 1 ⁇ 1 from the original input signal. The output signal is also supplied to the phase comparator 5.
  • FIG. 10 schematically shows operation waveforms of the phase comparator 5 shown in FIG.
  • the phase comparator 5 compares the phase of the reference signal R (t) with the signal S (t) delayed by the N1 stage delay circuit, and outputs a signal of phase difference information.
  • This signal is smoothed by the next-stage loop filter 6, and unnecessary high-frequency signals are attenuated, and the signal R (t) and signal S (t) are attenuated.
  • the DC voltage Vo (0) is proportional to the phase difference ⁇ .
  • This Vo ( ⁇ ) is output as the delay adjustment voltage Va of the delay circuit D and the delay adjustment reference voltage Vs1.
  • this delay locked loop circuit Since this delay locked loop circuit performs a negative feedback operation, it performs a control operation such that S (t) overlaps R (t). By this control operation, the delay time is automatically controlled so as to coincide with one cycle T of the clock signal pulse, and S (t) and: (t) overlap, and the control operation is stabilized.
  • the delay adjustment voltage Va and the delay adjustment reference voltage Vs1 change so that the delay time is constant.
  • the phase comparator 5 is usually an EX-0R (Exclusive-OR) type phase comparator or a phase comparator using an RS (Reset-Set) flip-flop. It consists of. Further, the loop filter 6 is composed of a lag-lead type low-pass filter or the like to provide a margin for the control operation.
  • the delay adjustment reference voltage is set using a plurality of delay locked loop circuits. Generate multiple.
  • the delay amount control circuits DLL2 and DLL3 in FIG. 1 operate in the same manner as the DLL1 described above, but differ in the number of stages of the delay circuit Ds. Assuming that the delay times in the delay amount control circuits DLL2 and DLL3 are 2 and 3, respectively, and that the number of stages of the delay circuit Ds is N2 and N3, respectively, the delay times 2 and r3 are also T / N2 , T / N3.
  • the delay adjustment voltage Va corresponding to the extension amount is obtained.
  • the following delay adjustment voltage generating means is added. That is, based on the two or three delay adjustment reference voltages, the delay adjustment voltage Va corresponding to all the adjustment value inputs Ba is generated.
  • the delay adjustment voltage Va for the adjustment value input Ba when changing linearly can be calculated from the characteristics in FIG. 6, and is exemplified by the curve 21 in FIG.
  • the present invention is characterized by employing a polygonal line approximation.
  • the number of stages N1, N2, and N3 of the delay circuit Ds in the delay locked loop circuit is set to N1 ⁇ N2 and N3.
  • 2 T / N2 is a value defined by an appropriate voltage Vs2 between them.
  • Voltages Vs1, Vs2, and Vs3 are voltages at three points on the Va characteristic curve in FIG. 6, and are the voltages of P1 (Vs1, r1), P2 (Vs2, r2), and P3 (Vs3, r3). Specify the operating point.
  • MUX is the same delay adjustment voltage generation circuit as in FIG. 8 is a depletion-type FET, and 9 is an analog multiplexer. And FET 8 functions as a resistor, 15 are connected in cascade.
  • Vs1, Vs2, and Vs3 are input to the delay adjustment voltage generation circuit MUX.
  • Vs3 is the maximum delay adjustment voltage
  • Vs1 is the minimum delay adjustment voltage
  • Vs2 is the value in between.
  • the voltage between Vs1 and Vs3 is divided by the FET 8 into 15 divided voltages. Then, the delay adjustment voltage Va is selected by the analog multiplexer 9 based on the information of the adjustment value input Ba.
  • the operation of the delay adjustment voltage generation circuit MUX shown in Fig. 13 is based on the voltage obtained by linearly interpolating between the delay adjustment reference voltages Vs1 and Vs2 with respect to the adjustment value input Ba, and the delay adjustment reference voltage Vs2. From the voltage obtained by linearly interpolating between 03 008648 and Vs3 with respect to the adjustment value input Ba, a delay adjustment voltage Va for the adjustment value input Ba is generated.
  • the delay adjustment voltage Va is approximated by a broken line as shown by lines 22 and 23 in FIG.
  • the adjustment value input Ba corresponding to P1 is 0 (0000 in binary notation)
  • the adjustment value corresponding to P3 is 15 (1 1 1 1 in binary notation)
  • the adjustment value input Ba corresponding to P2 is 0. Any integer between and 15.
  • FIG. 14 shows the delay time and one adjustment value input Ba (0 to 15) characteristic calculated based on the -Va characteristic of FIG.
  • reference numeral 25 denotes the characteristic in the case of the curve 21 in FIG. 12
  • reference numerals 26 and 27 denote the characteristics of the two straight line approximations according to the present invention
  • reference numeral 28 denotes the single linear approximation. Each corresponds to a property.
  • the delay adjustment voltage Va for each adjustment value input Ba based on the delay adjustment reference voltages Vs1 to Vs3 is defined corresponding to the adjustment value input Ba.
  • the delay adjustment voltage generation circuit MUX shown in FIG. 13 uses a depletion-type FET as the FET 8, but it can also be configured with an enhancement-type FET.
  • FIG. 15 shows the circuit of the delay adjustment voltage generation circuit MUX in this case.
  • 7 N is an N-channel FE
  • 7 P is a P-channel FET
  • the gate electrodes are connected to Vdd and GND, respectively.
  • Other symbols indicate the same components as those in Fig. 13.
  • a delay circuit having an almost linear delay amount r with respect to the adjustment value input Ba with a small circuit area and independent of the environment of the temperature and the power supply voltage is provided. realizable.
  • FIG. 16 shows a configuration example of the delay adjustment voltage generation circuit MUX of another system. This is the method of generating the delay adjustment voltage using the R-2R type DA converter.
  • S0 to S3 are switches
  • 31 is a resistor having a resistance value of R
  • 32 is a resistor having a resistance value of 2R
  • 33 is a terminal for inputting an adjustment value input Ba
  • 3 4 is a terminal for inputting an adjustment value input Ba.
  • b0 to b3 represent each bit of the adjustment value input Ba.
  • the resistors 31 and 32 and the switches S0 to S3 can be configured by FETs. In this case, it is possible to reduce the chip area by using an FET that can be easily formed into an LSI.
  • FIG. 17 shows an example in which the resistor 31 in FIG. 16 is configured by an FET.
  • 10 is an N-channel FET and 11 is a P-channel FET.
  • the gate of FET 10 is connected to Vdd, and the gate of FET 11 is connected to GND.
  • the source and drain of FET10 and FET11 Connect it in parallel.
  • the resistor 32 in FIG. 16 can also be constituted by an FET.
  • FIG. 18 shows an example in which a series circuit of the resistor 32 and the switch SO shown in FIG. 16 is configured by an FET.
  • 10 and 12 are N-channel FETs
  • 11 and 13 are P-channel FETs
  • 14 is an inverter
  • 36 and 37 are terminals selected by switches
  • 3 and 8 are switches
  • a common terminal 39 is an input terminal for switch switching control.
  • the signal from terminal 39 is connected directly to the gates of FET 10 and FET 13, and the signal passed through Invar overnight is connected to the gates of FET 11 and FET 12.
  • the source and drain of FET 10 and FET 11 are connected in parallel.
  • the sources and drains of FETs 12 and 13 are connected in parallel.
  • FIG. 19 shows an equivalent circuit of the circuit in FIG.
  • the series circuit of resistor 32 and switch S1 in Fig. 16, the series circuit of resistor 32 and switch S2, and the series circuit of resistor 32 and switch S3 in Fig. 16 are similarly configured by the circuit in Fig. 18. can do.
  • the resistance 31 in the delay adjustment voltage generation circuit MUX in FIG. 16 and the leftmost 32 in the figure are the configuration in FIG. 17, and the combination of the resistance 32 and the switches S0 to S3 in FIG.
  • the configuration is shown in FIG. 15 is an N-channel FET and 16 is a P-channel FET. With this configuration, it is possible to use a FET that is easy to perform LSI, and it is possible to reduce the chip area. Also, in this configuration, since the resistance realized by the FET has a certain degree of voltage dependency, the relationship between the adjustment value input Ba and the delay adjustment voltage Va is determined by the delay adjustment voltage generation circuit shown in FIG. A slight shift occurs compared to the case of MUX. Therefore, it is particularly preferable that the digital circuit system on which the delay circuit system of the present invention is mounted is adjusted by a genetic algorithm. (Example 3)
  • the delay adjustment voltage generating circuit MUX of FIG. 13 in the first embodiment is configured by two sets of R-2R ladder circuits.
  • the Va-Ba characteristic of the two-line approximation in the first embodiment can be realized with a smaller chip area than in the first embodiment.
  • FIG. 21 shows a configuration principle diagram of the delay adjustment voltage generation circuit MUX.
  • 41 is a resistor having a resistance value of R
  • 42, 43, 45, and 47 are resistors having a resistance value of 2R, 44a, 44b, 44c, 46a, 46b, 46c, 48a, 48 b ⁇ 48 c are switches
  • 49 is a terminal for inputting the adjustment value input Ba
  • 50 is a terminal for outputting the delay adjustment voltage Va
  • 51, 52, 53 are terminals for inputting the delay adjustment reference voltage.
  • b0 to b3 represent each bit of the adjustment value input Ba.
  • Table 2 shows the relationship between Ba and b0 to b3. Is shown in For the sake of convenience, the inverted version of the bit (the inverted version of the logic) is represented by the symbol-.
  • the delay adjustment reference voltages Vs1, Vs2, and Vs3 are input to terminals 51 to 53, respectively.
  • Switch 44a turns on when the logical product of bO and b3 is 1, and turns off otherwise.
  • the switch 46a is turned on when the logical product of bO and —b3 is 1, and turned off otherwise.
  • Switch 48a is on when bO is 1, otherwise it is off.
  • the switch 44b turns on when the logical product of b1 and b3 is 1, and turns off otherwise.
  • Switch 4 613 turns on when the logical AND of 1) 1 and- ⁇ 3 is 1, and turns off otherwise.
  • Switch 48b is on when b1 is 1, otherwise it is off.
  • Switch 4.4c turns on when the logical product of b2 and b3 is 1, and turns off otherwise.
  • the switch 46c is turned on when the logical product of b2 and -b3 is 1, and turned off otherwise.
  • Switch 48c is on when b2 is 1, otherwise it is off.
  • circuit of FIG. 22 and the circuit of FIG. 23 are not electrically used for setting the adjustment value at the same time, it can be divided into two equivalent circuits.
  • Each of the circuits shown in FIGS. 22 and 23 is a 3-bit R-2R ladder circuit.
  • the relationship between the output voltage of this circuit and the delay adjustment voltage Va with respect to the adjustment value input Ba can be calculated from the principle of the R-2R ladder circuit in each of the circuit of FIG. 22 and the circuit of FIG. is there. The results are shown in Table 2.
  • FIG. 24 shows the relationship between the delay adjustment value input Ba and the delay adjustment value Va.
  • the circuit showing the configuration principle in FIG. 21 described above is similar to the circuit of the second embodiment, Can be configured. In this case, it is possible to reduce the chip area by using an FET which is easily formed into an LSI.
  • the resistors 41 and 42 can be constituted by the circuit shown in FIG.
  • FIG. 25 shows an example in which a series circuit of the resistor 43 and the switch 44 is constituted by an FET.
  • 10 is an N-channel FET
  • 11 is a P-channel FET
  • 14 is an inverter
  • 36 and 38 are both terminals of the switch
  • 39 is an input terminal for switch switching control. .
  • the signal from terminal 39 is connected directly to the gate of FET 10, and the signal passed through the receiver is connected to the gate of FET 11. Connect the source and drain of FET 10 and FET 11 in parallel.
  • Figure 21 shows the series circuit of resistor 45 and switch 46a, 46b or 46c, and the series circuit of resistor 47 and switch 48a, 48b or 48c. Can be similarly configured by the circuit of FIG.
  • FIG. 26 shows a case where the circuit of the delay adjustment voltage generating circuit MUX shown in FIG. 21 is configured by the circuits using the FETs shown in FIGS. 17 and 25.
  • 15 is an N-channel FET and 16 is a P-channel FET.
  • the delay circuit D can have another configuration.
  • FIG. 27 shows another configuration example of the delay circuit D. 27, the same reference numerals as those in FIG. 2 denote the same components. M7, M8, and M10 are P-channel FETs, and M9 is an N-channel FET.
  • FET M7 is connected in series over M1 and M2
  • FET M8 is connected in series on the invar with M5.
  • the gate bias to the FETs M3 and M6 is the delay adjustment voltage Va described above, but in the FET M10, the gate terminal is connected to the drain terminal, and the connection point is connected to the FETs M7 and M8. It is configured as a so-called current mirror circuit that supplies power to the gate bias.
  • the currents of the FETs M 3 and M 6 are specified by the delay adjustment voltage Va based on the current-voltage characteristics in FIG. 3, and similarly, the currents of the FETs M 7 and M 8 It is defined by the delay adjustment voltage Va based on the above.
  • the generation of the delay time is the same as that of the delay circuit in Fig. 2, but in the delay circuit in Fig. 27, the currents of FETs Ml and M4 are specified by FETs M7 and M8. This means that extra FETs M 7 and M 8 that determine the amount of delay are added, and the delay circuit D in FIG. 27 is larger than the delay circuit D in FIG. Delay time can be realized. In this case, the symmetry of the waveform is improved.
  • the delay circuit D shown in FIG. 27 is used for the delay locked loop circuits DLL 1, 2, and 3 represented by FIG. 9, the delay circuit D (Ds) is multi-stage, but the FETs M9 and Ml It is possible to use a common bias generation circuit consisting of zeros. That is, as shown in FIG. 28, when the bias generation circuit including the FETs M9 and M10 is used as a common bias generation circuit, the circuit scale is reduced accordingly, and the chip area can be saved.
  • a delay was generated using the capacitances C s1 and C s2 composed of the stray capacitance and the FET capacitance. Capacity may be positively added to the portion of C s 2.
  • the capacitance in this case is the capacitance composed of metal electrodes, the gate capacitance of the FET, etc. In this case, the delay time can be increased.
  • the output of the D-CLK is one type.
  • the present invention can be applied to a case where a plurality of D-CLKs having different delay amounts are generated. In this case, it is sufficient to provide a delay circuit D and a delay adjustment voltage generation circuit MUX with different numbers of delays.
  • the delay locked loop circuits DLL1 to DLL3 can be made common. This allows effective use of the chip area.
  • the delay amount of the delay circuit D may be largely deviated from a normal value due to a transitional output voltage of the loop fill unit 6. In that case, the phase shift of the signal input to the phase comparator becomes excessive, and the operation of the delay locked loop circuit becomes unstable. Further, there is a possibility that an abnormal operation occurs in which the phase difference between the input signals of the phase comparator 5 is not one cycle of the clock signal CLK but two or more cycles.
  • 6 is a loop fill circuit
  • 61 is a count circuit
  • 62 is a digital / analog conversion circuit
  • 63 is a reset circuit
  • 64 is a preset data circuit
  • 65 is a phase difference information circuit.
  • the signal, 6 6, is the output voltage of loop fill 6.
  • the phase difference information signal 65 output from the phase comparator 5 of the delay locked loop circuits DLL1 to DLL3 is input to the counter circuit 61. Based on the phase difference information signal 65, the counter circuit 61 counts up or down.
  • the output of the counter circuit 61 is input to a digital-to-analog conversion circuit 62, which converts it into an output signal 66, which is a voltage of an analog value, by the digital-to-analog conversion circuit 62, and outputs the output signal of the loop filter 6. .
  • the reset circuit 63 detects a transient state in which the delay circuit system 1 is powered on, and the power-on / off circuit 61 is reset. Talk one night to the Regist in the circuit. The same operation is performed when the digital system including the delay circuit system 1 is reset.
  • '' Preset data is stored in advance in the digital system including the delay circuit system 1 by storing data for output of the output voltage in the steady state in advance. Delay locked loop circuit Can be started quickly and stably, and abnormal operation can be prevented. Industrial applicability
  • the circuit area is longer than that of the conventional circuit, which is a circuit composed of a large number of inverting circuits and a multiplexer. Can be greatly reduced to 1/5 in the case of 4 bits and 1/10 in the case of 6 bits, and the LSI chip area can be greatly reduced.
  • the delay time of the conventional circuit changed about 1.5 times in response to the ambient temperature change of -10 ° C to 80 ° C.

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Abstract

　本願発明におけるデジタル回路においては、クロック信号のタイミングを可変にするために、インバータの駆動電流を可変にしたパルス遅延回路を具備し、該パルス遅延回路は、遅延同期ループによるパルス遅延量の安定化回路を具備するとともに、非線形特性を有するパルス遅延量設定電圧の発生回路を具備するものである。本願発明は、回路面積が小さく、動作環境の影響を受けない分解能の高いタイミング遅延回路を実現することができる。

Description

明細書 クロック信号タイミング調整のための遅延回路を有するデジタル回路 技術分野
本願発明は CPU, ALU等のデジ夕ル回路全般に適用可能であり、特に、デジタル回 路を用いるデジタル処理装置における、 クロックパルスの夕ィミングを可変にす る遅延回路に関する。 背景技術
デジタル処理装置において、 デジタル回路の動作する夕ィミングの基準となる クロヅク信号の実動作におけるタイミングを最適化することが、 デジタル信号処 理装置の性能向上に有効であり、 このことは公開特許公報 2001 - 43261 「デジタル システム、 デジタルシステムのクロック信号調整方法およひ'、 その調整方法で実 行する処理プログラムを記録した記録媒体」 に示されている。 また、 この公報に おいては、 デジタル処理装置のクロック信号のタイミングを遺伝的アルゴリズム を用いて調整することにより、 デジタル処理装置の最高クロック周波数を上げる ことが出来るということが示されている。
クロヅク信号のタイミング調整は、 多数のインバー夕を用いて、 インバ一夕の 段数をマルチプレクサにより切り替えて、 該信号の遅延量を可変としている。 こ の方法においては、 調整回路にきわめて多数のインバ一夕回路を必要とし、 調整 回路の: [Cチップ面積に占める割合が極めて大きい。またクロック信号の遅延量が、 周囲温度や電源電圧等の LSI動作環境の影響を受けるという問題がある。さらにま た細かいタイミングの設定が困難であり、原理上、インバ一夕 1段の遅延時間より も短い時間間隔での夕ィミングの設定が不可能であった。 発明の開示
このように、 従来技術によるクロックタイミング調整方法においては、 調整回 路の LSIチップ面積に占める割合が大きく、 LSIの周囲温度及ぴ電源電圧等の動作 環境の影響を受け、 クロックタイミングが変動するという問題がある。 このよう な問題に鑑み、 本願発明が解決しょうとする課題は、 回路面積が小さく、 動作環 境の影響を受けない分解能の高い夕イミング遅延回路を実現することである。 本願発明におけるデジタル回路においては、 クロック信号のタイミングを可変 にするために、 インバー夕の駆動電流を可変にしたパルス遅延回路を具備し、 該 パルス遅延回路は、 遅延同期ループによるパルス遅延量の安定化回路を具備する とともに、 非線形特性を有するパルス遅延量設定電圧の発生回路を具備するもの である。
これにより、 デジタル信号処理装置において、 少ないチヅプ面積で温度及び電 源電圧等の動作環境の影響を受けることなく、 クロック信号のタイミングを安定 に遅延させることが実現可能となる。 図面の簡単な説明
第 1図は、 本願発明の遅延回路システムの構成を説明する図である。
第 2図は、 遅延回路の構成例を説明する回路図である。
第 3図は、 Nチャネル FETのソースドレイン間の電流電圧特性を示す図である。 第 4図は、 遅延回路の動作を説明する回路図である。
第 5図は、 遅延回路の動作波形を説明する説明図である。
第 6図は、 遅延回路の遅延調整電圧に対する遅延時間の特性を説明する図であ る。
第 7図は、 温度が変化する場合の遅延回路の遅延時間の特性を説明する図であ る。 .
第 8図は、 電源電圧が変化する場合の遅延回路の遅延時間の特性を説明する図 である。
第 9図は、 遅延同期ループ回路の実装例を示す図である。
第 1 0図は、 位相比較器の動作波形の概略を示す図である。
第 1 1図は、遅延調整基準電圧による遅延時間一定の原理を説明する図である。 第 1 2図は、 調整値入力に対する遅延調整電圧の特性を説明する図である。 第 1 3図は、 第 1実施例の遅延調整電圧生成回路の構成例である。 第 1 4図は、 調整値入力と遅延時間の関係を説明する図である。
' 第 1 5図は、 第 1実施例の遅延調整電圧生成回路の別の構成例である。
第 1 6図は、 第 2実施例の遅延調整電圧生成回路の構成例を示す原理説明図で ある。
第 1 Ί図は、遅延調整電圧生成回路の抵抗を FETで構成する例.を示す回路図であ
^> o
第 1 8図は、遅延調整電圧生成回路の抵抗とスィツチを FETで構成する例を示す 回路図である。
第 1 9図は、遅延調整電圧生成回路の抵抗とスィツチを FETで構成する例の等価 回路図である。
第 2 0 ¾は、 第 2実施例の遅延調整電圧生成回路の構成例を示す回路説明図で ある。
第 2 1図は、 第 3実施例の遅延調整電圧生成回路の構成原理を示す図である。 第 2 2図は、 第 3実施例の遅延調整電圧生成回路の一部の等価回路である。 第 2 3図は、第 3実施例の遅延調整電圧生成回路の別の一部の等価回路である。 第 2 4図は、 第 3実施例における調整値入力に対する遅延調整電圧の関係を示 す図である。
第 2 5図は、遅延調整電圧生成回路の抵抗とスィッチを FETで構成する別の例を 示す回路図である。
第 2 6図は、 第 2実施例の遅延調整電圧生成回路の構成例を示す回路説明図で める。
第 2 7図は、 遅延回路 Dsの他の構成例を示す図である。
第 2 8図は、 バイアス発生回路を共通とする遅延回路の回路図である。
第 2 9図は、 ループフィルタ一の別の構成例を示す説明図である。 発明を実施するための最良の形態
(実施例 1 )
本願発明に係るクロック信号の遅延制御を行う遅延回路システムの第 1実施例 を、 第 1図に基づいて説明する。 第 1図において、 1は本願発明の遅延回路シス テム、 Dは遅延回路、 MUXは遅延調整電圧生成回路、 DLL 1〜DLL 3は遅延同期ルー プ回路（Del ay Locked Loop)、 CLKはクロヅク入力、 D— CLKはクロック出力、 B a は調整値入力、 Vs1〜Vs3は遅延調整基準電圧、 V aは遅延調整電圧である。
この回路システムは、 クロック入力 CLKに対して、外部から遅延量を設定する調 整値入力 B aに対応した遅延時間（=て） の遅延を行い、 クロック出力 D- CLKを出 力することを目的とする。
本願発明は、 クロック信号の遅延制御を行う遅延回路 D、遅延時間てを設定する ための遅延調整電圧 V aを生成する遅延調整電圧生成回路 MUX、ならびに、調整電 圧の基準となる遅延調整基準電圧 V s 1〜3を発生する 3つの遅延同期ループ回 路 DLL 1〜 3を主要な構成要素とする。
遅延調整電圧 V aを調整値入力 B a (例えば 4ビット：0〜"！ 5) に対して直線的 に変化させる場合と、 非直線的に折れ線近似で変化させる場合があるが、 ここで は折れ線近似の場合について説明する。
第 1図において、 クロック入力 CLKが、 遅延回路りと、 3つの遅延同期ループ回 路 DLL 1〜3に入力される。この DLL 1〜3では、 3つの遅延調整基準電圧 V s 1 ~ 3を発生し、遅延調整電圧生成回路 MUXへ入力する。そこで調整値入力 B aに対応 した遅延調整電圧 V aが生成される。
この電圧 V aで遅延回路 Dの遅延量を制御することにより、調整値入力 B aに対 応した遅延時間てを有するクロック出力 D-CLKが得られる。ここで遅延時間ては遅 延調整電圧 V aによって変えられることを特徴としている。
遅延回路 Dの構成例を第 2図に基づいて説明する。 第 2図において、 電源電圧 (Vdd) とグランド （GND) 電位間に、 1つの Pチャネル FET ( M 1 ) と 2つの Nチヤ ネル FET( M 2、 M 3 )が直列に接続されたィンバ一夕と、同様に 1つの Pチャネル FET ( M 4 ) と 2つの Nチャネル FET ( M 5、 M 6 ) が直列に接続されたインバー夕 の 2つのィンバ一夕が縦列 2段に接続される。 2段のィンバ一夕の中点を C一 CLK とする。 FETは電界効果トランジスタであり、通常は M0S構造のものが用いられる。 FET M 3と M 6のゲートには遅延調整電圧 V aが印加され、ゲートソース間電圧 VGSは遅延調整電圧. V aである。
ここで FET M 1と M 2、および M 4と M 5が従来の CM0SFETによるィンバ一夕を 構成する。 FET M 3と M 6は、上記のィンバ一夕の駆動電流を制限することが可 能であり、クロック入力 CLKが遅延調整電圧 V aに従って、時間てだけ遅延されて クロック出力 D-CLKとなる。 その動作を次に説明する。
第 3図に、 該遅延回路 Dに使われる Nチャネル FETのゲートソース間電圧 VGSに対 するソースドレイン間の電流電圧特性を示す。図中 IDはドレイン電流、 VDSはソ一 スドレイン間の電圧を示す。ソース端子 Sに対するゲート端子 Gの電位差 VGSが小さ く、 該 FETのしきい値電圧以下ならば、 ドレイン電流 IDは 0であり、 VGSが該 FET のしきい値電圧以上ならば VGSの上昇と共に、 IDは増加する。
該遅延回路 Dに使われる Pチャネル FETのゲートソース間電圧 VGSに対するソース ドレイン間の電流電圧特性は、 一般的には前記の Nチャネル FETの特性において各 電圧 ·電流の符号を反転させたものと同等である。
第 2図の遅延回路 Dには、 浮遊容量や FETの入力容量等が内在する。 この浮遊容 量や FETの入力容量等の合計を C s 1、 C s 2として、第 2図の回路図に追加記入 したものを第 4図に示す。 第 4図中、 第 2図と同一の要素は第 3図と同じ符号と した。 また、 第 5図に、 クロック入力 CLKとして矩形波を加えた場合の遅延回路 D の動作波形を示す。 以下のように、 上記の C s l、 C s 2により時間遅延が発生 する。
デジタルシステムの電圧と論理の関係は、後述の論理しきい値電圧 VTを用いて、 電圧 0から電圧 VTまでを論理 「0」、 電圧 VTから電圧 Vddまでを論理 「 1」 とな る。 ここで、 論理しきい値電圧 VTは、 回路特性で定まる電圧であり、 Vddの約 1 / 2である。
第 4図の遅延調整電圧 V aには、 FET M 3、M 6のしきい値電圧よりも高く Vdd よりも低い一定の電圧が設定されていると仮定する。 また、 最初の状態として、 クロック入力 CLI (の論理が「0」、 電圧が 0 (GND電位） を仮定する。 このとき、 FET M lはオン、 FET M 2はオフであり、 信号 C一 CLKの電圧は Vdd (論理 「1」 ) で ある。 そして、 FET M 4はオフ、 FET M5はオンであり、 クロック出力 D— CLKの 電圧は 0V、 論理は 「0」 である。 C s 1の電圧は信号 C— CLKの電圧に等しく Vdd であり、 C s 2の電圧はクロック出力 D— CLKの電圧に等しく 0Vである。
クロヅク入力 CLKの論理が 「0」 から 「 1」 に遷移する場合は、 FET M lはォ フ、 FET M 2はオンとなる。 そして、 FET M 3は遅延調整電圧 V aで規定され る第 3図の電流電圧特性を示す。 Vddであった C s 1の電圧は M 2、 M 3を経由し て放電し、 第 3図の電流電圧特性で規定される電流値で定まる時間経過後に論理 しきい値電圧 VT以下となり、 すなわち、 信号 C一 GLKの電圧は一定時間 （rA) 経 過後に VT以下となる。 このとき、 FET M 4はオン、 FET M 5はオフに遷移し、 C s 2が M 4を経由して急速に （時間 r B) 電圧 Vddに充電される。 したがって、 以上の動作により、クロック出力 D— CLKはク'口ック入力 CLKの立ち上がり時点より Α+て Bの一定時間後に立ち上がる （論理が 「0」 から 「1」 に遷移する） 。 クロック入力 CLKの論理が 「 1」 から 「0」 に遷移する場合は、 FET M lはォ ン、 FET M 2はオフとなり、 C s 1が M lを経由して急速に （時間て B)電圧 Vdd に充電される.。 このとき、 FET M 4はオフ、 FET M 5はオンに遷移し、 FET M 6は遅延調整電圧 V aで規定される第 3図の電流電圧特性を示すことから、 Vdd であった C s 2の電圧は M 5、 M 6を経由して放電し、 第 3図の電流電圧特性で 規定される電流値で定まる時間経過後に論理しきい値電圧 VT以下となる。すなわ ち、 信号 D— CLKの電圧は一定時間 （τΑ) 経過後に VT以下となる。 したがって、 以上の動作により、クロック出力 D— CLKはクロック入力 CLKの立ち下がり時点より て Β+ τΑの一定時間後に立ち下がる （論理が 「1」 から 「0」 に遷移する） 。 このように、 遅延回路 Dに入力されたクロック入力 CLKは遅延時間て Α+て Βの遅 延を受けてクロック出力 D— CLKとなる。 ここで、 上記のて Αと ττ Βの和は遅延時間 てである。
Μ 3および Μ 6のドレイン電流 IDは、ゲ一ト電圧 VGSに等しい遅延調整電圧 V a によって第 3図に示す様に調整出来るので、 遅延時間ての調整が遅延調整電圧 V aによって可能となる。 なお、 ここでは、 クロヅク入力として矩形波の信号電圧 を例に説明したが、 台形波でも全く同様の動作をする。
第 6図に、遅延回路 Dの遅延調整電圧 V aに対する遅延時間ての特性 (遅延特性） を示す。 すなわち遅延調整電圧 V a下げると、 遅延時間 rは第 6図に示す傾向で 非直線的に増加する。 但し、 遅延調整電圧 V aには、 回路内素子の特性に基づく 上限 ·下限が存在する。
次に、 この遅延特性の環境依存性について考察する。 該遅延特性は、 該遅延回 路 Dの周囲温度 Ta、 電源電圧 Vdd等の環境の影響を受ける。 たとえば、 Taが上昇す ると遅延時間ては大きくなり、 電源電圧が上昇すると rは小さくなる。 使用温度 範囲を- 10°C〜80°Cとした時、 遅延時間ての変化の程度は約 1 . 5倍である。
そこで、 周囲温度や電源電圧の変化があっても所定のてを維持するためには、 第 7図および第 8図の特性に従って遅延調整電圧 V aを補正する必要がある。 こ れは、 本願発明の第 1図に示す構成により実現でき、 補正された遅延調整電圧 V aが生成される。 すなわち、 以下に詳述する遅延同期ループ回路によって、 環境 変化に対しても遅延時間てが常に一定となるような遅延調整電圧が生成される。 この遅延同期ループ回路で生成する遅延調整電圧を遅延調整基準電圧と呼ぶ。 遅延同期ループ回路 DLL 1、 2、 3の代表として DLL 1を取り上げ、 その動作を第 9図および第.1 0図を用いて説明する。第 9図に遅延同期ループ回路 DLL 1の実装 例を示す。
第 9図において、 CLKはクロック入力、 4は CLKの入力バッファ.であるインバ一 夕、 Dsは遅延回路、 5は位相比較器、 6はループフィル夕一である。 遅延回路 Ds は、前述の遅延回路 Dと同一の構成の遅延回路が M1個あり、 これらを N1段直列に接 続する。 ここで遅延調整電圧 V aは共通である。 インバ一夕 4の出力のクロック 信号は位相比較器 5と遅延回路 Dsを N1段直列にした回路の初段に入力される。 位 相比較器 5の出力はループフィル夕一 6を経て N1個の遅延回路すベての調整電圧 V aおよぴ遅延調整基準電圧 Vs1の出力となる。
N1個の遅延回路 Dsは、 同一 ICチップ内に形成すれば、 遅延時間一遅延調整電圧 特性は均一となる。そこで同じ電圧 Vs1を遲延回路の遅延調整電圧 V aとして供給 すれば、 各遅延回路 Dsの遅延時間は同一とみなせる。 したがって、 第 9図におけ る遅延回路 Dsの遅延時間をて1とすると、 Μ1段の遅延回路の出力信号は、元の入力 信号よりて 1 Χ Ν1だけ時間遅延される。 また、 その出力信号も、 位相比較器 5へ供 給される。
第 1 0図に、第 9図の位相比較器 5の動作波形概略を示す。第 1 0図によると、 位相比較器 5で基準信号 R (t)と N1段の遅延回路で遅延された信号 S (t)との位相 を比較し、 位相差情報の信号が出力される。 この信号が次段のループフィル夕一 6により平滑されて、 不要な高周波信号は減衰を受け、 信号 R (t)と信号 S (t)の 位相差 Φに比例した直流の電圧 Vo( 0 )となる。この Vo( ø )が遅延回路 Dの遅延調整 電圧 V aおよび遅延調整基準電圧 Vs1として出力される。
この遅延同期ループ回路は、 負帰還動作をするので、 S (t)が R (t)に重なる様 に制御動作を行う。 この制御動作により、 遅延時間てがクロック信号パルスの一 周期 Tに一致するように自動的に制御され、 S (t)と: (t)は重なり制御動作が安定 化する。
したがって、位相差 のときの Voを平滑した直流出力が安定化された遅延 調整基準電圧 V s 1となる。遅延回路 Dsが N1段直列に接続されていることから、一 段当たりの遅延時間 r 1はて 1 =T I Ν1になる。 ここで Τ は CLKの周期である。
さらにまた、第 9図の遅延同期ループ回路 DLL 1の外部の遅延回路 Dであって遅 延回路 D sと同一チップ上に作製される同一特性の回路では、 V aの入力に Vs1を 入力すると Dでは Dsと同一の遅延時間 rが得られる。 （第 1 1図）
すなわち、遅延調整基準電圧を同一構成の別の遅延回路 Dに入力した場合に別の 遅延回路 Dで得られる遅延時間は環境変化によらず一定の値 （=T / N1 ) とするこ とが実現できる。 このとき、 動作環境の変化により遅延回路の特性が変化した場 合、遅延時間てを一定とするように遅延調整電圧 V aおよび遅延調整基準電圧 Vs1 が変化する。
この負帰還制御系は、 デジタル信号を扱うから、 位相比較器 5は、 通常 EX - 0R( Excl usi ve- OR)形位相比較器または、 R-S( Reset-Set)フリヅプ'フロヅプに よる位相比較器で構成される。 さらに、 ループフィル夕一 6は、 制御動作に余裕 を持たせるため、 ラグ一リード型の低域通過フィルタ等で構成される。
遅延回路 Dの遅延時間 rを可変とするためには、遅延調整電圧 V aをてに応じて 変更する必要があり、 そのために本願発明では複数の遅延同期ループ回路を用い て遅延調整基準電圧を複数生成する。
第 1図の遅延量制御回路 DLL2および DLL3も上記した DLL1と同じ動作をするが、 遅延回路 Dsの段数が異なる。 遅延量制御回路 DLL2、 DLL3での遅延時間を、 それぞ れて 2、 て 3、 また、 遅延回路 Dsの段数をそれぞれ N2、 N3とすると、 遅延時間て 2、 r 3は同様に T /N2、 T /N3となる。
遅延同期ループを用いる構成では、 遅延同期ループの回路の数だけ、 所定の遅 延量に対応する遅延調整電圧 V aが得られることになる。 しかしながら、 遅延時 間の設定を細かい刻みで行うためには多岐にわたる遅延調整電圧を生成する必要 があり、 本願発明においては、 以下に示す遅延調整電圧の生成手段を追加する。 すなわち、 2ないし 3の遅延調整基準電圧を元に、 すべての調整値入力 B aに対 応する遅延調整電圧 V aを生成する。
遅延時間ては、 調整値入力 B aに対して直線的に変化することが望ましい。 こ の直線的に変化する場合の調整値入力 B aに対する遅延調整電圧 V aは、 第 6図 の特性から計算することが可能であり、 第 1 2図の曲線 2 1に例示される。 この 曲線で表される遅延調整電圧 V aに近い電圧を生成するため、 本願発明では折れ 線近似を採用することを特徴とする。
ここで説明.を容易にするために、 遅延同期ループ回路における遅延回路 Dsの段 数 N1 , N2, N3を N1 <N2く N3とする。 第 6図のて- V a特性と対応させると、 て 1=T/N1 は、 遅延調整電圧 V aが最小値 （V a— mi n) に近い値 （Vs1 ) 、 r 3=T/N3は Vaが 最大値 （V a— max) に近い値 （Vs3) によって規定される値となる。 また、 て 2= T/N2は、その間の適当な電圧 Vs2によって規定される値となる。そして、電圧 Vs1、 Vs2、Vs3は、第 6図の Va特性曲線上の 3点にある電圧であり、 P1 (Vs1 , r 1 )、P2(Vs2, r2)、 P3(Vs3, r 3)の動作点を規定する。
遅延調整電圧生成回路の一構成例について、 第 ί 3図にもとづいて、 調整値入 力 B aが 4bi t(b3 b2 b1 bO)すなわち Ba=0〜15の場合を例に説明する。 第 1 3図に おいて、 MUXは第 1図と同じ遅延調整電圧生成回路である。 8はデプレシヨン型の FET、 9はアナログマルチプレクサである。そして、 FET 8は抵抗器として機能し、 1 5個が縦列に接続される。
遅延調整電圧生成回路 MUXには、 3つの遅延調整基準電圧 Vs1、 Vs2、 Vs3が入力 される。 ここで、 Vs3は最大の遅延調整電圧、 Vs1は最小の遅延調整電圧である。 Vs2はその間の値である。 Vs1 ~Vs3間は FET 8によって 1 5分割の電圧に分けられ る。 そして、 遅延調整電圧 Vaは、 アナログマルチプレクサ 9によって調整値入力 B aの情報に基づいて選択される。
第 1 3図の遅延調整電圧生成回路 MUXの動作は、遅延調整基準電圧 Vs1と Vs2の間 を調整値入力 B aに対して直線で補間した電圧、 および、 遅延調整基準電圧 Vs2 03 008648 と Vs3の間を調整値入力 B aに対して直線で補間した電圧から、調整値入力 B aに 対する遅延調整電圧 V aを発生する。この遅延調整電圧 V aは第 1 2図の線 2 2、 2 3に示すように折れ線近似されている。ここで、 P1に対応する調整値入力 Baは 0 (2進表記で 0000) 、 P3に対応する調整値は 15 (2進表記で 1 1 1 1 ) 、 P2に対応する 調整値入力 Baは 0と 15の間の任意の整数である。
第 1 4図は、第 6図のて- V a特性を元にして算出された遅延時間て一調整値入 力 B a (0〜15)特性である。第 1 図中、 2 5は、第 1 2図の曲線 2 1の場合の特 性、 2 6、 2 7は、 本願発明による二直線の折れ線近似による特性、 2 8は、 1 本の直線近似特性にそれそれ対応する。
したがって、 上述のように、 調整値入力 B aに対応して、遅延調整基準電圧 Vs1 〜Vs3に基づいた各々の調整値入力 B aに対する遅延調整電圧 V aが規定される。 第 1 3図の遅延調整電圧生成回路 MUXは、 FET 8としてデプレシヨン型の FETを用 いたが、ェンハンスメント型の FETで構成することも可能である。この場合の遅延 調整電圧生成回路 MUXの回路を第 1 5図に示す。第 1 5図中、 7 Nは Nチャネル FE丁、 7 Pは Pチャネル FETであり、ゲート電極は Vddおよび GNDにそれそれ接続される。こ のほかの記号は第 1 3図中の記号と同じ構成要素を示す。
上述のように、 実施例 1においては、 少ない回路面積で、 温度や電源電圧の璟 境に依存することなく、 調整値入力 B aに対してほぼ直線的な遅延量 rを持つ遅 延回路が実現できる。
(実施例 2 )
次に実施例 2について説明する。
実施例 1において、別の遅延調整電圧 Vaの生成手段も可能である。第 1 6図に、 その別方式の遅延調整電圧生成回路 MUXの一構成例を示す。 これは R-2R形 D-A変換 器による遅延調整電圧生成方法である。 第 1 6図において、 S0〜S3はスィツチ、 3 1は抵抗値が Rの抵抗、 3 2は抵抗値が 2 Rの抵抗、 3 3は調整値入力 B aを入 力する端子、 3 4は遅延調整電圧 V aを出力する端子、 3 5は遅延調整基準電圧 を入力する端子である。 b 0〜b 3は、 調整値入力 B aの各ビットを表す。
第 1 6図の遅延調整電圧生成回路 MUXにおいて、 スイッチ S0〜S3の状態（B a ： 0〜15の 16通り）に対応して電位差 Vs1— Vs3の分割された電圧が端子 3 に現れる。 スィヅチ S0〜S3が b0〜b3に対応してオンオフされる, の回路は R-2Rのラダー 型回路であることから、 B aと、 出力 Vaとの関係を算出すると表 1になる, (表 1)
Figure imgf000013_0001
R-2R形変換器による調整値と出力との関係
この表は、第 12図における中間電圧 Vs2の入力がなく、直線近似の直線 24で 示される場合である。 B a=0が VS1、 B a=15が Vs3に対応する。
第 1 6図の遅延調整電圧生成回路 MUXは、 抵抗 3 1、 32、 とスィッチ S0〜S3 を FETで構成することも可能である。この場合、 LSI化し易い FETを用いることによ りチップ面積を小さくすることが可能である。
第 1 6図の抵抗 3 1を FETで構成した例を第 17図に示す。第 17図中、 10は Nチャネル FET、 11は Pチャネル FETである。 FET 10のゲートは Vddに接続し、 FET 1 1のゲートは GNDに接続する。 FET10および FET1 1のソースとドレインはそれ それ並列に接続する。 FET 1 0および 1 1の寸法形状を最適設計することにより、 並列接続したソースドレイン間の抵抗が所定の値となる。 同様にして、 第 1 6図 の抵抗 3 2も FETで構成可能である。
また、第 1 6図の抵抗 3 2とスィツチ SOの直列の回路を FETで構成した例を第 1 8図に示す。第 1 8図中、 1 0、 1 2は Nチャネル FET、 1 1 , 1 3は Pチャネル FET、 1 4はインバー夕、 3 6、 3 7はスイッチで選択される端子、 3 8はスイッチの 共通端子、 3 9はスィツチの切替制御の入力端子である。
端子 3 9からの信号は、 直接 FET 1 0および FET 1 3のゲートに接続し、 インバ 一夕を経由した信号は FET l 1および FET 1 2のゲートに接続する。 FET 1 0および FET l 1のソースとドレインはそれぞれ並列に接続する。同様に FET 1 2および FET 1 3のソースとドレインはそれそれ並列に接続する。
3 9の信号入力が「1」すなわち Vddの電圧の場合、 FET 1 0および FET l 1が所 定の抵抗値で導通し、 FET 1 2および FET 1 3はオフとなる。 3 9の信号入力が「0」 すなわち GNDの電圧の場合、 FET 1 0および FET l 1.がオフとなり、 FET 1 2および FET 1 3が所定の抵抗値で導通する。 FET 1 0から 1 3の寸法形状を最適設計する ことにより、 並列接続したソースドレイン間の抵抗が所定の値となる。 第 1 8図 の回路の等価回路を第 1 9図に示す。
第 1 6図の抵抗 3 2とスィヅチ S1の直列の回路、 抵抗 3 2とスィツチ S2の直列 の回路、 抵抗 3 2とスィッチ S3の直列の回路についても、 第 1 8図の回路により 同様に構成することができる。
第 1 6図の遅延調整電圧生成回路 MUXにおける抵抗 3 1、図中左端の 3 2を第 1 7図の構成、 抵抗 3 2とスィツチ S0〜S3の組み合わせを第 1 8図で構成した場合 の構成を第 2 0図に示す。 1 5は Nチャネル FET、 1 6は Pチャネル FETである。 この構成を用いると LSIィヒし易い FETを用いて構成可能でチップ面積を小さくす ることが可能である。 また、 この構成の場合、 FETにより実現される抵抗がある程 度の電圧依存性を有するので、 調整値入力 B aと遅延調整電圧 V aの関係が、 第 1 6図の遅延調整電圧生成回路 MUXの場合と比較してわずかにずれが生ずる。この ため、 本願発明の遅延回路システムが実装されるデジタル回路システムが遺伝的 アルゴリズムで調整される場合、 特に好適である。 (実施例 3 )
次に実施例 3について説明する。
実施例 3は、 実施例 1における第 1 3図の遅延調整電圧生成回路 MUXを 2組の R-2Rラダ一回路によって構成するものである。実施例 1の場合の二直線近似の Va- B a特性を、 実施例 1の場合より少ないチップ面積で実現することができる。 第 2 1図に、遅延調整電圧生成回路 MUXの構成原理図を示す。第 2 1図において、 41は抵抗値 Rの抵抗、 42、 43、 4 5、 47は抵抗値 2 Rの抵抗、 44a、 44 b、 44 c, 46 a, 46 b, 46 c, 48 a, 48 bヽ 48 cはスイッチ、 49は調整 値入力 Baを入力する端子、 50は遅延調整電圧 Vaを出力する端子、 5 1、 5 2、 53は遅延調整基準電圧を入力する端子である。
(表 2)
Figure imgf000015_0001
b0〜b3は、 調整値入力 B aの各ビヅ トを表す。 B aと b0〜b3の関係は表 2 に示される。 便宜上、 ビヅトの反転 （論理の反転） したものを—の記号で表す。 また、 端子 5 1〜5 3にそれそれ遅延調整基準電圧 Vs1、 Vs2、 Vs3が入力される。 スィツチ 44aは bOと b3の論理積が 1のときオンとなり、それ以外ではオフと なる。スイッチ 46aは bOと— b3の論理積が 1のときオンとなり、それ以外では オフとなる。 スイッチ 48aは— bOが 1のときオンとなり、 それ以外ではオフと なる。
スイッチ 44 bは b1と b3の論理積が 1のときオンとなり、それ以外ではオフと なる。スイッチ 4 613は1)1と—ゎ3の論理積が 1のときオンとなり、それ以外では オフとなる。 スイッチ 48bは— b1が 1のときオンとなり、 それ以外ではオフと なる。
スィヅチ 4.4cは b2と b3の論理積が 1のときオンとなり、それ以外ではオフと なる。スイッチ 46 cは b 2と— b 3の論理積が 1のときオンとなり、それ以外では オフとなる。 スイッチ 48cは— b2が 1のときオンとなり、 それ以外ではオフと なる。
ところで、 第 2 1図の回路は、 b3が 0の場合、 スィッチ 44a、 44 b, 44c のすべてがオフであることから、 第 22図に示す等価回路と同等となる。 また、 b3が 1の場合、 スイッチ 4 6a、 46 b, 46 cのすべてがオフであることから、 第 2 3図に示す等価回路と同等となる。
第 2 2図の回路と第 23図の回路を電気的に同時に調整値設定に使用すること がないので、 2つの等価回路に分けることが可能である。そして、第 2 2図の回路 と第 2 3図の回路はそれそれが 3ビッ卜の R- 2Rラダ一回路である。
. このように、 3ビットの R-2Rラダ一回路を等価的に二組形成し、 Vs1から Vs2の 電圧発生域と、 Vs2から Vs3の電圧発生域とを等価的に切り変え動作を行っている ことを特徴とする。
調整値入力 Baに対するこの回路の出力電圧すなわち遅延調整電圧 V aの関係は、 第 2 2図の回路と第 23図の回路のそれそれにおいて、 R-2Rラダー回路の原理よ り算出が可能である。 その結果を表 2に示す。 また、 第 24図に、 遅延調整値入 力 Baに対する遅延調整電圧 Vaの関係を示す。
上述の第 2 1図で構成原理を示す回路は、 第 2の実施例の場合と同様に、 FET で構成することが可能である。 この場合、 LSI化し易い FETを用いることによりチ ップ面積を小さくすることが可能である。
この場合、 抵抗 4 1と 4 2は、 第 1 7図に示す回路で構成できる。 また、 抵抗 4 3とスィツチ 4 4の直列の回路を FETで構成した例を第 2 5図に示す。第 2 5図 中、 1 0は Nチャネル FET、 1 1は Pチャネル FET、 1 4はインバー夕、 3 6、 3 8 はスイッチの両端の端子、 3 9はスィッチの切替制御の入力端子である。
端子 3 9からの信号は直接 FET 1 0のゲートに接続し、ィンバ一夕を経由した信 号は FET 1 1のゲートに接続する。 FET 1 0および FET 1 1のソースとドレインはそ れそれ並列に接続する。
3 9の信号入力が「1」すなわち Vddの電圧の場合、 FET 1 0および FET 1 1が所 定の抵抗値で導通し、 該信号入力が 「0」 すなわち GNDの電圧の場合、 FET 1◦お よび FET 1 1がオフとる。 FET 1 0、 1 1の寸法形状を最適設計することにより、 並列接続したソ一スドレイン間の抵抗が所定の値となる。
第 2 1図の抵抗 4 5とスィヅチ 4 6 a、 4 6 b、 あるいは 4 6 cの直列の回路、 抵 抗 4 7とスィッチ 4 8 a、 4 8 b, あるいは 4 8 cの直列の回路についても、第 2 5 図の回路により同様に構成できる。
第 2 1図の遅延調整電圧生成回路 MUXの回路を、 第 1 7図および第 2 5図の FET による回路で構成した場合を第 2 6図に示す。 1 5は Nチャネル FET、 1 6は Pチヤ ネル FETである。
この構成を用いると LSI化し易い FETを用いて構成可能でチップ面積を小さくす ることが可能であり、 なおかつ、 折れ線近似によって誤差の少ない遅延調整電圧 V aが生成可能である。 また、 第 2の実施例の場合と同様に、 本願発明の遅延回 路システムが実装されるデジタル回路システムが遺伝的アルゴリズムで調整され る場合、 特に好適である。
また、前述の実施例 1ないし実施例 3において、遅延回路 Dを別の構成とするこ とも可能である。 第 2 7図に遅延回路 Dの他の構成例を示す。 第 2 7図において、 第 2図と同じ符号は同じ構成要素を示す。 また、 M 7、 M 8、 M l 0、 は Pチヤネ ル FET、 M 9は Nチャネル FETである。
第 2 7図中、 M 1と M 2によるインバ一夕の上に FET M 7を直列接続し、 M 4 と M 5によるインバ一夕の上に FET M 8を直列接続する。電流制御用 FET M 7、 M 8のゲートバイアス電圧を生成するため、 FET M 9、 FET M 1 0を直列接続 したものを付加する。
FET M 3および M 6へのゲ一トバイアスは、前述の遅延調整電圧 V aであるが、 FET M 1 0は、ゲート端子をドレイン端子と接続し、その接続点から FET M 7、 M 8へのゲートバイァスを給電するいわゆるカレントミラー回路の構成になって いる。
FET M 3および M 6の電流は、第 3図の電流電圧特性にもとづいて遅延調整電 圧 V aにより規定されるが、 同様にして、 FET M 7および M 8の電流が、 電流電 圧特性にもとづいて遅延調整電圧 V aにより規定される。
遅延時間の発生は、 第 2図の遅延回路と同様であるが、 この第 2 7図の遅延回 路では、 FET M lおよび M 4の電流が FET M 7および M 8にて規定されること から、 遅延量を決める FET M 7および M 8が余分に追加されていることになり、 第 2図の遅延回路 Dの場合よりも、 第 2 7図の場合の遅延回路 Dの方が、 大きい遅 延時間を実現することが可能となる。また、この場合、波形の対称性が良くなる。 また、第 2 7図の遅延回路 Dを第 9図に代表される遅延同期ループ回路 DLL 1、 2、 3に用いる場合、遅延回路 D (Ds) を多段にするが、 FET M 9および M l 0からな るバイアス発生回路を共通とすることが可能である。 すなわち、 第 2 8図に示す ように FET M 9および M 1 0からなるバイアス発生回路を共通バイアス発生回 路とすると、 それだけ回路規模が減少し、 チップ面積を節約することが可能であ る。
上記実施例 1ないし 3の遅延回路では、 第 4図に示すように、 浮遊容量および FETの容量からなる容量 C s 1、 C s 2を用いて遅延を発生したが、 この容量 C s 1、 C s 2の部分に積極的に容量を付加してもよい。 この場合の容量はメタル電 極で構成される容量、 FETのゲート容量などである。 この場合、遅延時間を大きく することが可能である。
以上説明した実施例においては、 D- CLKの出力は 1種類の場合であつたが、 言う までもなく複数の異なる遅延量の D-CLKを発生させる場合にも適応可能である。こ の場合は異なる遅延量の数の遅延回路 Dと遅延調整電圧生成回路 MUXを設ければよ く、 遅延同期ループ回路 DLL1〜DLL3は共通にすることが可能である。 これにより チップ面積の有効利用が可能である。
さらにまた、遅延同期ループ回路 DLL 1〜3の安定性を向上する手段を追加する。 遅延回路システム 1に回路の電源が投入されて起動する際、 ループフィル夕一 6の過渡的な出力電圧により遅延回路 Dの遅延量が通常の値から大幅にずれる可 能性がある。 その場合、 位相比較器に入力される信号の位相ずれが過大となり遅 延同期ループ回路の動作が不安定になる。 また、 位相比較器 5の入力信号の位相 差がクロック信号 CLKの 1周期ではなく 2周期以上となってしまう異常動作となる 可能性もある。
電源投入直後に、 ル一プフィル夕一 6の出力電圧を定常状態での電圧あるいは それよりも Vdclに近い値にプリチャージすることで、上記の不安定性は排除できる c そのため構成を第 2 9図に示す。 第 2 9図において、 6はル一プフィル夕一、 6 1はカウン夕一回路、 6 2はデジタルアナログ変換回路、 6 3はリセット回路、 6 4はプリセヅトデ一夕、 6 5は位相差情報の信号、 6 6はループフィル夕一 6 の出力電圧である。
遅延同期ループ回路 DLL1〜3の位相比較器 5の出力である位相差情報の信号 6 5は、 カウンター回路 6 1に入力される。 この位相差情報の信号 6 5にもとづい て、カウンタ一回路 6 1はアップカウントあるいはダウンカウントの計数を行う。 カウンター回路 6 1の出力はデジタルアナログ変換回路 6 2に入力され、 デジ夕 ルアナログ変換回路 6 2によってアナログ値の電圧である出力信号 6 6に変換さ れてル一プフィルター 6の出力となる。
遅延回路システム 1を含むデジタルシステムに電源が投入される時には、 リセ ット回路 6 3は、 遅延回路システム 1に電源が投入される過渡状態を検出し、 力 ゥン夕一回路 6 1はプリセヅトデ一夕 6 4をカウン夕一回路内のレジス夕一に口 ―ドする。 遅延回路システム 1を含むデジタルシステムがリセット動作されると きも同様に動作する。 ' プリセットデ一夕 6 4は、 定常状態における出力電圧が出力されるデータをあ らかじめ記憶しておくことで、 遅延回路システム 1を含むデジタルシステムに鼋 源が投入される起動時やシステムのリセット時においても、 遅延同期ループ回路 を急速にかつ安定して起動することができ、 異常動作を防止することができる。 産業上の利用可能性
このように上記で示されるパルス遅延回路を有するデジタル処理装置では、 従 来技術による回路である、 多数のィンバ一夕回路とマルチプレクサからなる論理 回路での構成と比較して、 回路面積が、遅延の指定が 4ビッ卜の場合で 1 /5、 6ビヅ トの場合で 1 /10と大幅に縮小が可能であり、 LSIのチップ面積の大幅な縮小が可能 となる。
また温度環境条件では、 - 10°C〜80°Cの周囲温度変化に对して、従来回路では遅 延時間が約 1 .5倍程変化していたが、本願発明による遅延回路では、温度による変 化を補償する機能を設けたことにより、 設定した遅延時間が、 温度変化によらず ほぼ一定とすることが可能である。
さらにまた、 高分解能の遅延時間設定が実現可能となる。

Claims

請求の範囲
1 . クロック信号のタイミングを可変にするために遅延回路を備えたデジ夕 ル回路において、 遅延同期ループを用いることにより、 該遅延回路の遅延量を安 定化させたことを特徴とするデジタル回路。
2 . 上記遅延回路の駆動電流を制御することにより、 上記遅延回路の遅延量 を可変とすることを特徴とする請求の範囲第 1項記載のデジタル回路。
3 . 上記遅延回路は、 2個以上の基準電圧を合成する遅延量設定電圧発生回 路を備えていることを特徴とする請求の範囲第 1項記載のデジタル回路。
4 . 上記遅延量設定電圧発生回路は、 折れ線近似により基準電圧を合成する ことを特徴とする請求の範囲第 3項記載のデジタル回路。
5 . 上記.遅延量設定電圧発生回路は、 電圧分割型回路であることを特徴とす る請求の範囲第 3項記載のデジタル回路。
6 . 上記遅延量設定電圧発生回路は、 ラダー型回路であることを特徴とする 請求の範囲第 3項記載のデジタル回路。
7 . 上記遅延量設定電圧発生回路は、 M O S F E Tを用いていることを特徴 とする請求の範囲第 3項記載のデジタル回路。
8 . 上記遅延回路の駆動電流を制御する回路は、 カレントミラー型回路であ ることを特徴とする請求の範囲第 2項記載のデジタル回路。
9 . 上記遅延同期ループは、 起動時安定化手段を有することを特徴とする請 求の範囲第 1項記載のデジタル回路。
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