JP3067903B2 - アナログ/ディジタル変換器 - Google Patents
アナログ/ディジタル変換器Info
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Description
補型MOSトランジスタ)型モノリシック集積回路内に
内蔵される並列型のアナログ/ディジタル変換器(以
下、A/D変換器という)、特にそのA/D変換器内に
設けられる複数のチョッパ型コンパレータの回路構成に
関するものである。
する技術としては、例えば特開昭52−98456号公
報(文献1)、及び特開平2−16809号公報(文献
2)等に記載されるものがある。文献1に記載された並
列型A/D変換器は、複数のコンパレータを備え、これ
らのコンパレータにより、アナログ入力電圧と、直列接
続された複数の抵抗によって直線的に分圧された基準電
圧とを比較し、その比較結果に応じた論理レベルの信号
をそれぞれ出力するようになっている。前記コンパレー
タは、バイポーラトランジスタを用いたストローブド
(strobed)コンパレータで構成されている。また、文献
2には、前記コンパレータとして、バイポーラトランジ
スタを用いたラッチ付きコンパレータの技術が記載され
ている。これらの並列型A/D変換器はバイポーラトラ
ンジスタで構成されているため、低消費電力のCMOS
型モノリシック集積回路に内蔵させることが難しい。そ
こで、CMOSモノリシック構成の並列型A/D変換器
が種々提案されており、その構成例を図2及び図3に示
す。
に内蔵される従来の並列型A/D変換器の一構成例を示
す回路図である。この並列型A/D変換器は、直列接続
され基準電圧VR を分圧して複数の分圧点から比較電圧
V1 〜Vn を出力する(n+1)本の分圧用抵抗10 〜
1n を備え、その各分圧点にn個のチョッパ型コンパレ
ータ21 〜2n がそれぞれ接続されている。各コンパレ
ータ21 〜2n は、各比較電圧V1 〜Vn とアナログ入
力電圧Vinとを比較し、その比較結果に応じたディジタ
ル信号を出力端子01 〜0n からそれぞれ出力する回路
である。次に、この並列型A/D変換器の動作を説明す
る。抵抗10 〜1n の各分圧点の比較電圧を、10 と1
1 間がV1 、11 と12 間がV2 、以下同様に1n-1 と
1n 間がVn であるとし、基準電圧VR を正極性とする
と、各比較電圧V1 〜Vn の大小関係は、 V1 <V2 <・・・<Vn となる。アナログ入力電圧Vinが、比較電圧V1 〜Vn
中のm番目(m<n)の比較電圧Vm と、m+1番目の
比較電圧Vm+1 との間にあるときには、 V1 <V2 <・・・<Vm <Vin<Vm+1 <・・・<V
n という大小関係が成立する。このとき、各コンパレータ
21 〜2n は、該コンパレータの+側入力レベルである
アナログ入力電圧Vinが−側入力レベルである比較電圧
V1 〜Vm より大きいと判定し、その出力端子01 〜0
m に“1”を出力する。各コンパレータ2m+1 〜2
n は、+側入力レベルであるVinが−側入力レベルであ
るVm+1 〜Vn より小さいと判定し、その出力端子0
m+1 〜0n に“0”を出力する。従って、出力端子01
〜0m のディジタル信号は全て“1”、出力端子0m+1
〜0n のディジタル信号は全て“0”となる。出力端子
01 〜0m の“1”になるディジタル信号の数mは、ア
ナログ入力電圧Vinが大きくなると増加し、該アナログ
入力電圧Vinが小さくなると減少することになる。この
アナログ入力電圧Vinとディジタル信号の数mの関係が
A/D変換動作を示している。
の各チョッパ型コンパレータ21 〜2n の一構成例を示
す回路図である。このチョッパ型コンパレータは、アナ
ログ入力電圧Vinを入力する+側入力端子(第1の入力
端子)11と、比較電圧V1 〜Vn 中の任意の比較電圧
Vref を入力する−側入力端子(第2の入力端子)12
とを有している。該+側入力端子11は、アナログスイ
ッチからなる第1のスイッチ素子21を介してノードN
21に接続され、さらに−側入力端子12が、アナログ
スイッチからなる第2のスイッチ素子22を介して該ノ
ードN21に接続されている。第1のスイッチ素子21
は、第1のクロック信号φa によってオン、オフ動作
し、該第1のクロック信号φa が“1”のときオン状態
となり、“0”のときオフ状態となる。第2のスイッチ
素子22は、第1のクロック信号φa に対して逆相の第
2のクロック信号φb によってオン、オフ動作し、該第
2のクロック信号φb が“1”のときオン状態となり、
“0”のときオフ状態となる。ノードN21は、コンデ
ンサ24を介してノードN24に接続されている。この
コンデンサ24の端子間電圧はVC である。ノードN2
4には、第1のインバータ25を介してノードN25が
接続され、さらにそのノードN24とN25間にアナロ
グスイッチからなる第3のスイッチ素子23が接続され
ている。第3のスイッチ素子23は、第2のクロック信
号φb によってオン、オフ動作し、該第2のクロック信
号φb が“1”のときオン状態となり、“0”のときオ
フ状態となる。第1のインバータ25は、Pチャネル型
MOSトランジスタ(以下、PMOSという)25a
と、Nチャネル型MOSトランジスタ(以下、NMOS
という)25bとを有し、該PMOS25aのゲートが
ノードN24に、ソースが+側電源VDDに、ドレインが
ノードN25に、それぞれ接続されている。NMOS2
5bは、ゲートがノードN24に、ドレインがノードN
25に、ソースがグランドに、それぞれ接続されてい
る。ノードN25には、第2のインバータ26が接続さ
れ、その出力側がラッチ回路27の入力端子Dに接続さ
れている。ラッチ回路27は、第1のクロック信号φa
に同期したラッチ用クロック信号φL がラッチ端子Lに
入力されると、第2のインバータ26の出力ディジタル
信号を入力端子Dから取込んで記憶し、その記憶データ
を出力端子Qから出力端子Oi へ出力する回路である。
の動作(1),(2)を、図4を参照しつつ説明する。
図4は、図3のチョッパ型コンパレータの動作を示すタ
イムチャートである。 (1) 第1のクロック信号φa =“0”、第2のクロ
ック信号φb =“1”のとき(第1のスイッチ素子2
1;オフ状態、第2,第3のスイッチ素子22,23;
オン状態) スイッチ素子23がオン状態で、インバータ25の入力
側ノードN24と出力側ノードN25が導通するため、
該インバータ25が、入力電圧=出力電圧の関係を満た
す動作点で静止する。このときのノードN24及びノー
ドN25の電圧レベルをVT1とする。インバータ25を
構成するPMOS25a及びNMOS25bのコンダク
タンス係数、及び閾値電圧の絶対値が等しい場合、VT1
は+側電源VDDの1/2の値を示す。ここで、コンダク
タンス係数とは、MOSトランジスタのチャネル長Lと
チャネル幅Wとの比W/Lにほぼ比例し、MOSトラン
ジスタのゲート電圧変化に対するドレイン電流変化の大
きさを示す量である。PMOS25aのコンダクタンス
係数よりNMOS25bのコンダクタンス係数が大きい
ときには、VT1<VDD/2となる。逆に、PMOS25
aのコンダクタンス係数がNMOS25bのコンダクタ
ンス係数より小さいときには、VT1>VDD/2となる。
一方、クロック信号φa =“0”、φb =“1”のと
き、スイッチ素子22もオン状態のため、ノードN21
には比較電圧Vref が印加される。
レベルVT1と比較電圧Vref が印加されることになり、
該コンデンサ24の端子間電圧VC が(VT1−Vref )
となる。コンデンサ24への充電電流(チャージ電流)
は、インバータ25の出力側ノードN25からスイッチ
素子23及び22を経由して−側入力端子12へ流れ
る。
“1”、第2のクロック信号φb =“0”のとき(第1
のスイッチ素子21;オン状態、第2,第3のスイッチ
素子22,23;オフ状態) スイッチ素子21がオン状態となるため、ノードN21
にはアナログ入力電圧Vinが印加される。一方、スイッ
チ素子23のオフ状態により、コンデンサ24の蓄積電
荷が抜け出る経路が絶たれるため、該コンデンサ24の
充電電圧である端子間電圧VC はそのまま保持されるこ
とになる。これにより、ノードN24の電圧は、ノード
N21の電圧Vinに端子間電圧VC が加えられた値とな
る。もし、アナログ入力電圧Vinと比較電圧Vref とが
等しければ、ノードN24の電圧は、次式のように、前
記(1)における電圧レベルVT1と等しい値となる。 ノードN24の電圧=Vin+VC =Vref +VC =VT1 アナログ入力電圧Vinが比較電圧Vref より大きい場
合、 ノードN24の電圧=Vin+VC >VT1 となり、インバータ25の入力電圧が電圧レベルVT1よ
り大きくなるため、その出力側ノードN25の電圧が該
電圧レベルVT1より低下することになる。そのため、第
2のインバータ26は、入力側ノードN25の電圧低下
を“L”レベル(“0”)と判定し、“H”レベル
(“1”)を出力する。このとき、ラッチ用クロック信
号φL をラッチ回路27のラッチ端子Lに供給すると、
該ラッチ回路27はインバータ26の出力“1”を取込
み、出力端子Qに“1”を出力する。このラッチ回路2
7は、次のクロック信号φL が入力されるまで、その
“1”を記憶する。一方、アナログ入力電圧Vinが比較
電圧Vref より小さい場合、 ノードN24の電圧=Vin+VC <VT1 となり、インバータ25の入力電圧が電圧レベルVT1よ
り小さくなるため、その出力側ノードN25の電圧がV
T1より上昇することになる。すると、インバータ26は
ノードN25の電圧上昇を“H”レベル(“1”)と判
定し、“L”レベル(“0”)を出力する。ラッチ回路
27は、インバータ26の出力“0”をクロック信号φ
L によって取込み、出力端子Qから“0”を出力する。
1のクロック信号φa の1クロック目ではVin<Vref
と判定されるため、出力端子Oi =“0”で、2クロッ
ク目でVin>Vref となるため、クロック信号φL が立
上がった時点で出力端子Oi が“0”から“1”に反転
する。第1のクロック信号φa の4クロック目では、逆
にVin<Vref となるため、出力端子Oi が“1”から
“0”に反転する。
成の並列型A/D変換器では、次のような課題があっ
た。図2の並列型A/D変換器に用いられている図3の
チョッパ型コンパレータでは、アナログ入力電圧Vinが
基準側の分圧レベルに相当する比較電圧Vref と等しい
電圧レベルになったとき、出力端子Oi が第1のクロッ
ク信号φa の周期毎に“1”と“0”が切り換わるよう
な不安定な信号を出力してしまうことを避けることがで
きない。これは、A/D変換特性の上では、1LSB
(最下位ビット)分の不安定動作ということであり、例
えば、A/D変換したディジタル値で表示装置を駆動す
るような応用においては、画面のチラツキという不快な
現象を引き起こしてしまい、それを防止することが困難
であった。本発明は、前記従来技術が持っていた課題と
して、1LSB分の不安定動作という問題点を除去し、
チョッパ型コンパレータに簡単な回路構成でヒステリシ
ス特性を持たせることにより、不安定動作のないA/D
変換器を提供するものである。
に、本発明のうちの第1の発明は、チョッパ型コンパレ
ータを有するA/D変換器において、前記チョッパ型コ
ンパレータは、電源電位と接地電位との間に接続され、
入力端子と出力端子とを有するCMOSインバータと、
前記CMOSインバータの入力端子に一端が接続された
電荷蓄積用のコンデンサと、前記電荷蓄積用のコンデン
サの他端に接続された第1及び第2のスイッチ素子であ
って、交互にオン、オフ動作することによりアナログ入
力電圧と比較電圧を前記電荷蓄積用のコンデンサの他端
に与える前記第1及び第2のスイッチ素子とを備え、前
記アナログ入力電圧と前記比較電圧を比較した結果を前
記CMOSインバータの出力端子側より出力するように
されている。さらに、前記CMOSインバータの出力端
子と、前記電源電位もしくは前記接地電位のいずれか一
方との間に接続され、前記比較した結果に基づき、前記
CMOSインバータの閾値電圧を制御する閾値制御回路
とを備えている。 第2の発明では、第1の発明におい
て、前記閾値制御回路は、前記第1もしくは第2のスイ
ッチ素子のいずれか一方のオン、オフ動作を制御する制
御信号に同期した信号及び前記比較した結果を入力する
論理ゲートと、前記CMOSインバータの出力端子と、
前記電源電位もしくは前記接地電位のいずれか一方との
間に接続され、前記CMOSインバータの入力端子に接
続されたゲートを有する第1のMOSトランジスタと、
前記第1のMOSトランジスタに直列に接続され、前記
論理ゲートの出力端子に接続されたゲートを有する第2
のMOSトランジスタとを備えている。
構成したので、閾値制御回路は、該チョッパ型コンパレ
ータの出力信号レベルに応じてCMOSインバータに対
してその閾値電圧を変化させるように働き、該コンパレ
ータの入出力特性にヒステリシス特性を持たせる。これ
により、安定なA/D変換動作が行える。従って、前記
課題を解決できるのである。
器のチョッパ型コンパレータの回路図であり、従来の図
2及び図3中の要素と共通の要素には共通の符号が付さ
れている。このチョッパ型コンパレータは、図2に示す
CMOSモノリシック構成の並列型A/D変換器内に設
けられるもので、従来の図3に示すチョッパ型コンパレ
ータに、閾値制御回路30を付加した構成となってい
る。閾値制御回路30は、第1のクロック信号φa に同
期し、チョッパ型コンパレータの出力信号レベルに応じ
てノードN24,25間の閾値電圧を変化させることに
より、該チョッパ型コンパレータの入出力特性にヒステ
リシス特性を持たせる回路であり、2入力ANDゲート
(論理ゲート)31、NMOS(第1のMOSトランジ
スタ)32、及びNMOS(第2のMOSトランジス
タ)33で構成されている。2入力ANDゲート31の
一方の入力側が出力端子Oi に、他方の入力側が第1の
クロック信号φa にそれぞれ接続されている。NMOS
32,33は、グランドと第1のインバータ(CMOS
インバータ)25の出力側ノードN25との間に直列接
続され、そのNMOS32のゲートが該インバータ25
の入力側ノードN24に接続されると共に、NMOS3
3のゲートがANDゲート31の出力側に接続されてい
る。
の動作(1),(2),(3)を、図5を参照しつつ説
明する。図5は、図1の動作を示すタイムチャートであ
る。図中、VT1はPMOS25a及びNMOS25bか
らなる第1のインバータ25のみの閾値電圧、VT2はP
MOS25a及びNMOS25b,32からなるインバ
ータ回路の閾値電圧ΔVH は閾値電圧差である。
“0”、第2のクロック信号φb =“1”のとき ANDゲート31の出力は、第1のクロック信号φa =
“0”のために“0”となる。よって、NMOS33が
オフ状態となり、NMOS32の動作が意味を持たない
ので、従来の図3と同一の動作となる。
“1”、第2のクロック信号φb =“0”のとき ANDゲート31の出力は、出力端子Oi =“1”のと
き“1”となり、それによってNMOS33がオン状態
となる。そのため、NMOS32は、インバータ25の
出力側ノードN25とグランドとの間に、NMOS25
bと並列に接続された状態と同じになる。この状態での
PMOS25a及びNMOS25b,32で構成される
インバータ回路の該NMOS32の効果は、NMOS側
のコンダクタンス係数を増加させることにある。
合と、NMOS25b単体とでのコンダクタンス係数の
差は、該NMOS32のW/L分のコンダクタンス係数
分であり、前者がそれだけ大きくなる。従って、PMO
S25a及びNMOS25bからなるインバータの閾値
電圧VT1と、PMOS25a及びNMOS25b,32
からなるインバータ回路の閾値電圧VT2との関係は、V
T1>VT2となる。ここで、閾値電圧VT1は、前記の第1
のクロック信号φa =“0”の状態におけるインバータ
25の入力側ノードN24の電圧レベルのVT1に等し
い。一方、ANDゲート31の出力は、出力端子Oi =
“0”のときに“0”となり、NMOS33がオフ状態
となる。そのため、NMOS32がインバータ25の出
力側ノードN25から切り離され、ノードN24,N2
5間のインバータ回路はインバータ25のみの回路と等
価となる。以上より、PMOS25a及びNMOS25
b,32,33を、ノードN24を入力、ノードN25
を出力とするインバータ回路と考えると、その閾値電圧
は、 Oi =“0”のとき、 VT1 Oi =“1”のとき、 VT2(<VT1) となる。これらの閾値電圧VT1とVT2の閾値電圧差は、
ΔVH (=VT1−VT2)となる。
作を説明する。第1のクロック信号φa の第1クロック
目では、アナログ入力電圧Vinが比較電圧Vref より小
さく、かつこのとき以前の出力端子Oi のレベルが
“0”とする。この状態では、図1のチョッパ型コンパ
レータが従来の図3のコンパレータと全く同じ動作を行
う。即ち、Vin<Vref であるため、ラッチ用クロック
信号φL が入力されると、出力端子Oi を“0”のまま
保持する。第1のクロック信号φa の第2クロック目で
は、出力端子Oi =“0”の状態でVin>Vref となる
が、このときも、出力端子Oi が“0”のため、図3の
回路と同様の動作により、ラッチ用クロック信号φL が
入力されたときに該出力端子Oi が“1”に反転する。
出力端子Oi が“1”に反転すると、そのときから、ノ
ードN24とN25間のインバータ回路の閾値電圧がV
T1からVT2へ切り換わり、VT1より閾値電圧差ΔVH だ
け低いレベルとなる。このときのノードN24の電圧レ
ベルは、 ノードN24の電圧=Vin+VC >VT1>VT2 で表わされるが、ノードN24とN25間のインバータ
回路にとっては、閾値電圧がVT1からVT2へ切り換わっ
ても、入力電圧であるノードN24の電圧と閾値電圧と
の大小関係には変化がない。そのため、出力端子Oi の
“1”を不安定にするようなことはない。
の直前のφa =“0”のときは、NMOS33がオフ状
態になるため、図3の回路の場合と同様、ノードN24
の電圧は次式で表わされる。 ノードN24の電圧=Vref +VC =VT1 第1のクロック信号φa =“1”になると、出力端子O
i =“1”であるため、NMOS33がオン状態に切り
換わる。これにより、ノードN24とN25間のインバ
ータ回路の閾値電圧がVT1よりΔVH だけ小さいVT2と
なる。このときのノードN24の電圧は、 ノードN24の電圧=Vin+VC である。仮に、Vin=Vref であったとすると、ノード
N24の電圧と、ノードN24,N25間のインバータ
回路の閾値電圧VT2との関係は、次式で表わされる。 ノードN24の電圧=Vin+VC =Vref +VC =VT1
>VT2 即ち、ノードN24の電圧は、ノードN24,N25間
のインバータ回路の閾値電圧VT2より大きい状態にある
ため、ノードN25は第1のクロック信号φa=“0”
における閾値電圧VT1より低い電圧レベルとなる。その
結果、ラッチ用クロック信号φL が入力されたとき、出
力端子Oi には“1”が出力されることになる。Vin>
Vref のときには、ノードN24の電圧と閾値電圧VT2
との大小関係がVin=Vref のときと同じであるため、
同様に出力端子Oi =“1”となる。つまり、ノードN
24の電圧が、閾値電圧VT2を上まわっている限り、出
力端子Oi に“1”を出力する状態となる。一方、出力
端子Oi が“1”から“0”へ切り換わる境目のノード
N24の電圧は、 ノードN24の電圧=VT2=VT1−ΔVH のときであり、この式に、 ノードN24の電圧=Vin+VC VT1=Vref +VC を代入すると、VinとVref の関係は、 Vin=Vref −ΔVH となる。即ち、出力端子Oi =“1”の状態では、アナ
ログ入力電圧Vinが低下してきて、 Vin=Vref −ΔVH になったとき、出力端子Oi が“1”から“0”へ反転
することになる。
前記のようにアナログ入力電圧Vinが上昇してきて、V
in=Vref になったとき、出力端子Oi が“0”から
“1”へ反転する。この状態を図6に示す。図6は、図
1のチョッパ型コンパレータの入出力特性図である。図
中の矢印は、アナログ入力電圧Vinの変化の方向を示し
ている。図6に示すように、図1のチョッパ型コンパレ
ータにおいて、アナログ入力電圧Vinが上昇方向へ変化
するときは、Vin=Vref で、出力端子Oi が“0”か
ら“1”へ反転する。これに対し、比較電圧Vref の下
降方向へ変化するときは、Vin=Vref −ΔVH で、出
力端子Oi が“1”から“0”へ反転するというヒステ
リシス特性を持つことがわかる。ここで、ΔVH はヒス
テリシス幅で、閾値電圧VT1とVT2の差である。
パレータの+側入力端子11から見た閾値電圧は、出力
端子Oi =“0”においてVref である。出力端子Oi
=“1”において、図6の破線の(Vref −ΔVH )レ
ベルとして示されている。図5において、第1のクロッ
ク信号φa の第3及び第4クロック目は、以上の説明の
通り、Vin>Vref −ΔVH の状態であるため、Oi =
“1”となる。第1のクロック信号φa の第5クロック
目で、Vin<Vref −ΔVH となるため、出力端子Oi
が“1”から“0”へ反転する。以上が図1のチョッパ
型コンパレータの動作説明である。このコンパレータを
例えば図2の並列型A/D変換器内のチョッパ型コンパ
レータ21 〜2n に組み込んだ場合のA/D変換特性を
図7に示す。図7は、本実施例のヒステリシス付きA/
D変換特性図である。図中の矢印は、アナログ入力電圧
Vinの変化の方向を示している。図1のチョッパ型コン
パレータのヒステリシス特性が、ディジタル量の1LS
Bに相当するステップ間で、そのまま表れることにな
る。このようなヒステリシスを持つA/D変換特性の効
果は、アナログ入力電圧Vinがディジタル量の切り換わ
り目にあっても、1LSBの幅の間を不安定に行き来し
ないことにある。このことは、図3に示す従来のチョッ
パ型コンパレータを使った並列型A/D変換器の不安定
特性に対する改善点である。
リシス幅ΔVH の具体的な値は、例えば次のようにな
る。+側電源VDD=基準電圧VR =5Vにおいて、NM
OS25bと32のW/L比(W;チャネル幅、L;チ
ャネル長)を100:1に取ると、フルスケール(5
V)の0.1%の5mV位になる。これは、9ビット以
下のA/D変換器に使えるヒステルシス幅である。9ビ
ットでの1LSBに相当するアナログ電圧は、約10m
Vである。この第1の実施例では、図2のような並列型
A/D変換器を構成するチョッパ型コンパレータ21 〜
2n の図1の第1のインバータ25に、閾値制御回路3
0を接続している。そのため、閾値制御回路30によ
り、ノードN24,N25間のインバータ回路の閾値電
圧が変化し、該コンパレータ回路の入出力特性にヒステ
リシス特性が付加される。従って、A/D変換特性にお
いて、ディジタル量の変わり目でのぶれ(不安定)のな
い、安定な特性が得られる。
レータの回路図であり、第1の実施例を示す図1中の要
素と共通の要素には共通の符号が付されている。
閾値制御回路30に代えて、回路構成の異なる閾値制御
回路30Aが第1のインバータ25に接続されている。
閾値制御回路30Aでは、図1のNMOS32,33に
代えてPMOS(第1のMOSトランジスタ)34及び
PMOS(第2のMOSトランジスタ)35が設けられ
ている。PMOS34は、ゲートがノードN24に、ソ
ースが+側電源VDDに、ドレインがPMOS35のソー
スに、それぞれ接続されている。PMOS35のゲート
は2入力ANDゲート31の出力側に接続され、該PM
OS35のドレインがノードN25に接続されている。
これら以外の構成は、図1の回路と同一である。
作を説明する。図1の回路では、第1のクロック信号φ
a =“0”のとき、及びφa =“1”で出力端子Oi =
“0”のときのノードN24,N25間のインバータ回
路の閾値電圧VT1と、第1のクロック信号φa =“1”
で出力端子Oi =“1”のときのノードN24,N25
間のインバータ回路の閾値電圧VT2とに、差を持たせる
のに、前者ではPMOS25a及びNMOS25bのみ
で前記インバータ回路を構成し、後者ではPMOS25
aとNMOS25b,32の並列回路とでインバータ回
路を構成している。これに対し、本実施例の回路では、
前者に相当する状態をPMOS25a,34の並列回路
とNMOS25bとによるインバータ回路で形成し、後
者に相当する状態をPMOS25aとNMOS25bに
よるインバータ回路で形成している。第1のクロック信
号φa =“0”、及びφa =“1”で出力端子Oi =
“0”のときには、ANDゲート31の出力が“0”
(“L”レベル)となり、PMOS35がオン状態とな
る。そのため、PMOS25aと34が並列接続される
ことになる。これに対し、第1のクロック信号φa =
“1”で出力端子Oi =“1”のときには、ANDゲー
ト31の出力が“1”(“H”レベル)となり、PMO
S35がオフ状態となるため、PMOS34が切り離さ
れる。
並列接続により、PMOSトランジスタのコンダクタン
ス係数が、PMOS25a単独の後者の場合に比べて大
きくなる。ノードN24,N25間のインバータ回路に
おいて、PMOS側のコンダクタンス係数がより大きい
ということは、その閾値電圧もより大きくなることを意
味する。よって、第1のクロック信号φa =“0”、及
びφa =“1”で出力端子Oi =“0”のときのノード
N24,N25間のインバータ回路の閾値電圧は、第1
のクロック信号φa =“1”で出力端子Oi =“1”の
ときのそれよりも大きくなる。これにより、図1の場合
における閾値電圧VT1とVT2の関係と同様のことが、こ
れらの閾値電圧の関係にもあてはまることになる。従っ
て、本実施例の全体の動作は、第1の実施例と全く同じ
になり、第1の実施例と同様の効果が得られる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a)図1において、ノードN25とグランドとの間に
直列に接続されたNMOS32,33の上下関係を逆に
した接続構成にしても、第1の実施例と同様の作用、効
果が得られる。 (b)図8において、+側電源VDDとノードN25との
間に直列接続されたPMOS34,35の上下関係を入
れ換えた接続構成にしても、第2の実施例と同様の作
用、効果が得られる。 (c)図1及び図8において、閾値制御回路30,30
Aは、他のゲート回路やトランジスタ回路を用いた回路
構成にしてもよい。
2の発明によれば、A/D変換器を構成するチョッパ型
コンパレータのCMOSインバータに、該コンパレータ
の出力信号レベルに応じてその閾値電圧を変化させる閾
値制御回路を接続したので、コンパレータとしての入出
力特性にヒステリシス特性が付加され、A/D変換特性
においてディジタル量のかわり目でぶれ(不安定)のな
い、安定な特性が得られる。
器に用いられるチョッパ型コンパレータの回路図であ
る。
る。
である。
である。
器に用いられるチョッパ型コンパレータの回路図であ
る。
子) 12 −側入力端子(第2の入力端
子) 21,22,23 第1,第2,第3のスイッチ素
子 24 コンデンサ 25 第1のインバータ 26 第2のインバータ 27 ラッチ回路 30,30A 閾値制御回路 31 2入力ANDゲート 32,33 NMOS 34,35 PMOS
Claims (2)
- 【請求項1】 チョッパ型コンパレータを有するアナロ
グ/ディジタル変換器において、 前記チョッパ型コンパレータは、 電源電位と接地電位との間に接続され、入力端子と出力
端子とを有するCMOSインバータと、 前記CMOSインバータの入力端子に一端が接続された
電荷蓄積用のコンデンサと、 前記電荷蓄積用のコンデンサの他端に接続された第1及
び第2のスイッチ素子であって、交互にオン、オフ動作
することによりアナログ入力電圧と比較電圧を前記電荷
蓄積用のコンデンサの他端に与える前記第1及び第2の
スイッチ素子とを備え、前記アナログ入力電圧と前記比
較電圧を比較した結果を前記CMOSインバータの出力
端子側より出力するようにされてなり、 さらに、前記CMOSインバータの出力端子と、前記電
源電位もしくは前記接地電位のいずれか一方との間に接
続され、前記比較した結果に基づき、前記CMOSイン
バータの閾値電圧を制御する閾値制御回路とを備えたこ
とを特徴とするアナログ/ディジタル変換器。 - 【請求項2】 前記閾値制御回路は、 前記第1もしくは第2のスイッチ素子のいずれか一方の
オン、オフ動作を制御する制御信号に同期した信号及び
前記比較した結果を入力する論理ゲートと、 前記CMOSインバータの出力端子と、前記電源電位も
しくは前記接地電位のいずれか一方との間に接続され、
前記CMOSインバータの入力端子に接続されたゲート
を有する第1のMOSトランジスタと、 前記第1のMOSトランジスタに直列に接続され、前記
論理ゲートの出力端子に接続されたゲートを有する第2
のMOSトランジスタとを有することを特徴とする請求
項1記載のアナログ/ディジタル変換器。
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