JP3067903B2 - アナログ／ディジタル変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ＣＭＯＳ（相
補型ＭＯＳトランジスタ）型モノリシック集積回路内に
内蔵される並列型のアナログ／ディジタル変換器（以
下、Ａ／Ｄ変換器という）、特にそのＡ／Ｄ変換器内に
設けられる複数のチョッパ型コンパレータの回路構成に
関するものである。

【０００２】

【従来の技術】従来、この種の並列型Ａ／Ｄ変換器に関
する技術としては、例えば特開昭５２−９８４５６号公
報（文献１）、及び特開平２−１６８０９号公報（文献
２）等に記載されるものがある。文献１に記載された並
列型Ａ／Ｄ変換器は、複数のコンパレータを備え、これ
らのコンパレータにより、アナログ入力電圧と、直列接
続された複数の抵抗によって直線的に分圧された基準電
圧とを比較し、その比較結果に応じた論理レベルの信号
をそれぞれ出力するようになっている。前記コンパレー
タは、バイポーラトランジスタを用いたストローブド
（strobed)コンパレータで構成されている。また、文献
２には、前記コンパレータとして、バイポーラトランジ
スタを用いたラッチ付きコンパレータの技術が記載され
ている。これらの並列型Ａ／Ｄ変換器はバイポーラトラ
ンジスタで構成されているため、低消費電力のＣＭＯＳ
型モノリシック集積回路に内蔵させることが難しい。そ
こで、ＣＭＯＳモノリシック構成の並列型Ａ／Ｄ変換器
が種々提案されており、その構成例を図２及び図３に示
す。

【０００３】図２は、ＣＭＯＳ型モノリシック集積回路
に内蔵される従来の並列型Ａ／Ｄ変換器の一構成例を示
す回路図である。この並列型Ａ／Ｄ変換器は、直列接続
され基準電圧Ｖ_R を分圧して複数の分圧点から比較電圧
Ｖ₁ 〜Ｖ_n を出力する（ｎ＋１）本の分圧用抵抗１₀ 〜
１_n を備え、その各分圧点にｎ個のチョッパ型コンパレ
ータ２₁ 〜２_n がそれぞれ接続されている。各コンパレ
ータ２₁ 〜２_n は、各比較電圧Ｖ₁ 〜Ｖ_n とアナログ入
力電圧Ｖ_inとを比較し、その比較結果に応じたディジタ
ル信号を出力端子０₁ 〜０_n からそれぞれ出力する回路
である。次に、この並列型Ａ／Ｄ変換器の動作を説明す
る。抵抗１₀ 〜１_n の各分圧点の比較電圧を、１₀ と１
₁ 間がＶ₁ 、１₁ と１₂ 間がＶ₂ 、以下同様に１_n-1 と
１_n 間がＶ_n であるとし、基準電圧Ｖ_R を正極性とする
と、各比較電圧Ｖ₁ 〜Ｖ_n の大小関係は、 Ｖ₁ ＜Ｖ₂ ＜・・・＜Ｖ_n となる。アナログ入力電圧Ｖ_inが、比較電圧Ｖ₁ 〜Ｖ_n
中のｍ番目（ｍ＜ｎ）の比較電圧Ｖ_m と、ｍ＋１番目の
比較電圧Ｖ_m+1 との間にあるときには、 Ｖ₁ ＜Ｖ₂ ＜・・・＜Ｖ_m ＜Ｖ_in＜Ｖ_m+1 ＜・・・＜Ｖ
_n という大小関係が成立する。このとき、各コンパレータ
２₁ 〜２_n は、該コンパレータの＋側入力レベルである
アナログ入力電圧Ｖ_inが−側入力レベルである比較電圧
Ｖ₁ 〜Ｖ_m より大きいと判定し、その出力端子０₁ 〜０
_m に“１”を出力する。各コンパレータ２_m+1 〜２
_n は、＋側入力レベルであるＶ_inが−側入力レベルであ
るＶ_m+1 〜Ｖ_n より小さいと判定し、その出力端子０
_m+1 〜０_n に“０”を出力する。従って、出力端子０₁
〜０_m のディジタル信号は全て“１”、出力端子０_m+1
〜０_n のディジタル信号は全て“０”となる。出力端子
０₁ 〜０_m の“１”になるディジタル信号の数ｍは、ア
ナログ入力電圧Ｖ_inが大きくなると増加し、該アナログ
入力電圧Ｖ_inが小さくなると減少することになる。この
アナログ入力電圧Ｖ_inとディジタル信号の数ｍの関係が
Ａ／Ｄ変換動作を示している。

【０００４】図３は、図２に示す並列型Ａ／Ｄ変換器中
の各チョッパ型コンパレータ２₁ 〜２_n の一構成例を示
す回路図である。このチョッパ型コンパレータは、アナ
ログ入力電圧Ｖ_inを入力する＋側入力端子（第１の入力
端子）１１と、比較電圧Ｖ₁ 〜Ｖ_n 中の任意の比較電圧
Ｖ_ref を入力する−側入力端子（第２の入力端子）１２
とを有している。該＋側入力端子１１は、アナログスイ
ッチからなる第１のスイッチ素子２１を介してノードＮ
２１に接続され、さらに−側入力端子１２が、アナログ
スイッチからなる第２のスイッチ素子２２を介して該ノ
ードＮ２１に接続されている。第１のスイッチ素子２１
は、第１のクロック信号φ_a によってオン、オフ動作
し、該第１のクロック信号φ_a が“１”のときオン状態
となり、“０”のときオフ状態となる。第２のスイッチ
素子２２は、第１のクロック信号φ_a に対して逆相の第
２のクロック信号φ_b によってオン、オフ動作し、該第
２のクロック信号φ_b が“１”のときオン状態となり、
“０”のときオフ状態となる。ノードＮ２１は、コンデ
ンサ２４を介してノードＮ２４に接続されている。この
コンデンサ２４の端子間電圧はＶ_C である。ノードＮ２
４には、第１のインバータ２５を介してノードＮ２５が
接続され、さらにそのノードＮ２４とＮ２５間にアナロ
グスイッチからなる第３のスイッチ素子２３が接続され
ている。第３のスイッチ素子２３は、第２のクロック信
号φ_b によってオン、オフ動作し、該第２のクロック信
号φ_b が“１”のときオン状態となり、“０”のときオ
フ状態となる。第１のインバータ２５は、Ｐチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）２５ａ
と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
という）２５ｂとを有し、該ＰＭＯＳ２５ａのゲートが
ノードＮ２４に、ソースが＋側電源Ｖ_DDに、ドレインが
ノードＮ２５に、それぞれ接続されている。ＮＭＯＳ２
５ｂは、ゲートがノードＮ２４に、ドレインがノードＮ
２５に、ソースがグランドに、それぞれ接続されてい
る。ノードＮ２５には、第２のインバータ２６が接続さ
れ、その出力側がラッチ回路２７の入力端子Ｄに接続さ
れている。ラッチ回路２７は、第１のクロック信号φ_a
に同期したラッチ用クロック信号φ_L がラッチ端子Ｌに
入力されると、第２のインバータ２６の出力ディジタル
信号を入力端子Ｄから取込んで記憶し、その記憶データ
を出力端子Ｑから出力端子Ｏ_i へ出力する回路である。

【０００５】次に、図３に示すチョッパ型コンパレータ
の動作（１），（２）を、図４を参照しつつ説明する。
図４は、図３のチョッパ型コンパレータの動作を示すタ
イムチャートである。 （１） 第１のクロック信号φ_a ＝“０”、第２のクロ
ック信号φ_b ＝“１”のとき（第１のスイッチ素子２
１；オフ状態、第２，第３のスイッチ素子２２，２３；
オン状態） スイッチ素子２３がオン状態で、インバータ２５の入力
側ノードＮ２４と出力側ノードＮ２５が導通するため、
該インバータ２５が、入力電圧＝出力電圧の関係を満た
す動作点で静止する。このときのノードＮ２４及びノー
ドＮ２５の電圧レベルをＶ_T1とする。インバータ２５を
構成するＰＭＯＳ２５ａ及びＮＭＯＳ２５ｂのコンダク
タンス係数、及び閾値電圧の絶対値が等しい場合、Ｖ_T1
は＋側電源Ｖ_DDの１／２の値を示す。ここで、コンダク
タンス係数とは、ＭＯＳトランジスタのチャネル長Ｌと
チャネル幅Ｗとの比Ｗ／Ｌにほぼ比例し、ＭＯＳトラン
ジスタのゲート電圧変化に対するドレイン電流変化の大
きさを示す量である。ＰＭＯＳ２５ａのコンダクタンス
係数よりＮＭＯＳ２５ｂのコンダクタンス係数が大きい
ときには、Ｖ_T1＜Ｖ_DD／２となる。逆に、ＰＭＯＳ２５
ａのコンダクタンス係数がＮＭＯＳ２５ｂのコンダクタ
ンス係数より小さいときには、Ｖ_T1＞Ｖ_DD／２となる。
一方、クロック信号φ_a ＝“０”、φ_b ＝“１”のと
き、スイッチ素子２２もオン状態のため、ノードＮ２１
には比較電圧Ｖ_ref が印加される。

【０００６】そのため、コンデンサ２４の両端には電圧
レベルＶ_T1と比較電圧Ｖ_ref が印加されることになり、
該コンデンサ２４の端子間電圧Ｖ_C が（Ｖ_T1−Ｖ_ref ）
となる。コンデンサ２４への充電電流（チャージ電流）
は、インバータ２５の出力側ノードＮ２５からスイッチ
素子２３及び２２を経由して−側入力端子１２へ流れ
る。

【０００７】（２） 第１のクロック信号φ_a ＝
“１”、第２のクロック信号φ_b ＝“０”のとき（第１
のスイッチ素子２１；オン状態、第２，第３のスイッチ
素子２２，２３；オフ状態） スイッチ素子２１がオン状態となるため、ノードＮ２１
にはアナログ入力電圧Ｖ_inが印加される。一方、スイッ
チ素子２３のオフ状態により、コンデンサ２４の蓄積電
荷が抜け出る経路が絶たれるため、該コンデンサ２４の
充電電圧である端子間電圧Ｖ_C はそのまま保持されるこ
とになる。これにより、ノードＮ２４の電圧は、ノード
Ｎ２１の電圧Ｖ_inに端子間電圧Ｖ_C が加えられた値とな
る。もし、アナログ入力電圧Ｖ_inと比較電圧Ｖ_ref とが
等しければ、ノードＮ２４の電圧は、次式のように、前
記（１）における電圧レベルＶ_T1と等しい値となる。 ノードＮ２４の電圧＝Ｖ_in＋Ｖ_C ＝Ｖ_ref ＋Ｖ_C ＝Ｖ_T1 アナログ入力電圧Ｖ_inが比較電圧Ｖ_ref より大きい場
合、 ノードＮ２４の電圧＝Ｖ_in＋Ｖ_C ＞Ｖ_T1 となり、インバータ２５の入力電圧が電圧レベルＶ_T1よ
り大きくなるため、その出力側ノードＮ２５の電圧が該
電圧レベルＶ_T1より低下することになる。そのため、第
２のインバータ２６は、入力側ノードＮ２５の電圧低下
を“Ｌ”レベル（“０”）と判定し、“Ｈ”レベル
（“１”）を出力する。このとき、ラッチ用クロック信
号φ_L をラッチ回路２７のラッチ端子Ｌに供給すると、
該ラッチ回路２７はインバータ２６の出力“１”を取込
み、出力端子Ｑに“１”を出力する。このラッチ回路２
７は、次のクロック信号φ_L が入力されるまで、その
“１”を記憶する。一方、アナログ入力電圧Ｖ_inが比較
電圧Ｖ_ref より小さい場合、 ノードＮ２４の電圧＝Ｖ_in＋Ｖ_C ＜Ｖ_T1 となり、インバータ２５の入力電圧が電圧レベルＶ_T1よ
り小さくなるため、その出力側ノードＮ２５の電圧がＶ
_T1より上昇することになる。すると、インバータ２６は
ノードＮ２５の電圧上昇を“Ｈ”レベル（“１”）と判
定し、“Ｌ”レベル（“０”）を出力する。ラッチ回路
２７は、インバータ２６の出力“０”をクロック信号φ
_L によって取込み、出力端子Ｑから“０”を出力する。

【０００８】以上の動作（１），（２）により、 Ｖ_in＞Ｖ_ref のとき、 Ｏ_i に“１”を出力 Ｖ_in＜Ｖ_ref のとき、 Ｏ_i に“０”を出力 というコンパレータ動作を行うことができる。即ち、第
１のクロック信号φ_a の１クロック目ではＶ_in＜Ｖ_ref
と判定されるため、出力端子Ｏ_i ＝“０”で、２クロッ
ク目でＶ_in＞Ｖ_ref となるため、クロック信号φ_L が立
上がった時点で出力端子Ｏ_i が“０”から“１”に反転
する。第１のクロック信号φ_a の４クロック目では、逆
にＶ_in＜Ｖ_ref となるため、出力端子Ｏ_i が“１”から
“０”に反転する。

【０００９】

【発明が解決しようとする課題】しかしながら、上記構
成の並列型Ａ／Ｄ変換器では、次のような課題があっ
た。図２の並列型Ａ／Ｄ変換器に用いられている図３の
チョッパ型コンパレータでは、アナログ入力電圧Ｖ_inが
基準側の分圧レベルに相当する比較電圧Ｖ_ref と等しい
電圧レベルになったとき、出力端子Ｏ_i が第１のクロッ
ク信号φ_a の周期毎に“１”と“０”が切り換わるよう
な不安定な信号を出力してしまうことを避けることがで
きない。これは、Ａ／Ｄ変換特性の上では、１ＬＳＢ
（最下位ビット）分の不安定動作ということであり、例
えば、Ａ／Ｄ変換したディジタル値で表示装置を駆動す
るような応用においては、画面のチラツキという不快な
現象を引き起こしてしまい、それを防止することが困難
であった。本発明は、前記従来技術が持っていた課題と
して、１ＬＳＢ分の不安定動作という問題点を除去し、
チョッパ型コンパレータに簡単な回路構成でヒステリシ
ス特性を持たせることにより、不安定動作のないＡ／Ｄ
変換器を提供するものである。

【００１０】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、チョッパ型コンパレ
ータを有するＡ／Ｄ変換器において、前記チョッパ型コ
ンパレータは、電源電位と接地電位との間に接続され、
入力端子と出力端子とを有するＣＭＯＳインバータと、
前記ＣＭＯＳインバータの入力端子に一端が接続された
電荷蓄積用のコンデンサと、前記電荷蓄積用のコンデン
サの他端に接続された第１及び第２のスイッチ素子であ
って、交互にオン、オフ動作することによりアナログ入
力電圧と比較電圧を前記電荷蓄積用のコンデンサの他端
に与える前記第１及び第２のスイッチ素子とを備え、前
記アナログ入力電圧と前記比較電圧を比較した結果を前
記ＣＭＯＳインバータの出力端子側より出力するように
されている。さらに、前記ＣＭＯＳインバータの出力端
子と、前記電源電位もしくは前記接地電位のいずれか一
方との間に接続され、前記比較した結果に基づき、前記
ＣＭＯＳインバータの閾値電圧を制御する閾値制御回路
とを備えている。 第２の発明では、第１の発明におい
て、前記閾値制御回路は、前記第１もしくは第２のスイ
ッチ素子のいずれか一方のオン、オフ動作を制御する制
御信号に同期した信号及び前記比較した結果を入力する
論理ゲートと、前記ＣＭＯＳインバータの出力端子と、
前記電源電位もしくは前記接地電位のいずれか一方との
間に接続され、前記ＣＭＯＳインバータの入力端子に接
続されたゲートを有する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタに直列に接続され、前記
論理ゲートの出力端子に接続されたゲートを有する第２
のＭＯＳトランジスタとを備えている。

【００１１】

【作用】本発明によれば、以上のようにＡ／Ｄ変換器を
構成したので、閾値制御回路は、該チョッパ型コンパレ
ータの出力信号レベルに応じてＣＭＯＳインバータに対
してその閾値電圧を変化させるように働き、該コンパレ
ータの入出力特性にヒステリシス特性を持たせる。これ
により、安定なＡ／Ｄ変換動作が行える。従って、前記
課題を解決できるのである。

【００１２】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示す並列型Ａ／Ｄ変換
器のチョッパ型コンパレータの回路図であり、従来の図
２及び図３中の要素と共通の要素には共通の符号が付さ
れている。このチョッパ型コンパレータは、図２に示す
ＣＭＯＳモノリシック構成の並列型Ａ／Ｄ変換器内に設
けられるもので、従来の図３に示すチョッパ型コンパレ
ータに、閾値制御回路３０を付加した構成となってい
る。閾値制御回路３０は、第１のクロック信号φ_a に同
期し、チョッパ型コンパレータの出力信号レベルに応じ
てノードＮ２４，２５間の閾値電圧を変化させることに
より、該チョッパ型コンパレータの入出力特性にヒステ
リシス特性を持たせる回路であり、２入力ＡＮＤゲート
（論理ゲート）３１、ＮＭＯＳ（第１のＭＯＳトランジ
スタ）３２、及びＮＭＯＳ（第２のＭＯＳトランジス
タ）３３で構成されている。２入力ＡＮＤゲート３１の
一方の入力側が出力端子Ｏ_i に、他方の入力側が第１の
クロック信号φ_a にそれぞれ接続されている。ＮＭＯＳ
３２，３３は、グランドと第１のインバータ（ＣＭＯＳ
インバータ）２５の出力側ノードＮ２５との間に直列接
続され、そのＮＭＯＳ３２のゲートが該インバータ２５
の入力側ノードＮ２４に接続されると共に、ＮＭＯＳ３
３のゲートがＡＮＤゲート３１の出力側に接続されてい
る。

【００１３】次に、図１に示すチョッパ型コンパレータ
の動作（１），（２），（３）を、図５を参照しつつ説
明する。図５は、図１の動作を示すタイムチャートであ
る。図中、Ｖ_T1はＰＭＯＳ２５ａ及びＮＭＯＳ２５ｂか
らなる第１のインバータ２５のみの閾値電圧、Ｖ_T2はＰ
ＭＯＳ２５ａ及びＮＭＯＳ２５ｂ，３２からなるインバ
ータ回路の閾値電圧ΔＶ_H は閾値電圧差である。

【００１４】（１） 第１のクロック信号φ_a ＝
“０”、第２のクロック信号φ_b ＝“１”のとき ＡＮＤゲート３１の出力は、第１のクロック信号φ_a ＝
“０”のために“０”となる。よって、ＮＭＯＳ３３が
オフ状態となり、ＮＭＯＳ３２の動作が意味を持たない
ので、従来の図３と同一の動作となる。

【００１５】（２） 第１のクロック信号φ_a ＝
“１”、第２のクロック信号φ_b ＝“０”のとき ＡＮＤゲート３１の出力は、出力端子Ｏ_i ＝“１”のと
き“１”となり、それによってＮＭＯＳ３３がオン状態
となる。そのため、ＮＭＯＳ３２は、インバータ２５の
出力側ノードＮ２５とグランドとの間に、ＮＭＯＳ２５
ｂと並列に接続された状態と同じになる。この状態での
ＰＭＯＳ２５ａ及びＮＭＯＳ２５ｂ，３２で構成される
インバータ回路の該ＮＭＯＳ３２の効果は、ＮＭＯＳ側
のコンダクタンス係数を増加させることにある。

【００１６】ＮＭＯＳ２５ｂと３２が並列接続された場
合と、ＮＭＯＳ２５ｂ単体とでのコンダクタンス係数の
差は、該ＮＭＯＳ３２のＷ／Ｌ分のコンダクタンス係数
分であり、前者がそれだけ大きくなる。従って、ＰＭＯ
Ｓ２５ａ及びＮＭＯＳ２５ｂからなるインバータの閾値
電圧Ｖ_T1と、ＰＭＯＳ２５ａ及びＮＭＯＳ２５ｂ，３２
からなるインバータ回路の閾値電圧Ｖ_T2との関係は、Ｖ
_T1＞Ｖ_T2となる。ここで、閾値電圧Ｖ_T1は、前記の第１
のクロック信号φ_a ＝“０”の状態におけるインバータ
２５の入力側ノードＮ２４の電圧レベルのＶ_T1に等し
い。一方、ＡＮＤゲート３１の出力は、出力端子Ｏ_i ＝
“０”のときに“０”となり、ＮＭＯＳ３３がオフ状態
となる。そのため、ＮＭＯＳ３２がインバータ２５の出
力側ノードＮ２５から切り離され、ノードＮ２４，Ｎ２
５間のインバータ回路はインバータ２５のみの回路と等
価となる。以上より、ＰＭＯＳ２５ａ及びＮＭＯＳ２５
ｂ，３２，３３を、ノードＮ２４を入力、ノードＮ２５
を出力とするインバータ回路と考えると、その閾値電圧
は、 Ｏ_i ＝“０”のとき、 Ｖ_T1 Ｏ_i ＝“１”のとき、 Ｖ_T2（＜Ｖ_T1） となる。これらの閾値電圧Ｖ_T1とＶ_T2の閾値電圧差は、
ΔＶ_H （＝Ｖ_T1−Ｖ_T2）となる。

【００１７】（３） 図５のタイムチャート 図５のタイムチャートを参照しつつ、図１の具体的な動
作を説明する。第１のクロック信号φ_a の第１クロック
目では、アナログ入力電圧Ｖ_inが比較電圧Ｖ_ref より小
さく、かつこのとき以前の出力端子Ｏ_i のレベルが
“０”とする。この状態では、図１のチョッパ型コンパ
レータが従来の図３のコンパレータと全く同じ動作を行
う。即ち、Ｖ_in＜Ｖ_ref であるため、ラッチ用クロック
信号φ_L が入力されると、出力端子Ｏ_i を“０”のまま
保持する。第１のクロック信号φ_a の第２クロック目で
は、出力端子Ｏ_i ＝“０”の状態でＶ_in＞Ｖ_ref となる
が、このときも、出力端子Ｏ_i が“０”のため、図３の
回路と同様の動作により、ラッチ用クロック信号φ_L が
入力されたときに該出力端子Ｏ_i が“１”に反転する。
出力端子Ｏ_i が“１”に反転すると、そのときから、ノ
ードＮ２４とＮ２５間のインバータ回路の閾値電圧がＶ
_T1からＶ_T2へ切り換わり、Ｖ_T1より閾値電圧差ΔＶ_H だ
け低いレベルとなる。このときのノードＮ２４の電圧レ
ベルは、 ノードＮ２４の電圧＝Ｖ_in＋Ｖ_C ＞Ｖ_T1＞Ｖ_T2 で表わされるが、ノードＮ２４とＮ２５間のインバータ
回路にとっては、閾値電圧がＶ_T1からＶ_T2へ切り換わっ
ても、入力電圧であるノードＮ２４の電圧と閾値電圧と
の大小関係には変化がない。そのため、出力端子Ｏ_i の
“１”を不安定にするようなことはない。

【００１８】第１のクロック信号φ_a の第３クロック目
の直前のφ_a ＝“０”のときは、ＮＭＯＳ３３がオフ状
態になるため、図３の回路の場合と同様、ノードＮ２４
の電圧は次式で表わされる。 ノードＮ２４の電圧＝Ｖ_ref ＋Ｖ_C ＝Ｖ_T1 第１のクロック信号φ_a ＝“１”になると、出力端子Ｏ
_i ＝“１”であるため、ＮＭＯＳ３３がオン状態に切り
換わる。これにより、ノードＮ２４とＮ２５間のインバ
ータ回路の閾値電圧がＶ_T1よりΔＶ_H だけ小さいＶ_T2と
なる。このときのノードＮ２４の電圧は、 ノードＮ２４の電圧＝Ｖ_in＋Ｖ_C である。仮に、Ｖ_in＝Ｖ_ref であったとすると、ノード
Ｎ２４の電圧と、ノードＮ２４，Ｎ２５間のインバータ
回路の閾値電圧Ｖ_T2との関係は、次式で表わされる。 ノードＮ２４の電圧＝Ｖ_in＋Ｖ_C ＝Ｖ_ref ＋Ｖ_C ＝Ｖ_T1
＞Ｖ_T2 即ち、ノードＮ２４の電圧は、ノードＮ２４，Ｎ２５間
のインバータ回路の閾値電圧Ｖ_T2より大きい状態にある
ため、ノードＮ２５は第１のクロック信号φ_a＝“０”
における閾値電圧Ｖ_T1より低い電圧レベルとなる。その
結果、ラッチ用クロック信号φ_L が入力されたとき、出
力端子Ｏ_i には“１”が出力されることになる。Ｖ_in＞
Ｖ_ref のときには、ノードＮ２４の電圧と閾値電圧Ｖ_T2
との大小関係がＶ_in＝Ｖ_ref のときと同じであるため、
同様に出力端子Ｏ_i ＝“１”となる。つまり、ノードＮ
２４の電圧が、閾値電圧Ｖ_T2を上まわっている限り、出
力端子Ｏ_i に“１”を出力する状態となる。一方、出力
端子Ｏ_i が“１”から“０”へ切り換わる境目のノード
Ｎ２４の電圧は、 ノードＮ２４の電圧＝Ｖ_T2＝Ｖ_T1−ΔＶ_H のときであり、この式に、 ノードＮ２４の電圧＝Ｖ_in＋Ｖ_C Ｖ_T1＝Ｖ_ref ＋Ｖ_C を代入すると、Ｖ_inとＶ_ref の関係は、 Ｖ_in＝Ｖ_ref −ΔＶ_H となる。即ち、出力端子Ｏ_i ＝“１”の状態では、アナ
ログ入力電圧Ｖ_inが低下してきて、 Ｖ_in＝Ｖ_ref −ΔＶ_H になったとき、出力端子Ｏ_i が“１”から“０”へ反転
することになる。

【００１９】また、出力端子Ｏ_i ＝“０”の状態では、
前記のようにアナログ入力電圧Ｖ_inが上昇してきて、Ｖ
_in＝Ｖ_ref になったとき、出力端子Ｏ_i が“０”から
“１”へ反転する。この状態を図６に示す。図６は、図
１のチョッパ型コンパレータの入出力特性図である。図
中の矢印は、アナログ入力電圧Ｖ_inの変化の方向を示し
ている。図６に示すように、図１のチョッパ型コンパレ
ータにおいて、アナログ入力電圧Ｖ_inが上昇方向へ変化
するときは、Ｖ_in＝Ｖ_ref で、出力端子Ｏ_i が“０”か
ら“１”へ反転する。これに対し、比較電圧Ｖ_ref の下
降方向へ変化するときは、Ｖ_in＝Ｖ_ref −ΔＶ_H で、出
力端子Ｏ_i が“１”から“０”へ反転するというヒステ
リシス特性を持つことがわかる。ここで、ΔＶ_H はヒス
テリシス幅で、閾値電圧Ｖ_T1とＶ_T2の差である。

【００２０】図５に示すように、図１のチョッパ型コン
パレータの＋側入力端子１１から見た閾値電圧は、出力
端子Ｏ_i ＝“０”においてＶ_ref である。出力端子Ｏ_i
＝“１”において、図６の破線の（Ｖ_ref −ΔＶ_H ）レ
ベルとして示されている。図５において、第１のクロッ
ク信号φ_a の第３及び第４クロック目は、以上の説明の
通り、Ｖ_in＞Ｖ_ref −ΔＶ_H の状態であるため、Ｏ_i ＝
“１”となる。第１のクロック信号φ_a の第５クロック
目で、Ｖ_in＜Ｖ_ref −ΔＶ_H となるため、出力端子Ｏ_i
が“１”から“０”へ反転する。以上が図１のチョッパ
型コンパレータの動作説明である。このコンパレータを
例えば図２の並列型Ａ／Ｄ変換器内のチョッパ型コンパ
レータ２₁ 〜２_n に組み込んだ場合のＡ／Ｄ変換特性を
図７に示す。図７は、本実施例のヒステリシス付きＡ／
Ｄ変換特性図である。図中の矢印は、アナログ入力電圧
Ｖ_inの変化の方向を示している。図１のチョッパ型コン
パレータのヒステリシス特性が、ディジタル量の１ＬＳ
Ｂに相当するステップ間で、そのまま表れることにな
る。このようなヒステリシスを持つＡ／Ｄ変換特性の効
果は、アナログ入力電圧Ｖ_inがディジタル量の切り換わ
り目にあっても、１ＬＳＢの幅の間を不安定に行き来し
ないことにある。このことは、図３に示す従来のチョッ
パ型コンパレータを使った並列型Ａ／Ｄ変換器の不安定
特性に対する改善点である。

【００２１】図１のチョッパ型コンパレータでのヒステ
リシス幅ΔＶ_H の具体的な値は、例えば次のようにな
る。＋側電源Ｖ_DD＝基準電圧Ｖ_R ＝５Ｖにおいて、ＮＭ
ＯＳ２５ｂと３２のＷ／Ｌ比（Ｗ；チャネル幅、Ｌ；チ
ャネル長）を１００：１に取ると、フルスケール（５
Ｖ）の０．１％の５ｍＶ位になる。これは、９ビット以
下のＡ／Ｄ変換器に使えるヒステルシス幅である。９ビ
ットでの１ＬＳＢに相当するアナログ電圧は、約１０ｍ
Ｖである。この第１の実施例では、図２のような並列型
Ａ／Ｄ変換器を構成するチョッパ型コンパレータ２₁ 〜
２_n の図１の第１のインバータ２５に、閾値制御回路３
０を接続している。そのため、閾値制御回路３０によ
り、ノードＮ２４，Ｎ２５間のインバータ回路の閾値電
圧が変化し、該コンパレータ回路の入出力特性にヒステ
リシス特性が付加される。従って、Ａ／Ｄ変換特性にお
いて、ディジタル量の変わり目でのぶれ（不安定）のな
い、安定な特性が得られる。

【００２２】第２の実施例 図８は、本発明の第２の実施例を示すチョッパ型コンパ
レータの回路図であり、第１の実施例を示す図１中の要
素と共通の要素には共通の符号が付されている。

【００２３】このチョッパ型コンパレータでは、図１の
閾値制御回路３０に代えて、回路構成の異なる閾値制御
回路３０Ａが第１のインバータ２５に接続されている。
閾値制御回路３０Ａでは、図１のＮＭＯＳ３２，３３に
代えてＰＭＯＳ（第１のＭＯＳトランジスタ）３４及び
ＰＭＯＳ（第２のＭＯＳトランジスタ）３５が設けられ
ている。ＰＭＯＳ３４は、ゲートがノードＮ２４に、ソ
ースが＋側電源Ｖ_DDに、ドレインがＰＭＯＳ３５のソー
スに、それぞれ接続されている。ＰＭＯＳ３５のゲート
は２入力ＡＮＤゲート３１の出力側に接続され、該ＰＭ
ＯＳ３５のドレインがノードＮ２５に接続されている。
これら以外の構成は、図１の回路と同一である。

【００２４】次に、図８のチョッパ型コンパレータの動
作を説明する。図１の回路では、第１のクロック信号φ
_a ＝“０”のとき、及びφ_a ＝“１”で出力端子Ｏ_i ＝
“０”のときのノードＮ２４，Ｎ２５間のインバータ回
路の閾値電圧Ｖ_T1と、第１のクロック信号φ_a ＝“１”
で出力端子Ｏ_i ＝“１”のときのノードＮ２４，Ｎ２５
間のインバータ回路の閾値電圧Ｖ_T2とに、差を持たせる
のに、前者ではＰＭＯＳ２５ａ及びＮＭＯＳ２５ｂのみ
で前記インバータ回路を構成し、後者ではＰＭＯＳ２５
ａとＮＭＯＳ２５ｂ，３２の並列回路とでインバータ回
路を構成している。これに対し、本実施例の回路では、
前者に相当する状態をＰＭＯＳ２５ａ，３４の並列回路
とＮＭＯＳ２５ｂとによるインバータ回路で形成し、後
者に相当する状態をＰＭＯＳ２５ａとＮＭＯＳ２５ｂに
よるインバータ回路で形成している。第１のクロック信
号φ_a ＝“０”、及びφ_a ＝“１”で出力端子Ｏ_i ＝
“０”のときには、ＡＮＤゲート３１の出力が“０”
（“Ｌ”レベル）となり、ＰＭＯＳ３５がオン状態とな
る。そのため、ＰＭＯＳ２５ａと３４が並列接続される
ことになる。これに対し、第１のクロック信号φ_a ＝
“１”で出力端子Ｏ_i ＝“１”のときには、ＡＮＤゲー
ト３１の出力が“１”（“Ｈ”レベル）となり、ＰＭＯ
Ｓ３５がオフ状態となるため、ＰＭＯＳ３４が切り離さ
れる。

【００２５】前者の場合には、ＰＭＯＳ２５ａと３４の
並列接続により、ＰＭＯＳトランジスタのコンダクタン
ス係数が、ＰＭＯＳ２５ａ単独の後者の場合に比べて大
きくなる。ノードＮ２４，Ｎ２５間のインバータ回路に
おいて、ＰＭＯＳ側のコンダクタンス係数がより大きい
ということは、その閾値電圧もより大きくなることを意
味する。よって、第１のクロック信号φ_a ＝“０”、及
びφ_a ＝“１”で出力端子Ｏ_i ＝“０”のときのノード
Ｎ２４，Ｎ２５間のインバータ回路の閾値電圧は、第１
のクロック信号φ_a ＝“１”で出力端子Ｏ_i ＝“１”の
ときのそれよりも大きくなる。これにより、図１の場合
における閾値電圧Ｖ_T1とＶ_T2の関係と同様のことが、こ
れらの閾値電圧の関係にもあてはまることになる。従っ
て、本実施例の全体の動作は、第１の実施例と全く同じ
になり、第１の実施例と同様の効果が得られる。

【００２６】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）図１において、ノードＮ２５とグランドとの間に
直列に接続されたＮＭＯＳ３２，３３の上下関係を逆に
した接続構成にしても、第１の実施例と同様の作用、効
果が得られる。 （ｂ）図８において、＋側電源Ｖ_DDとノードＮ２５との
間に直列接続されたＰＭＯＳ３４，３５の上下関係を入
れ換えた接続構成にしても、第２の実施例と同様の作
用、効果が得られる。 （ｃ）図１及び図８において、閾値制御回路３０，３０
Ａは、他のゲート回路やトランジスタ回路を用いた回路
構成にしてもよい。

【００２７】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、Ａ／Ｄ変換器を構成するチョッパ型
コンパレータのＣＭＯＳインバータに、該コンパレータ
の出力信号レベルに応じてその閾値電圧を変化させる閾
値制御回路を接続したので、コンパレータとしての入出
力特性にヒステリシス特性が付加され、Ａ／Ｄ変換特性
においてディジタル量のかわり目でぶれ（不安定）のな
い、安定な特性が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す並列型Ａ／Ｄ変換
器に用いられるチョッパ型コンパレータの回路図であ
る。

【図２】従来の並列型Ａ／Ｄ変換器の回路図である。

【図３】図２中のチョッパ型コンパレータの回路図であ
る。

【図４】図３の動作を示すタイムチャートである。

【図５】図１の動作を示すタイムチャートである。

【図６】図１のチョッパ型コンパレータの入出力特性図
である。

【図７】本実施例のヒステリシス付きＡ／Ｄ変換特性図
である。

【図８】本発明の第２の実施例を示す並列型Ａ／Ｄ変換
器に用いられるチョッパ型コンパレータの回路図であ
る。

【符号の説明】

１₀ 〜１_n 分圧用抵抗 ２₁ 〜２_n チョッパ型コンパレータ １１ ＋側入力端子（第１の入力端
子） １２ −側入力端子（第２の入力端
子） ２１，２２，２３ 第１，第２，第３のスイッチ素
子 ２４ コンデンサ ２５ 第１のインバータ ２６ 第２のインバータ ２７ ラッチ回路 ３０，３０Ａ 閾値制御回路 ３１ ２入力ＡＮＤゲート ３２，３３ ＮＭＯＳ ３４，３５ ＰＭＯＳ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−32958（ＪＰ，Ａ) 特開 平１−181220（ＪＰ，Ａ) 特開 平１−245610（ＪＰ，Ａ) 特開 平３−248616（ＪＰ，Ａ) 特開 昭58−87910（ＪＰ，Ａ) 特開 昭59−172826（ＪＰ，Ａ) 特開 昭57−106224（ＪＰ，Ａ) 特開 昭51−109760（ＪＰ，Ａ) 特開 昭52−98456（ＪＰ，Ａ) 特開 昭54−75213（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/00 - 1/88 H03K 5/00 - 5/26

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 チョッパ型コンパレータを有するアナロ
   グ／ディジタル変換器において、 前記チョッパ型コンパレータは、 電源電位と接地電位との間に接続され、入力端子と出力
   端子とを有するＣＭＯＳインバータと、 前記ＣＭＯＳインバータの入力端子に一端が接続された
   電荷蓄積用のコンデンサと、 前記電荷蓄積用のコンデンサの他端に接続された第１及
   び第２のスイッチ素子であって、交互にオン、オフ動作
   することによりアナログ入力電圧と比較電圧を前記電荷
   蓄積用のコンデンサの他端に与える前記第１及び第２の
   スイッチ素子とを備え、前記アナログ入力電圧と前記比
   較電圧を比較した結果を前記ＣＭＯＳインバータの出力
   端子側より出力するようにされてなり、 さらに、前記ＣＭＯＳインバータの出力端子と、前記電
   源電位もしくは前記接地電位のいずれか一方との間に接
   続され、前記比較した結果に基づき、前記ＣＭＯＳイン
   バータの閾値電圧を制御する閾値制御回路とを備えたこ
   とを特徴とするアナログ／ディジタル変換器。
2. 【請求項２】 前記閾値制御回路は、 前記第１もしくは第２のスイッチ素子のいずれか一方の
   オン、オフ動作を制御する制御信号に同期した信号及び
   前記比較した結果を入力する論理ゲートと、 前記ＣＭＯＳインバータの出力端子と、前記電源電位も
   しくは前記接地電位のいずれか一方との間に接続され、
   前記ＣＭＯＳインバータの入力端子に接続されたゲート
   を有する第１のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタに直列に接続され、前記
   論理ゲートの出力端子に接続されたゲートを有する第２
   のＭＯＳトランジスタとを有することを特徴とする請求
   項１記載のアナログ／ディジタル変換器。