JPH09512966A - 遅延ロック・ループ - Google Patents

Abstract

(57)【要約】 位相検出器がＤＬＬの出力の位相を基準入力の位相と比較する遅延ロック・ループ（ＤＬＬ）について説明する。位相比較器の出力は、位相比較器出力信号を経時時に積分するように機能する差動チャージ・ポンプを駆動する。チャージ・ポンプ出力は、位相比較器の出力が平均で５０％の時間だけハイになるようにＤＬＬ出力の位相を調整する無限範囲を有するフェーズ・シフタを制御する。ＤＬＬが、位相検出器の出力が平均で５０％の時間だけハイになるまでフェーズ・シフタを調整するので、ＤＬＬ出力クロックの入力基準クロックとの関係は、使用される位相検出器のタイプにしか依存しない。たとえば、データ受信機をＤＬＬ中の位相検出器として使用するとき、ＤＬＬの出力はクロック信号であり、システム中の他の位置にあるデータ受信機に対するサンプリング・クロックとして使用することができ、温度、供給電圧、プロセス変動とは独立に任意選択の瞬間にデータをサンプリングするように調整される。代わりに、直交位相検出器を使用して、基準クロック信号入力に対する直交関係９０°を有するクロック信号を生成することができる。これは、たとえばデータ伝送装置用に伝送クロックを生成するのにも使用できる。さらに、ＤＬＬは、ディザ・ジッタを最小限に抑え、同時に獲得時間を最小限に抑えるように制御される。また、デューティ・サイクル補正増幅器を使用して、所望のデューティ・サイクル、たとえば５０％を有するＤＬＬ出力クロックが生成される。また、チャージ・ポンプへの入力が各位相平面象限で交互に反転され、有限制御電圧範囲を有する無限移相がイネーブルされる。

Description

【発明の詳細な説明】 遅延ロック・ループ 発明の背景 １．発明の分野 本発明は、クロック信号などの周期信号を生成する回路に関する。詳細には、 本発明は遅延ロック・ループに関する。 ２．技術の背景 多数の高速電気システムは、何らかの基準信号に対する厳密な時間関係を有す る周期クロック波形を生成する必要に関する重大なタイミング要件を有する。従 来、電圧制御発振器（ＶＣＯ）を使用するフェーズ・ロック・ループ（ＰＬＬ） を使用して、所望のクロック信号を与えている。ＰＬＬの例を第１ａ図に示す。 しかし、ＶＣＯベースのＰＬＬは、いくつかの望ましくない特性を有する。たと えば、ＰＬＬを介した信号の複数回の反復を必要とする所望のタイミング関係を 獲得するには、ＶＣＯを正しい周波数にドライブするのに必要な時間のために時 間がかかることが多い（典型的には、数百〜数千クロック・サイクル）。さらに 、十分な電源拒否特性を有するＶＣＯを設計することは、特に回路をＣＭＯＳで 実施する際には困難である。なぜなら、電力を節約するために、そのような回路 で使用される電源電圧がますます低い値で設計されているからである。代替ＰＬ Ｌ回路は、入力基準信号から所望の遅延の後に出力信号を生成する遅延ロック・ ループ（ＤＬＬ）である。第１ｂ図にブロック図を示す。 発明の概要 したがって、本発明の目的は、電圧制御発振器（ＶＣＯ）を不要にし、電源誘 導ジッタを急速に得てそれを最小限に抑える遅延ロック・ループを提供すること である。他の目的は、移相範囲を制限されないＤＬＬを提供することである。 本発明の回路では、位相検出器は、遅延ロック・ループ（ＤＬＬ）の出力の位 相を基準入力の位相と比較する。位相比較器の出力は、ＤＬＬの出力信号が基準 入力信号よりも進んでいるか、それとも遅れているかを示し、位相比較器出力信 号を経時的に積分するように機能する差動チャージ・ポンプを駆動する２進信号 である。チャージ・ポンプ出力は、位相比較器の出力が平均で５０％の時間だけ ある状態、たとえばハイ状態になるようにＤＬＬ出力の位相を調整するフェーズ ・シフタを制御する。位相検出器出力が平均で５０％の時間だけある状態になる までＤＬＬがフェーズ・シフタを調整するので、ＤＬＬの出力は、温度、供給電 圧、プロセスとは独立に、基準クロック入力に対する所望の時間関係を有する信 号である。たとえば、一実施形態では、ＤＬＬを使用して、システム中の他の位 置にあるデータ受信機に対するサンプリング・クロックを生成することができる 。そのような場合、複製データ受信機が位相検出器として使用される。代替実施 形態では、直交位相検出器を使用して、基準クロック入力に直交する出力クロッ クが生成される。これを使用して、出力信号を送るのに必要なタイミングを生成 することができる。 本発明のＤＬＬの一実施形態では、着信クロック信号は、入力デューティ・サ イクルとは独立に５０％デューティ・サイクルを有する出力クロック波形を生成 するデューティ・サイクル・コレクタを介してまず処理される。デューティ・サ イクル補正済み信号は次いで、フェーズ・シフタに入力される。任意選択で、第 ２のデューティ・サイクル・コレクタを使用して、フェーズ・シフタの出力信号 を処理し、フェーズ・シフタまたはその後に続くバッファ増幅器、あるいはその 両方のために発生するデューティ・サイクルひずみを補償することができる。こ の実施形態はさらに、範囲を制限されないフェーズ・シフタを含む。 この実施形態は好ましくは、ジッタを最小限に抑える回路も含む。たとえば、 回路中のチャージ・ポンプへの電流を増加させることは、獲得時間を短縮する１ つの方法である。しかし、電流が増加するにつれて、生成されるジッタの量も増 加する。余分のジッタを発生させずに獲得時間を短縮するために、ＤＬＬは、ブ ーストされたチャージ・ポンプ電流を選択的に生成する回路を含む。ブーストさ れたチャージ・ポンプ電流が生成されるのは、信号が基準に同期する獲得プロセ ス中だけである。獲得プロセスではないときには、生成されるジッタの量を減少 させるために、電流を、ブーストされた量よりも少なくする。制御信号は、獲得 の始めと終わりを知らせるために使用され、したがって、チャージ・ポンプへの 電流入力の量を制御する。したがって、プロセスの非獲得フェーズ中には、電流 が減少し、それによってジッタが最小限に抑えられる。 図面の簡単な説明 本発明の目的、特徴および利点は、以下の詳細な説明を読めば、当業者には明 らかとなろう。 第１ａ図は、従来技術のフェーズ・ロック・ループを示す図である。 第１ｂ図は、従来技術の遅延ロック・ループを示す図である。 第２図は、本発明の遅延ロック・ループの一実施形態を示す図である。 第３ａ図および第３ｂ図は、本発明の遅延ロック・ループの実施形態で使用さ れる直交位相検出器の実施形態を示す図である。 第４図は、本発明の遅延ロック・ループの一実施形態で使用されるデューティ ・サイクル補正増幅器の一実施形態を示す図である。 第５ａ図、第５ｂ図および第５ｃ図は、本発明の遅延ロック・ループの一実施 形態で使用されるフェーズ・シフタの一実施形態を示す図である。 第６ａ図および第６ｂ図は、本発明の遅延ロック・ループの一実施形態で使用 されるチャージ・ポンプの一実施形態を示す図である。 第７ａ図および第７ｂ図は、データ受信機で使用される補償位相検出器を有す る本発明の遅延ロック・ループを示す図である。 第８図は、位相検出器、ディジタル・フィルタ、ディジタル・アナログ変換器 によって、代替獲得基準を使用して差動チャージ・ポンプを制御する差動チャー ジ・ポンプへの制御電圧が生成される本発明の遅延ロック・ループの代替実施形 態のブロック図である。 詳細な説明 下記の説明では、説明上、本発明を完全に理解して頂くために多数の詳細を記 載する。しかし、当業者には、本発明を実施するうえでこのような特定の詳細が 必要とされないことが明らかになろう。他の例では、本発明を不必要にあいまい にしないように周知の電気構造および回路がブロック図形で示されている。 本発明の遅延ロック・ループ（ＤＬＬ）は、連続的に調整する移相をもたらす 移相要素を使用するＤＬＬを提供する。さらに、本発明のＤＬＬは、最小のジッ タで高速に獲得する優れたジッタ特性を有する。 ＤＬＬの一実施形態の簡略化されたブロック図を第２図に示す。クロック信号 などの基準信号は、デューティ・サイクル補正増幅器１００および位相検出器１ １０に入力される。位相検出器１１０は、遅延ロック・ループの出力信号の位相 と基準信号入力の位相を比較する。基準信号入力は、ＤＬＬを使用して補正すべ き信号を表す。好ましくは、位相検出器１１０は位相比較器であり、位相検出器 の出力は、フィードバック・クロック入力、すなわちＤＬＬの出力の位相が基準 クロック入力の位相よりも進んでいる場合にはハイであり、フィードバック・ク ロック入力が基準クロック入力よりも遅れている場合にはローである２進信号で ある。代わりに、位相検出器は、フィードバック・クロック入力の位相が基準ク ロック入力の位相よりも進んでいる場合にはロー出力を生成し、フィードバック ・クロック入力が基準クロック入力よりも遅れている場合にはハイ出力を生成す るように構成することができる。位相検出器の出力は、位相比較器出力信号を経 時的に積分するように機能するチャージ・ポンプ１２０、好ましくは差動チャー ジ・ポンプを駆動する。チャージ・ポンプ１２０の出力は、フェーズ・シフタ１ ３０を制御する。フェーズ・シフタ１３０は、位相比較器の出力が平均で５０％ の時間だけハイになるように、デューティ・サイクル補正増幅器１００に入力さ れた基準信号の位相を調整する。ＤＬＬは、入力信号を遅延させることによって 出力信号を生成する。基準信号とＤＬＬの出力信号との間で検出される位相差が 、５０％の時間だけ進みとなり、５０％の時間だけ遅れとなり、出力信号と基準 入力信号との間の所望のタイミング関係に対応する平均位相関係がもたらされる ように、出力信号は所望の関係に対して進み、かつ遅れる。 しかし、入力クロック信号を遅延させることによって出力信号を生成すること により、入力クロック信号は、ＤＬＬの性能に悪影響を及ぼす恐れがある。具体 的には、基準に対する入力信号のデューティ・サイクルの変動、たとえば５０％ デューティ・サイクルは、ＤＬＬの性能に影響を与える。これに対して、従来型 のＰＬＬは主として、着信信号のデューティ・サイクルの影響を受けない。この 問題を最小限に抑えるためにデューティ・サイクル補正増幅器１００を使用する 。デューティ・サイクル補正増幅器１００は、入力信号を受け取り、入力信号デ ューティ・サイクルとは独立に５０％デューティ・サイクルを有する出力信号を 生成する。デューティ・サイクル補正増幅器１００の出力はフェーズ・シフタ１ ３０に入力される。任意選択で、第２のデューティ・サイクル補正増幅器１４０ を使用して、フェーズ・シフタまたはその後に続くバッファ増幅器１５０のため に生じる信号に対するデューティ・サイクルひずみを補償することができる。バ ッファ増幅器１５０は、信号を、回路の信号出力として機能するフル・レールに 復元する。 本発明のＤＬＬは比例制御を使用せず、すなわち位相検出器の出力は位相誤り の程度には比例しない。その代わり、ＤＬＬは、ＤＬＬ出力信号の位相が実際に 所望の値の周りでディザするように構築される。ディザは一種のジッタなので、 たとえば、チャージ・ポンプ電流と積分容量の適当な小さな比を選択することに よってクロック・サイクル当たりの位相補正の量が十分に小さくなるように選択 することにより、ジッタを最小限に抑えることが望ましい。残念なことに、使用 される電流が少なくなればなるほど、獲得時間、すなわちＤＬＬ出力信号と基準 信号との間の所望の関係を得るのに必要な時間が長くなるので、ジッタを最小限 に抑えても、獲得時間は最小限にはならない。 したがって、過度のディザ・ジッタを発生させずに獲得時間を短縮するには、 ＤＬＬが獲得時にチャージ・ポンプ電流をブーストする回路を含むことが好まし い。獲得時にチャージ・ポンプ電流をブーストすることによって、獲得速度が増 加する。しかし、獲得時ではないときに電流を最小値に維持することによって、 生成されるジッタの量は最小限に抑えられる。獲得時にチャージ・ポンプ電流を ブーストするには、ブースト制御信号１６０を使用して、獲得モードの始めおよ び終わりを知らせ、それによって、獲得モード時にはチャージ・ポンプ電流を増 加させ、獲得モードでないときにはチャージ・ポンプ電流を減少させ、それによ ってディザ・ジッタを最小限に抑える。代わりに、獲得速度を最大にすることは 、第２図に示した外部制御信号ではなくＤＬＬ回路自体によって制御することが できる。たとえば、ＤＬＬ回路は、基準クロックからの逸脱が所定の値よりも大 きくなったどうか、すなわち、チャージ・ポンプ電流を増加させて獲得速度を増 加させるべきかどうかを判定する論理機構を含むことができる。所望のタイミン グ関係が達成されると、論理機構はチャージ・ポンプ回路を低ジッタ値に戻す。 前述のように、位相検出器は、入力信号とＤＬＬから出力された信号との間の 位相差を判定するように機能する。一実施形態では、使用される位相検出器は直 交位相検出器であり、ＤＬＬに、入力信号に直交する（９０°移相を有する）出 力信号を生成させる。例示的な移送検出器を第３ａ図および第３ｂ図に示す。 第３ａ図は、直交位相関係にありそれぞれの異なる電圧スイング特性を有する ２つの入力信号間の直交位相誤りを検出する直交位相検出器１０の一実施形態を 示す。第３ｂ図は、寄生容量によって誘発される位相検出誤りを最小限に抑える 直交位相検出器４０の代替実施形態を示す。 第３ａ図を参照すると分かるように、位相検出器１０は、トランジスタ１１− １４および１９−２１を含む。一実施形態では、トランジスタ１１−１４および １９−２１はＭＯＳＦＥＴであり、ＣＭＯＳ構成のものである。他の実施形態で は、トランジスタ１１−１４および１９−２１は、ＮチャネルＭＯＳＦＥＴトラ ンジスタでも、ＰチャネルＭＯＳＦＥＴトランジスタでもよい。代替実施形態で は、バイポーラ・トランジスタなど他のデバイスを使用することができる。 図のように、トランジスタ１１−１４はＰチャネル・トランジスタであり、電 源電圧Ｖ_DDとノード１５および１６との間に電流源トランジスタとして接続され ている。代わりに、トランジスタ１１−１４は、Ｎチャネル・トランジスタでも 、バイポーラ・トランジスタでもよい。 トランジスタ１１−１４は共に、位相検出器１０の負荷を構成する。トランジ スタ１１−１４は、ノード１５とノード１６との間の高差動インピーダンスと、 電源Ｖ_DDからノード１５−１６への低コモン・モード抵抗をもたらす。ダイオー ド接続されたトランジスタ１１−１２は、電源Ｖ_DDとノード１５−１６との間の 低コモン・モード抵抗として働く。トランジスタ１１−１２は、ノード１５とノ ード１６との間の正の差動負荷抵抗も構成する。トランジスタ１３−１４は、ノ ード１５とノード１６との間の負の差動負荷抵抗を構成する。負の差動負荷抵抗 は、正の差動負荷抵抗を打ち消す。その結果、トランジスタ１１−１４は共に、 ノード１５とノード１６との間に高差動負荷抵抗をもたらす。トランジスタ１１ −１４の接続について下記で説明する。 代わりに、位相検出器１０中の電源Ｖ_DDとノード１５−１６との間に他のタイ プの負荷回路を使用することができる。トランジスタ１１−１４で形成される負 荷は、任意の他の種類の高差動インピーダンス負荷回路であってもよい。 トランジスタ１１−１４のドレーンはノード１５に接続され、トランジスタ１ ２および１３のドレーンはノード１６に接続される。各トランジスタ１１−１２ のゲートはそのドレーンに結合される。また、トランジスタ１３のゲートはトラ ンジスタ１１のゲートに接続され、トランジスタ１４のゲートはトランジスタ１ ２のゲートに接続される。トランジスタ１１のゲートとトランジスタ１３のゲー トが接続され、トランジスタ１２のゲートとトランジスタ１４のゲートが接続さ れるので、トランジスタ１３はトランジスタ１１中の電流をミラーし、トランジ スタ１４はトランジスタ１２中の電流をミラーする。言い換えれば、トランジス タ１１とトランジスタ１３は電流ミラーを構成し、トランジスタ１２とトランジ スタ１４は別の電流ミラーを構成する。トランジスタ１１内を流れる電流をノー ド１６にミラーし、トランジスタ１２内を流れる電流をノード１５にミラーする ことによって、各ノード１５−１６はほぼ同じ量の電流を受け取り、差動電流は 生成されない。したがって、トランジスタ１３−１４によって生成される負の差 動負荷抵抗がトランジスタ１１−１２によって生成される正の差動負荷抵抗を打 ち消すので、トランジスタ１１−１４は高差動負荷抵抗をもたらす。一実施形態 では、トランジスタ１３−１４によって生成される負の差動負荷抵抗がトランジ スタ１１−１２によって生成される正の差動負荷抵抗を打ち消すように、トラン ジスタ１１−１４の寸法はほぼ同じである。 ノード１５−１６は、位相検出器１０の出力を形成する。グラウンドとノード １５との間にキャパシタ１７が接続され、ノード１６とグラウンドにキャパシタ １８が接続される。一実施形態では、キャパシタ１７とキャパシタ１８はほぼ等 しい容量を有する。図のように、キャパシタ１７および１８はそれぞれ、ノード １５−１６でのトランジスタ１１−１４の寄生容量を含む。代わりに、キャパシ タ１７および１８はそれぞれ、ノード１５−１６でのトランジスタ１１−１４の 寄生容量を含まないようにすることもできる。 ノード１５はさらに、トランジスタ１９のドレーンに接続され、ノード１６は さらに、トランジスタ２０のドレーンに接続される。トランジスタ１９−２０の ソースはノード２３に接続される。ノード２３は次いで、トランジスタ２１のド レーンに接続される。トランジスタ２１のソースは、電流源２４を介してグラウ ンドに接続される。トランジスタ１９のゲートは入力信号Ｖ_IN2を受ける。トラ ンジスタ２０のゲートは入力信号Ｖ_REFを受ける。トランジスタ２１のゲートは 入力信号Ｖ_IN1を受ける。トランジスタ１９−２１はＮチャネル・トランジスタ である。代わりに、トランジスタ１９−２１はＰチャネル・トランジスタでも、 あるいはバイポーラ・トランジスタでもよい。一実施形態では、トランジスタ１ ９は、トランジスタ２０の寸法にほぼ等しい寸法を有する。 この議論では、Ｖ_IN1信号は全ＣＭＯＳ電圧スイングを有する。Ｖ_IN2信号は、 Ｖ_IN1と直交位相関係にあり、Ｖ_REF基準電圧（すなわち、定ＤＣ基準電圧）の周 りでほぼ対称的に振動する小さな電圧スイング信号である。したがって、Ｖ_IN2 信号を準差動信号と呼ぶ。したがって、Ｖ_IN2信号とＶ_REF信号は相補的なもので はないことが分かる。 代わりに、Ｖ_IN2信号は小スイング全差動信号であり、Ｖ_high電圧とＶ_low電圧 との間でスイングする。この場合、Ｖ_REF信号はＶ_IN2信号を補う。言い換えれば 、トランジスタ１９のゲートがＶ_high電圧を受けると、トランジスタ２０のゲー トはＶ_low電圧を受ける。 トランジスタ１９−２１は、Ｖ_IN1入力信号およびＶ_IN2入力信号の直交位相誤 りを検出する。Ｖ_IN1信号とＶ_IN2信号を直交位相関係にすることが望ましい。直 交位相誤りが発生する（すなわち、所望の直交位相関係が達成されなかった）と 、位相検出器１０は、各測定サイクルの終わりにノード１５−１６の間の正味差 動電圧（すなわち、出力Ｖ_OUT）を生成することによってこの条件を検出する。 ノード１５−１６の間の正味差動電圧の電圧レベルは、Ｖ_IN1入力信号とＶ_IN2 入力信号との間の直交位相誤りの量の関数である。位相検出器１０は、直交位相 誤りを検出しなかった場合は、検出サイクルの終わりにノード１５−１６の間の 正味差動電圧を生成しない。 位相検出器１０は、ノード１５とノード１６との間に結合されたトランジスタ ２２も含む。トランジスタ２２はＮチャネルＭＯＳＦＥＴトランジスタである。 代わりに、トランジスタ２２はＰチャネルＭＯＳＦＥＴトランジスタでも、ある いはバイポーラ・トランジスタでもよい。トランジスタ２２は、位相検出器１０ 内で等化トランジスタとして使用される。トランジスタ２２は、測定サイクルが 開始される前にトランジスタ２２自体が導電したときにノード１５−１６の間の 電圧差動を零にする。トランジスタ２２は、Ｖ_EQ信号によってオンまたはオフに 切り替えられる。Ｖ_EQ信号によってトランジスタ２２がオン操作されると、ノー ド１５とノード１６がトランジスタ２２を介して接続され、ノード１５−１６で の電圧が等化される。好ましくは、Ｖ_EQ信号は周期信号であり、Ｖ_IN1信号のあ らゆるパルスの前に発生する。Ｖ_EQ信号は、検出サイクルを開始するためにノー ド１５−１６の間の電圧を等化するのを助ける。代わりに、Ｖ_EQ信号のパルス・ サイクルは、Ｖ_IN1信号のパルスがＮ−１個発生するたびに発生する。 次に、位相検出器１０の動作について説明する。トランジスタ２１は、Ｖ_IN1 信号が高Ｖ_DD電圧であるときに電流Ｉをノード２３から電流源２４に接続する。 トランジスタ２１は、電流源２４に接続されているので、導電時には、電流Ｉの 量しか流さない。Ｖ_IN1信号は、各検出サイクルの始めを制御する。Ｖ_IN1信号の 電圧レベルがＶ_DD電圧に上昇したときには必ず、検出サイクルが開始される。 Ｖ_IN2の電圧レベルがＶ_REF電圧の電圧レベルよりも高く、Ｖ_IN1信号がＶ_DD電 圧であるとき（たとえば、時間ｔ₁から時間ｔ₂まで）、トランジスタ１９はトラ ンジスタ２０よりも多くの電流を導電する。したがって、トランジスタ１９はほ ぼすべてのＩ電流をノード２３に与える。ノード１５および１６はそれぞれ、ト ランジスタ１１−１４で形成された負荷素子からほぼ同じ量の電流を受けるので 、トランジスタ１９とトランジスタ２０が同じ量の電流をノード２３に流してい ない場合、キャパシタ１７はキャパシタ１８とは異なるように荷電される。この 場合、キャパシタ１８は、キャパシタ１７が放電している間に充電することが 間に差動電圧が生成され、したがって位相検出器１０の出力Ｖ_OUTで差動電圧が 生成される。出力Ｖ_OUTでの差動電圧は、Ｖ_IN2信号の電圧がＶ_REF基準電圧より も高い時間中、線形に増大する。 Ｖ_IN2信号の電圧レベルがＶ_REF電圧の電圧レベルよりも低く、Ｖ_IN1信号がＶ_{D D} 電圧であるとき（たとえば、時間ｔ₂から時間ｔ₃まで）、トランジスタ２０は ほぼすべてのＩ電流をノード２３に与える。このため、キャパシタ１７−１８は 不均一に充電される。この場合、キャパシタ１７は、キャパシタ１８が放電して いる間に充電することができる。このため、位相検出器１０の出力Ｖ_OUTでの差 動電力が線形に低下する。 Ｖ_IN1信号の電圧レベルがグラウンドになると、出力Ｖ_0UTでの差動電圧は変化 を止める。Ｖ_IN1信号とＶ_IN2信号が完全に直交する場合、ノード１５−１６の間 の差動電圧は、線形に零に近づき、Ｖ_IN1信号がグラウンドになったときには位 相検出器１０のＶ_OUT出力では正味差動電圧は生成されない。しかし、Ｖ_IN1信号 とＶ_IN2信号との間に直交位相誤りが存在する場合、位相検出サイクルの終わり にノード１５−１６の間に正味差動電圧が生成される。ノード１５−１６の間の 正味差動電圧は直交位相誤りの量にほぼ比例する。 好ましくは、位相検出器１０の出力Ｖ_OUTを比較器３９に接続して、２進直交 位相誤り出力が生成される。他の回路を使用して２進直交位相誤り出力を生成す ることもできる。 しかし、位相検出器１０の直交位相誤り検出に関する上記の説明では、ノード ２３でのトランジスタ１９−２１の寄生容量２５（ならびに回路中の他の容量） の影響が無視される望ましい状況が仮定されている。トランジスタ２１はスイッ チとして使用されるので、寄生キャパシタ２５は、トランジスタ２１のソースと グラウンドとの間の寄生容量を含む。 位相検出器１０の回路には寄生キャパシタ２５が存在するので、位相検出器１ ０は、Ｖ_IN1信号とＶ_IN2信号が完全な直交関係にあるときでも検出サイクルの終 わりに回路の出力Ｖ_OUTで正味差動電圧を生成する。 第３ｂ図に示した実施形態は、寄生容量のために回路の出力で発生する正味差 動電圧をなくする。第３ｂ図を参照すると分かるように、位相検出器４０は、電 源Ｖ_DDとノード４５および４６との間に接続されたトランジスタ４１−４４を含 む。位相検出器４０中のトランジスタ４１−４４の接続および機能は、第３ａ図 の位相検出器１０のトランジスタ１１−１４の接続および機能と同じである。 ノード４５はキャパシタ４７に接続され、キャパシタ４８はノード４６に接続 される。キャパシタ４８の容量はキャパシタ４７の容量にほぼ等しい。ノード４ ５−４６は次いで、トランジスタ４９−５１で形成された第１の回路と、トラン ジスタ５２−５４で形成された第２の回路に接続される。トランジスタ５１およ び５４は次いで回路６０に接続される。第３ｂ図から分かるように、回路６０は 基本的に、トランジスタ５１を通して第１の電流Ｉ₁を与える第１の電流源と、 トランジスタ５４を通して第２の電流Ｉ₂を与える第２の電流源とを含む。Ｉ₁電 流とＩ₂電流は共に、Ｉ_BIAS電流によって生成され収集される。 回路６０はＩ₁電流およびＩ₂電流を生成する。Ｉ₂電流の値は、Ｉ₁電流の値よ りも小さい。一実施形態では、Ｉ₂電流の値は、Ｉ₁電流の２０％−３０％の範囲 である。代替実施形態では、Ｉ₂電流の値は、Ｉ₁電流の２０％−３０％より大き くても、あるいは小さくてもよい。 一実施形態では、トランジスタ４９−５１および５２−５４はＮチャネルＭＯ ＳＦＥＴトランジスタである。代替実施形態では、トランジスタ４９−５１およ び５２−５４は、ＰチャネルＭＯＳＦＥＴトランジスタでも、バイポーラ・トラ ンジスタでもよい。一実施形態では、各トランジスタ５２−５３の寸法は各トラ ンジスタ４９−５０の寸法にほぼ等しく、トランジスタ５４の寸法はトランジス タ５１の寸法にほぼ等しい。 トランジスタ４９は、ノード４５およびノード５５に接続される。トランジス タ５０は、ノード４６および５５に接続される。トランジスタ５１は、回路６０ で形成された電流源Ｉ₁を介してノード５５をグラウンドに接続する。同様に、 トランジスタ５２はノード４６およびノード５６に接続される。トランジスタ５ ３は、ノード４５および５６に接続される。トランジスタ５４は、回路６０で形 成された電流源Ｉ₂を介してノード５６をグラウンドに接続する。トランジスタ ５１および５４のそれぞれのゲートはＶ_IN1信号を受ける。トランジスタ４９お よび５２のそれぞれのゲートはＶ_IN2信号を受け取り、トランジスタ５０および ５３のそれぞれのゲートはＶ_REF信号を受ける。。 寄生キャパシタ５７は、ノード５５およびグラウンドに接続され、寄生キャパ シタ５８は、ノード５６およびグラウンドに接続される。寄生キャパンタ５７は 、ノード５５でのトランジスタ４９−５１の寄生容量を含み、寄生キャパシタ５ ８は、ノード５６でのトランジスタ５２−５４の寄生容量を含む。寄生キャパシ タ５７は回路中の他の寄生容量も含む。トランジスタ５１はスイッチとして使用 されるので、寄生キャパシタ５７は、トランジスタ５１のソースとグラウンドと の間の寄生容量を含む。同様に、寄生キャパシタ５８は回路中の他の寄生容量も 含む。トランジスタ５４はスイッチとして使用されるので、寄生キャパシタ５８ はトランジスタ５４のソースとグラウンドとの間の寄生容量を含む。 トランジスタ４９−５１は、Ｖ_IN1信号およびＶ_IN2信号の位相誤りを検出する 。トランジスタ５２−５４は、回路中の寄生キャパシタ５７のための位相検出器 ４０の出力Ｖ_0UTでの正味差動電圧を打ち消す。前述のように、各トランジスタ ５２−５３は、各トランジスタ４９−５０の寸法にほぼ等しい寸法を有する。し たがって、寄生キャパシタ５８の容量は、寄生キャパシタ５７の容量にほぼ等し い。トランジスタ５２−５４の負の取り消し効果のために、寄生キャパシタ５７ −５８のために回路で生成される追加誤り電流は互いに取り消し合い、位相検出 器４０は、回路の寄生容量のために回路の出力Ｖ_OUTで生成される正味差動電圧 を経験しない。寄生キャパシタ５７−５８の容量がほぼ等しいので、寄生キャパ シタ５７−５８に関連する追加誤り電流もほぼ等しい。しかし、トランジスタ４ ９−５０および５２−５３は、それぞれの寄与が互いに減じ合うように交差接続 されている。このため、追加誤り電流は互いに取り消し合う。このため、位相検 出器４０は、Ｖ_IN1信号およびＶ_IN2信号の直交位相誤りを最小限の位相検出誤り で検出する。 次に、動作について説明する。論理ハイＶ_IN1信号によってトランジスタ５１ がオン操作されたとき、ノード５５での電圧レベルはただちには変化せず、その ため、トランジスタ５１内を流れる電流が電流Ｉ₁を超え、追加誤り電流が生成 される。この時点では、Ｖ_IN2信号の電圧レベルがＶ_REF電圧よりも高いので、こ の追加誤り電流がトランジスタ４９内を流れ、そのため、キャパシタ４７が追 加放電する。その間、論理ハイＶ_IN1信号によってトランジスタ５４もオン操作 されるので、ノード５６での電圧レベルはただちには変化せず、トランジスタ５ ４内を流れる追加誤り電流も生成される。この時点では、Ｖ_IN2信号の電圧レベ ルがＶ_REF電圧よりも高いので、追加誤り電流がトランジスタ５２内を流れ、そ のため、キャパシタ４８が追加放電する。寄生キャパシタ５７の容量は寄生キャ パシタ５８の容量に等しいので、トランジスタ５２内を流れる追加誤り電流は、 トランジスタ４９内の追加誤り電流にほぼ等しい。トランジスタ５２がノード４ ６に接続され、これに対してトランジスタ４９がノード４５に接続される場合、 トランジスタ５２によって生成される追加誤り電流は、トランジスタ４９によっ て生成される追加誤り電流を打ち消す。 Ｖ_IN2信号の電圧レベルがＶ_REF電圧の電圧レベルよりも低いとき、トランジス タ４９が導電する電流の量はトランジスタ５０が導電する電流の量よりもずっと 少なく、トランジスタ５２が導電する電流の量はトランジスタ５３が導電する電 流の量よりもずっと少ない。この時点で、ノード５５および５６のそれぞれでの 電圧レベルは低下する。これによって、寄生キャパシタ５７および５８が放電し 、トランジスタ５０および５３内を流れる電流がそれぞれ、減少する。これによ って、追加誤り電流がトランジスタ５０を通してキャパシタ４８へ流れ、トラン ジスタ５３を通してキャパシタ４７へも流れ、キャパシタ４７および４８がそれ ぞれ追加充電される。トランジスタ５０がノード４６に接続され、トランジスタ ５３がノード４５に接続され、トランジスタ５０中の追加誤り電流とトランジス タ５３中の追加誤り電流がほぼ等しい場合、キャパシタ４７および４８のそれぞ れへの追加充電は互いに取り消し合う。 また、寄生キャパシタ５７および５８のために、Ｖ_IN1信号によってトランジ スタ５１および５４がオフ操作された直後にはノード５５および５６のそれぞれ での電圧レベルは変化せず、そのため、追加誤り電流がトランジスタ５０を通し て寄生キャパシタ５１へ流れ、トランジスタ５３を通して寄生キャパシタ５８へ も流れる。追加誤り電流によって、キャパシタ４７および４８がそれぞれ追加放 電する。寄生キャパシタ５７の容量は寄生キャパシタ５８の容量にほぼ等しいの で、トランジスタ５０内を流れる追加誤り電流はトランジスタ５３内を流れる追 加誤り電流にほぼ等しい。トランジスタ５０がノード４６に接続され、トランジ スタ５３がノード４５に接続される場合、追加誤り電流は互いに取り消し合う。 そうすることによって、出力Ｖ_OUTでは寄生キャパシタ５８のための正味差動電 圧が生成されず、位相検出器４０は、Ｖ_IN1信号およびＶ_IN2信号の直交位相誤り を最小限の検出誤りで検出する。位相検出器４０のＶ_0UT出力は比較器３９に接 続され、２進直交位相誤り出力が生成される。代わりに、他の回路を使用して２ 進直交位相誤り出力を生成することもできる。 デューティ・サイクル補正増幅器回路は、不完全なデューティ・サイクルを有 する周期入力信号を受け取り、能動デューティ・サイクル補正を使用することに よって補正済みデューティ・サイクルを含む周期出力信号を出力する。一実施形 態では、この回路は、未補正周期入力信号を受け取り、未補正入力信号を反映す る中間信号電流を生成する。この中間信号電流は、信号電流を相殺する補正電流 と合計される。合計された電流は積分容量に入力される。積分キャパシタの間の 電圧は、有限値にクランプされる。容量およびクランプ電圧は、キャパシタの間 の電圧が入力信号の周期の大部分にわたってほぼ線形に変化する（すなわち、ス ルー限界）ように選択される。スルー制限クランプ電圧信号は次いで、ほぼ方形 の波を出力として再生する増幅器を駆動する。補正電流の量を変更することによ って、非線形ランプ入力（たとえば、かなり不均一の信号の立上りおよび立下り ）を有する未補正入力信号を、線形入力を有するように修正することができ、再 生された波形のデューティ・サイクルを、主として、スルー・プロセスによって 支配される周期の一部の制約を受ける範囲にわたって変更することができる。 デューティ・サイクル補正増幅器の一実施形態を第４図に示す。増幅器は入力 として、未補正入力信号ＩＮ₁+ １１０およびＩＮ₁- １１５ならびにエラー値ｅ ｒｒｏｒ+ １２５、ｅｒｒｏｒ- １２０を受ける。エラー信号は、デューティ・ サイクル誤りを測定するデューティ・サイクル誤り測定回路によって生成される 。この回路の出力は補正済み差動クロック信号１５０、１５５である。この回路 は、平行に接続された２つの演算トランスコンダクタンス増幅器（ＯＴＡ）から なる。未補正クロック信号入力１１０、１１５はトランジスタ対Ｍ３、Ｍ４を駆 動する。トランジスタＭ３およびＭ４の利得は、ほぼすべてのバイアス電流Ｉ_1BIAS １３０が交互にトランジスタＭ３およびＭ４内を流れるように、入力信号 の極性に応じて十分に高くされる。デューティ・サイクル誤り信号１２０、１２ ５は、デューティ・サイクル誤り測定回路によって生成され、トランジスタ対Ｍ １およびＭ２を駆動する。生成された出力電流は次いで、トランジスタＭ３およ びＭ４によって生成された電流に追加される。インバータＩｎｖ１およびＩｎｖ ２ １６０、１６５は好ましくは、理想的な無限利得インバータであり、所定の しきい値が交差されたときにインバータの出力が状態を変更し、したがって、方 形波出力の形成を助ける。 ＯＴＡの出力は、トランジスタＭ８およびＭ１０、ノード１７０の共通ドレー ン接続と、トランジスタＭ５およびＭ９、ノード１７５の共通ドレーン接続であ る。好ましくは、バイアス電流Ｉ_1BIAS、Ｉ_2B1A １３０、１４０を共通ドレーン 接続およびクランプ電圧（この実施形態では、クランプ電圧は電源電圧Ｖ_DDにほ ぼ等しい）に関連する容量と組み合わせて選択して所望のスルー制限特性を付与 し、入力信号のデューティ・サイクルを補正する。代わりに、別の容量構成要素 を使用して、積分容量機能を提供することができる。さらに、雑音やジッタ性能 など、他の考慮すべき点のために、ＯＴＡ出力１７０、１７５に接続されたより 大きな動作電流または明示的な追加容量が必要になることがある。したがって次 いで、ＯＴＡ出力１７０、１７５に明示的な追加容量が接続され、必要なスルー 制限特性が付与される。たとえば、ノード１７０、１７５とトランジスタＭ９お よびＭ１０のドレーン・ノードとの間にキャパシタを接続することができる。代 わりに、ノード１７０とグラウンドとの間およびノード１７５とグラウンドとの 間に別体のキャパシタ構成要素を接続することができる。 第５ａ図は、本発明の一実施形態のフェーズ・シフタを示す。このフェーズ・ シフタは、位相混合を使用して無限位相調整範囲を与える。位相混合は、入力信 号から導かれた位相差の２つの中間信号を混合することを含む。この実施形態で は、中間信号は４つの直交中間信号であり、０°、９０°、１８０°、２７０° の相対位相アライメントを有する。出力信号は常に、４つの中間信号のうちの２ つで境界付けされた位相平面の象限内に位置する位相を有する。位相混合は、出 力信号の位相が重み関数によって配置される象限を境界付けする各中間信号を乗 じ、結果を合計することによって行われる。 フェーズ・シフタ５６０は、遅延回路５１０と、位相補間器５８０と、フェー ズ・セレクタ５６２とを含む。遅延回路５７０は、位相混合プロセスで位相補間 器５８０によって使用される４つの中間信号を信号回線５７５を介して出力する 。この実施形態では、遅延回路は好ましくは、０°、９０°、１８０°、２７０ °の相対位相アライメントを有する中間信号を出力する。遅延回路５７０および 位相補間器５８０の結果として生じる固定遅延は、フィードバック・ループの構 成要素であるフェーズ・シフタ５６０によって出力信号から除去される。 直交中間信号を与える１つの方法では、遅延回路は、中間信号の周波数が入力 周波数の２分の１になるように入力信号に対して周波数分割演算を実行する必要 もある。この方法を実施する場合、第５ｃ図に示したように、ＸＯＲゲート６４ ０と、位相補間器６１０の出力の位相に対して位相が９０°だけずれた出力信号 を有する第２の位相補間器６２０とを含むように第５ａ図のフェーズ・シフタを 修正することができる。両方の位相補間器６１０、６２０の出力は、フェーズ・ シフタの出力周波数が入力周波数に等しくなるように周波数を２倍にするように 機能するＸＯＲゲート６４０への入力である。 位相補間器６２０は、信号回線６１５を介して直交中間信号を受ける。中間信 号は位相混合され、信号回線６３５を介して受け取った差動制御電圧信号ＶＣと 、信号回線６２５を介してフェーズ・セレクタ６３０から受け取った位相選択信 号に応答して入力信号から得た所望の移相を有する出力信号が信号回線６５５で 生成される。本発明はそのように制限されるものではないが、改良された電源雑 音拒否特性を得るには差動制御信号および回路が好ましい。フェーズ・セレクタ ６３０は、差動制御電圧信号ＶＣと、位相検出器によって与えられ信号回線６４ ５を介して受け取られる２進位相勾配信号に応答して位相混合を行うために使用 すべき、４つの中間信号のうちの２つを選択する。位相勾配信号は、フェーズ・ シフタ６００の移相を増加させなければならないか、それとも減少させなければ ならないかを示す。フェーズ・セレクタ６３０からの制御信号回線６３７を使用 して、各象限でチャージ・ポンプ１２０（第２図）のセンスを交互に反転させ、 有限制御電圧範囲を移相に対応させる（ｍｏｄｕｌｏ２π）ことができる。 第５ｂ図は、位相補間器の簡略化された一実施形態を示す。位相補間器は、差 動ｎチャネル電界効果トランジスタ（ＦＥＴ）対５０２および５０３を含む。差 動制御電圧ＶＣ₊およびＶＣ_-はそれぞれ、ＦＥＴ５０２および５０３のゲートに 結合される。差動対５０２および５０３は、固定電流源５０４および５０５と共 に、ＶＣ₊およびＶＣ_-の制御の下で差動電流を分岐５０６および５０７に送る。 図の実施形態では、５０４および５０５によって与えられる電流はそれぞれ、電 流源５０１によって与えられる電流よりも少なく、そのため、有限差動（ＶＣ₊ −ＶＣ_-）によって分岐５０６でも、あるいは分岐５０７でも零電流をもたらす ことができる。 差動制御電圧ＶＣの値は、位相補間器の右半分および左半分内を送られる電流 の量を決定する。分岐５０６中の電流は、電流源５０４から供給される電流とＦ ＥＴ５０２のドレーン電流の差に等しい。同様に、分岐５０７中の電流は、電流 源５０５から供給される電流と５０３のドレーン電流の差に等しい。ＶＣがＶ_{MA x} に等しいとき、ＦＥＴ５０２はＶＣ₊差動制御電圧によって完全にオンに切り替 えられ、そのため、ＦＥＴ５０２は電流源５０１からのほぼすべての電流を導電 する。負の差動制御電圧Ｖ_c-は負であり、そのため、ＦＥＴ５０３は導電しない 。これは、電流が分岐５０７内を流れ、分岐５０６内は流れないことを意味する 。ＶＣがＶ_MINに等しいとき、電流源５０１によって与えられるほぼすべての電 流がＦＥＴ５０３内を流れる。したがって、電流は分岐５０６内を流れ、分岐５ ０７内は流れない。Ｖ_MAXとＶ_MINの間の制御電圧レベルＶＣでは、電流は分岐５ ０６と分岐５０７の両方を流れることができる。 位相補間器の右半分および左半分中の電流を使用してキャパシタ５９０および ５９５が充電される。キャパシタ５９０および５９５はそれぞれ、比較器５９６ の正の端子および負の端子に結合される。比較器５９６は好ましくは、当技術分 野で周知の理想的な比較器として働く。フェーズ・ミキサ５５０は、信号回線５ ２５を介して受け取った選択信号に応答して、４つの中間位相ベクトルのうちの どの２つを使用してキャパシタ５９０および５９５と分岐５０６および５０７を 結合し結合解除するかを決定する。中間信号は、信号回線５１５を介して受け取 られる。 ＶＣが変動するにつれて、キャパシタ５９０および５９５内を流れる電流は、 最初は完全に第１の結合中間ベクトルに依存するが、その後第２の結合中間ベク トルに完全に依存する。各ベクトルに流れ込む電流の相対量は、差動制御電圧Ｖ Ｃによって設定され、キャパシタの相対充電・放電率を決定する。比較器５９６ は、正の端子での電圧が負の端子での電圧よりも正になったことを検出したとき に論理ハイを出力する。キャパシタ５９０および５９５の電圧は時変波形なので 、比較器の出力は、２つのキャパシタの波形がいつ交差するかを示す。この交差 点は、差動制御電圧ＶＣを変動させることによって変動する。 任意の種類のチャージ・ポンプを使用して電流をフェーズ・シフタに供給する ことができるが、差動チャージ・ポンプを使用することが好ましい。差動チャー ジ・ポンプの一実施形態を第６ａ図に示す。第６ａ図に示した実施形態では、負 荷は４つのＰチャネルＭＯＳデバイスで形成される。トランジスタＭ３およびＭ ６はダイオード接続され、交差接続されたトランジスタＭ４およびＭ５に平行に 配置される。トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６は、チャージ・ポンプ回路で 使用できるように、すべてほぼ同じ寸法に構成される。積分容量Ｃ₁は、駆動ト ランジスタＭ１およびＭ２のドレーンに接続された単一のデバイスとして示され ている。 駆動トランジスタＭ１およびＭ２のゲートを駆動する信号は、電流源のすべて の電流２１を積分容量Ｃ₁へ切り替えるのに十分な大きさの振幅のものであると 仮定される。 ダイオード接続されたデバイスＭ３、Ｍ６は共に正の差動抵抗をもたらす。正 の差動抵抗自体は、積分容量の望ましくない漏れ経路をもたらす。この漏れを低 減させるために、Ｍ３、Ｍ６中の電流は、トランジスタＭ４、Ｍ５の機能によっ て打ち消される。この機能は、負の抵抗の機能とみなすことができる。したがっ て、トランジスタＭ４、Ｍ５はＭ３、Ｍ６の漏れを下記のように打ち消す。 トランジスタＭ３およびＭ４は電流ミラーを備える。理想的な動作を仮定する と、この２つのデバイスは同じ電流を送る。デバイスＭ３およびＭ４のドレーン は容量のそれぞれの対向側に接続されるので、差動電流に対するこの接続による 正味寄与は零である。簡単に言えば、トランジスタＭ５、Ｍ６で形成された電流 ミラーにも同じ理論が当てはまり、そのため、トランジスタＭ３、Ｍ４、Ｍ５、 Ｍ６によってもたらされる正味差動抵抗は理想的には無限であり、駆動対Ｍ１、 Ｍ２の有限差動出力抵抗および固有のキャパシタ漏れのみが差動損失機構として 残る。 しかし、実際には、トランジスタの不一致のために、理想的な動作から逸脱す る。したがって、Ｍ４、Ｍ５による不完全な打ち消しがそれに比例するより小さ な効果を有するように、ダイオード接続されたデバイスＭ３、Ｍ６の有効抵抗と してできるだけ高い値を選択することが望ましい。Ｍ１、Ｍ２による電流源に対 する固有のカスコード効果があるので、Ｍ１、Ｍ２の有限差動出力抵抗の効果は 通常、無視することができる。チャージ・ポンプは、正と負のどちらかの方向の 制御入力信号によってすべての電流２１を積分容量へ切り替える。たとえば、Ｍ １をオン操作しＭ２をオフ操作する場合、トランジスタＭ１は電流源（トランジ スタまたはトランジスタの集合で実現されると仮定する）用のカスコード・デバ イスとして働き、有効インピーダンスをブーストする。 この議論は、Ｍ２がオンでありＭ１がオフであるケースに対称的に当てはまる 。したがって、Ｍ１、Ｍ２によってもたらされる漏れはほぼ無視することができ る。本発明の他の利点は、チャージ・ポンプのコモン・モード出力電圧が、正の 供給電圧よりもＰチャネル・デバイスの１ソース・ゲート電圧だけしか低くない ことである。 したがって、たとえば、電流源を遮断することによってチャージ・ポンプがデ ィスエーブルされた場合、コモン・モード・レベルをその平衡能動値からかけ離 れたものにすることができないため、回復は比較的迅速である。 第６ｂ図は、本発明のチャージ・ポンプ回路の第２の実施形態を示す。この実 施形態では、積分容量の交番接続が使用される。ある種の回路では、大部分の面 積効率的容量はＭＯＳトランジスタのゲート構造で形成される。そのようなキャ パシタでは、容量を最大にして過度の非線形性を避けるために、約１しきい値電 圧を超えるＤＣバイアスが必要である。この実施形態では、キャパシタを２つの 等しいキャパシタに分割し、各キャパシタをＶ_ssに結合することによってバイア ス基準が満たされる。この実施形態は、各キャパシタをＶ_ssに接続することによ って、電源（Ｖ_dd）雑音のフィルタリングを行う。ｐチャネル負荷デバイスを通 して結合される正の電源上の雑音は、キャパシタによってバイパスされ、後に続 く段へ渡される雑音の量が大幅に減少される。 有限制御電圧範囲を含むチャージ・ポンプを使用して無限移相を行うために、 当技術分野で良く知られているように、チャージ・ポンプの前方にマルチプレク サ１２３または類似の手段が配置され、チャージ・ポンプの方向が各象限で交互 に反転される。マルチプレクサ１２３を操作する制御信号は、フェーズ・シフタ １３０によって与えられる。たとえば、ＤＬＬがロックされていないとき、位相 検出器１１０は、ハイとローのどちらかの定信号を出力する。この例では、チャ ージ・ポンプはその最大電圧値に達するまで電流を増加させ続けることができる 。フェーズ・シフタ１３０は次いで、この状態を検知し、フェーズ・シフタ１３ ０中の象限を切り替え、チャージ・ポンプの前方に位置するマルチプレクサを、 補助入力を選択するように切り替える。チャージ・ポンプは次いで、方向を反転 させ、フェーズ・ロックが行われ、あるいは他の象限境界に達するまで電流を減 少させ続ける。これによって、チャージ・ポンプは、制御電圧を出力し続け、チ ャージ・ポンプ自体が有限出力範囲を有する場合でも無限移相範囲を与えること ができる。 本発明の遅延ロック・ループの代替実施形態を第７ａ図に示す。この実施形態 では、ＤＬＬ３１０、たとえば第２図のＤＬＬ回路を使用して、着信クロック信 号エッジ間に入力データ信号遷移が配置される高速ディジタル・システムのリモ ート部に配置されたデータ受信機３２０のセットアップ時間を補償することがで きる。この図では、データ受信機３２０とほぼ同様なデータ受信機が、ＤＬＬ３ １０中の位相検出器として機能する。ＤＬＬ３１０は、位相検出器の出力が平均 で５０％の時間だけハイになるまでフェーズ・シフタを使用して信号を調整する ので、定義上、この条件は、温度、供給電圧、プロセス変動とは独立に最適な瞬 間に着信データをサンプリングするように時間調整されたサンプル・クロック信 号に対応する。たとえば、データ受信機３２０のセットアップ時間が１ナノ秒で ある場合、サンプル・クロック信号は入力クロック信号から１ナノ秒だけ遅延す る。１ナノ秒のセットアップ時間値がプロセス、温度、供給電圧の変動と共に変 動する場合、ＤＬＬ３１０のデータ受信機／位相検出器も同様にプロセス、温度 、供給電圧の変動と共に変動するので、ＤＬＬ３１０は自動的に補償を行う。 他の実施形態を第７ｂ図に示す。ＤＬＬ３１２は、クロック信号を生成してデ ィジタル・システム中のデータを送るために使用される。具体的には、ＤＬＬ３ １２によって、データ信号出力遷移を厳密に着信クロック信号エッジ間に配置す ることができる。この実施形態では、位相が着信クロック信号エッジに直交する 送信クロック信号が生成される。好ましくは、第３図の直交位相検出器はＤＬＬ ３１２中の位相検出器要素として使用される。送信クロック信号はデータ送信機 ３２２に入力され、システムから出力されるデータのタイミングが制御される。 第８図を参照すると分かるように、代替実施形態では、位相検出器の出力を、 ディジタル・フィルタ、または位相比較器出力のシーケンスを調べ、必要に応じ て獲得のためのブースト電流をイネーブルする、プロセッサや状態マシンなど他 の信号処理装置に入力することができる。たとえば、ＤＬＬ出力クロックの位相 が入力クロックの位相よりも所定のサイクル数だけ遅れている場合、ブーストさ れた獲得がイネーブルされる。したがってたとえば、大部分の一般的なケースで は、複数の比較器出力に対して２進探索を実行し、対応する使用すべきブースト 電流値を求めることができる。 本発明を好ましい実施形態に関連して説明した。前記の説明に照らして多数の 変更、修正、変形、使用が当業者に明らかになることは自明である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ， ＶＮ (72)発明者 ホ，ツィル−チャン アメリカ合衆国 95131 カリフォルニア 州・サンホゼ・スタントン ウェイ・1412 (72)発明者 ジョンソン，マーク・グリフィン アメリカ合衆国 94022 カリフォルニア 州・ロスアルトス・アーブエロ ウェイ・ 125 【要約の続き】 ができる。これは、たとえばデータ伝送装置用に伝送ク ロックを生成するのにも使用できる。さらに、ＤＬＬ は、ディザ・ジッタを最小限に抑え、同時に獲得時間を 最小限に抑えるように制御される。また、デューティ・ サイクル補正増幅器を使用して、所望のデューティ・サ イクル、たとえば５０％を有するＤＬＬ出力クロックが 生成される。また、チャージ・ポンプへの入力が各位相 平面象限で交互に反転され、有限制御電圧範囲を有する 無限移相がイネーブルされる。

Claims (1)

1. 【特許請求の範囲】 １． 入力信号との所定のタイミング関係で出力信号を生成する回路であって 、 前記入力信号を受けるように結合され、その入力信号のデューティ・サイクル を所定のデューティ・サイクルに補正してデューティ・サイクル補正済み入力信 号を生成するデューティ・サイクル補正増幅器と、 前記入力信号と前記出力信号を受けるように結合され、出力信号の位相が入力 信号の位相よりも進んでいるか、遅れているかを示す出力信号を生成する位相検 出器と、 位相検出器の出力を受けるように結合され、出力電流を生成するチャージ・ポ ンプと、 デューティ・サイクル補正済み入力信号、位相検出器からの出力信号、チャー ジ・ポンプからの出力電流を受けるように結合され、デューティ・サイクル補正 済み入力信号の移相を位相検出器によって示される移相方向へ実行して出力信号 を生成し、チャージ・ポンプの出力電流によって駆動されるフェーズ・シフタと を備え、 位相検出器の出力が平均して時間の５０％だけ最初の状態の信号となるように 、出力信号の位相が入力信号の位相の周りでディザすることを特徴とする回路。 ２． 入力信号との所定のタイミング関係で出力信号を生成する回路であって 、 前記入力信号と前記出力信号を受けるように結合され、その出力信号の位相が 入力信号の位相よりも進んでいるか、それとも遅れているかを示す出力信号を生 成する位相検出器と、 前記位相検出器の出力を受けるように結合され、出力電流を生成するチャージ ・ポンプと、 チャージ・ポンプに結合され、回路が入力信号と出力信号との間の所望のタイ ミング関係を得るように機能する獲得モードであることを示すととともに、回路 がその獲得モードであることを示す第１の状態であるときに、前記チャージ・ポ ンプがより大きな出力電流を生成するブースト制御信号と、 入力信号、位相検出器からの出力信号、チャージ・ポンプからの出力電流を受 けるように結合され、入力信号の移相を位相検出器によって示される移相方向へ 実行して出力信号を生成し、チャージ・ポンプの出力電流によって駆動されるフ ェーズ・シフタとを備え、 回路が獲得モードであるときにはチャージ・ポンプによって出力される電流を 増加させ、回路が獲得モードでないときには電流出力をより低いレベルに維持す ることによって、回路中のジッタが最小限に抑えられることを特徴とする回路。 ３． 入力信号との所定のタイミング関係を有する出力信号を生成する方法で あって、 前記入力信号のデューティ・サイクルを所定のデューティ・サイクルに補正し てデューティ・サイクル補正済み入力信号を生成するステップと、 出力信号の位相が前記入力信号の位相よりも進んでいるか、それとも遅れてい るかを示す位相出力信号を生成するステップと、 電流を生成するステップと、 その電流によって駆動され、デューティ・サイクル補正済み入力信号の移相を 位相検出器によって示される移相方向へ実行して前記出力信号を生成するステッ プと、 出力信号の位相が、位相検出器の出力が平均で時間の５０％だけ最初の状態の 信号となるように入力信号の位相の周りでディザすることを特徴とする方法。