JPH05312850A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05312850A JPH05312850A JP4118662A JP11866292A JPH05312850A JP H05312850 A JPH05312850 A JP H05312850A JP 4118662 A JP4118662 A JP 4118662A JP 11866292 A JP11866292 A JP 11866292A JP H05312850 A JPH05312850 A JP H05312850A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- field effect
- gate
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】電圧比較器のレベルシフト回路において、交差
電流路を設け、浮遊容量の充放電時間を短くし、遅延時
間の短縮を図ること。 【構成】第７，第８のＰＭＯＳトランジスタＭ７，Ｍ８
と第９，第１０のＮＭＯＳトランジスタＭ９，Ｍ１０と
からなるレベルシフト回路において、新たに第２５のト
ランジスタＭ２５を接続し、ゲートには第１８〜第２４
までのトランジスタＭ１８〜Ｍ２４で構成されるパンシ
ョットトリガーパルス発生回路の出力信号を加えて、ト
ランジスタＭ２５による電流路を開閉することにより、
第１９，２０のトランジスタＭ１９，Ｍ２０のドレイン
の節点の充放電電流を相殺し、電圧変化を早め、遅延時
間を短縮することができる。
電流路を設け、浮遊容量の充放電時間を短くし、遅延時
間の短縮を図ること。 【構成】第７，第８のＰＭＯＳトランジスタＭ７，Ｍ８
と第９，第１０のＮＭＯＳトランジスタＭ９，Ｍ１０と
からなるレベルシフト回路において、新たに第２５のト
ランジスタＭ２５を接続し、ゲートには第１８〜第２４
までのトランジスタＭ１８〜Ｍ２４で構成されるパンシ
ョットトリガーパルス発生回路の出力信号を加えて、ト
ランジスタＭ２５による電流路を開閉することにより、
第１９，２０のトランジスタＭ１９，Ｍ２０のドレイン
の節点の充放電電流を相殺し、電圧変化を早め、遅延時
間を短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に電圧比較器を有する半導体集積回路に関する。
特に電圧比較器を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来の電圧比較器を、図４に示す。
【０００３】図４において、本半導体集積回路は、高位
側電源端子１と、出力端子２と、低位側電源端子３と、
反転入力端子４と、正相入力端子５と、第１乃至第９の
Ｐチャネル型ＭＯＳ（以下ＰＭＯＳと記す）トランジス
タＭ１乃至Ｍ９と、第１０乃至第１７のＮチャネル型Ｍ
ＯＳ（以下ＮＭＯＳと記す）トランジスタＭ１０乃至Ｍ
１７とを備えている。
側電源端子１と、出力端子２と、低位側電源端子３と、
反転入力端子４と、正相入力端子５と、第１乃至第９の
Ｐチャネル型ＭＯＳ（以下ＰＭＯＳと記す）トランジス
タＭ１乃至Ｍ９と、第１０乃至第１７のＮチャネル型Ｍ
ＯＳ（以下ＮＭＯＳと記す）トランジスタＭ１０乃至Ｍ
１７とを備えている。
【０００４】レベルシフト回路は、第７，第８のＰＭＯ
ＳトランジスタＭ７，Ｍ８，第１５，第１６のＮＭＯＳ
トランジスタＭ１５，Ｍ１６とで構成されている。第
７，第８のＰＭＯＳトランジスタＭ７，Ｍ８のゲートが
差動増幅器出力端子２に接続され、第８のＰＭＯＳトラ
ンジスタＭ８と第１６のＮＭＯＳトランジスタＭ１６の
ドレインから次段へ出力信号を与えている。
ＳトランジスタＭ７，Ｍ８，第１５，第１６のＮＭＯＳ
トランジスタＭ１５，Ｍ１６とで構成されている。第
７，第８のＰＭＯＳトランジスタＭ７，Ｍ８のゲートが
差動増幅器出力端子２に接続され、第８のＰＭＯＳトラ
ンジスタＭ８と第１６のＮＭＯＳトランジスタＭ１６の
ドレインから次段へ出力信号を与えている。
【０００５】次に動作について説明する。トランジスタ
のしきい値電圧Ｖｔｈを、ＰＭＯＳは−０．８ｖ、ＮＭ
ＯＳは０．８ｖとする。
のしきい値電圧Ｖｔｈを、ＰＭＯＳは−０．８ｖ、ＮＭ
ＯＳは０．８ｖとする。
【０００６】高位側電源端子１が５ｖ，反転入力端子１
のリファレンスとして２．５ｖ、正相入力端子５に初期
値２．４１ｖ，パルス値２．５１ｖの１Ｖｐｐのパルス
を加えた場合を例にする。正相入力端子５が２．４１ｖ
の時、第７，第８のＰＭＯＳトランジスタＭ７，Ｍ８の
ゲート間には、正相入力端子５と反転入力端子４との差
が、差動増幅器の利得倍された電圧が現れる。第７のＰ
ＭＯＳトランジスタＭ７のドレインは、第９のＮＭＯＳ
トランジスタＭ９のしきい値電圧Ｖｔｈの電圧値が、第
８のＰＭＯＳトランジスタＭ８には、高位側電源端子１
の電圧値が現れる。
のリファレンスとして２．５ｖ、正相入力端子５に初期
値２．４１ｖ，パルス値２．５１ｖの１Ｖｐｐのパルス
を加えた場合を例にする。正相入力端子５が２．４１ｖ
の時、第７，第８のＰＭＯＳトランジスタＭ７，Ｍ８の
ゲート間には、正相入力端子５と反転入力端子４との差
が、差動増幅器の利得倍された電圧が現れる。第７のＰ
ＭＯＳトランジスタＭ７のドレインは、第９のＮＭＯＳ
トランジスタＭ９のしきい値電圧Ｖｔｈの電圧値が、第
８のＰＭＯＳトランジスタＭ８には、高位側電源端子１
の電圧値が現れる。
【０００７】次に、正相入力端子５が反転入力端子４の
リファレンス電圧を越え、２．５１ｖまで上昇すると、
第７，第８のＰＭＯＳトランジスタＭ７，Ｍ８のゲート
間の電圧は反転し、第７のＰＭＯＳトランジスタＭ７の
ドレインは、第７のＰＭＯＳトランジスタＭ７，Ｍ８の
ゲート間の電圧は反転し、第７のＰＭＯＳトランジスタ
Ｍ７のドレインは、第７のＰＭＯＳ，第９のＮＭＯＳト
ランジスタＭ７，Ｍ９のＯＮ抵抗により分割された電圧
が現れ、第８のＰＭＯＳトランジスタＭ９のドレイン
は、低位側電圧源３の電圧値が現れる。レベルシフト回
路内の信号変化時において、各節点におけるゲート容量
及びドレイン，ソース拡散容量に対する充放電電流が流
れる。充放電が終了するまでの時間分だけ、レベルシフ
トの出力端の電圧変化も遅れ、全体の電圧比較器の遅延
時間を大きくしている。このシミュレーション結果を図
７に示す。
リファレンス電圧を越え、２．５１ｖまで上昇すると、
第７，第８のＰＭＯＳトランジスタＭ７，Ｍ８のゲート
間の電圧は反転し、第７のＰＭＯＳトランジスタＭ７の
ドレインは、第７のＰＭＯＳトランジスタＭ７，Ｍ８の
ゲート間の電圧は反転し、第７のＰＭＯＳトランジスタ
Ｍ７のドレインは、第７のＰＭＯＳ，第９のＮＭＯＳト
ランジスタＭ７，Ｍ９のＯＮ抵抗により分割された電圧
が現れ、第８のＰＭＯＳトランジスタＭ９のドレイン
は、低位側電圧源３の電圧値が現れる。レベルシフト回
路内の信号変化時において、各節点におけるゲート容量
及びドレイン，ソース拡散容量に対する充放電電流が流
れる。充放電が終了するまでの時間分だけ、レベルシフ
トの出力端の電圧変化も遅れ、全体の電圧比較器の遅延
時間を大きくしている。このシミュレーション結果を図
７に示す。
【０００８】図７において、横軸は秒〔ｓｅｃ〕，縦軸
は電圧〔ＶＯＬＴ〕であり、特性曲線として、入力信号
７１，出力信号７２が示されている。
は電圧〔ＶＯＬＴ〕であり、特性曲線として、入力信号
７１，出力信号７２が示されている。
【０００９】
【発明が解決しようとする課題】この従来のレベルシフ
ト回路を用いた電圧比較器では、レベルシフト回路の遅
延時間が大きく、高速動作には不適当である。
ト回路を用いた電圧比較器では、レベルシフト回路の遅
延時間が大きく、高速動作には不適当である。
【００１０】本発明の目的は、前記問題点を解決し、レ
ベルシフト回路の遅延時間を短縮し、高速動作が可能な
半導体集積回路を提供することにある。
ベルシフト回路の遅延時間を短縮し、高速動作が可能な
半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の構成は、正相入
力信号，反転入力信号がそれぞれ入力される差動増幅器
の一対の出力を、レベルシフト回路を介して、出力信号
となす半導体集積回路において、第１，第２の電界効果
トランジスタの直列体と第３，第４の電界効果トランジ
スタの直列体とを設け、前記第２の電界効果トランジス
タのドレイン又はソースとゲートと前記第４の電界効果
トランジスタのゲートとを互いに接続し、前記一対の出
力のうち第１の出力を前記第１の電界効果トランジスタ
のゲートに、第２の出力を前記第３の電界効果トランジ
スタのゲートにそれぞれ接続し、前記第４の電界効果ト
ランジスタのドレイン又はソースとゲートとを所定時間
電気的に閉じるスイッチを設けたことを特徴とする。
力信号，反転入力信号がそれぞれ入力される差動増幅器
の一対の出力を、レベルシフト回路を介して、出力信号
となす半導体集積回路において、第１，第２の電界効果
トランジスタの直列体と第３，第４の電界効果トランジ
スタの直列体とを設け、前記第２の電界効果トランジス
タのドレイン又はソースとゲートと前記第４の電界効果
トランジスタのゲートとを互いに接続し、前記一対の出
力のうち第１の出力を前記第１の電界効果トランジスタ
のゲートに、第２の出力を前記第３の電界効果トランジ
スタのゲートにそれぞれ接続し、前記第４の電界効果ト
ランジスタのドレイン又はソースとゲートとを所定時間
電気的に閉じるスイッチを設けたことを特徴とする。
【００１２】
【実施例】図１は本発明の第１の実施例の半導体集積回
路を示す回路図である。図１において、本実施例の半導
体集積回路の電圧比較回路は、高位側電源端子１と、低
位側電源端子３と、出力端子２と、反転入力端子４と、
正相入力端子５と、第１乃至第９のＰＭＯＳトランジス
タＭ１乃至Ｍ９と、第１０乃至第１７のＮＭＯＳトラン
ジスタＭ１０乃至Ｍ１７と、第１８乃至第２０のＰＭＯ
ＳトランジスタＭ１８乃至Ｍ２０と、第２１乃至第２５
のＮＭＯＳトランジスタＭ２１乃至Ｍ２５とを備えてい
る。
路を示す回路図である。図１において、本実施例の半導
体集積回路の電圧比較回路は、高位側電源端子１と、低
位側電源端子３と、出力端子２と、反転入力端子４と、
正相入力端子５と、第１乃至第９のＰＭＯＳトランジス
タＭ１乃至Ｍ９と、第１０乃至第１７のＮＭＯＳトラン
ジスタＭ１０乃至Ｍ１７と、第１８乃至第２０のＰＭＯ
ＳトランジスタＭ１８乃至Ｍ２０と、第２１乃至第２５
のＮＭＯＳトランジスタＭ２１乃至Ｍ２５とを備えてい
る。
【００１３】ここで、トランジスタＭ１乃至Ｍ１７とそ
の構成は、図４と同様であり、トランジスタＭ１８乃至
Ｍ２５の構成が図４にはない回路である。
の構成は、図４と同様であり、トランジスタＭ１８乃至
Ｍ２５の構成が図４にはない回路である。
【００１４】第１８，１９，２０のＰＭＯＳトランジス
タＭ１８，Ｍ１９，Ｍ２０と、第２１，２２，２３，２
４のＮＭＯＳトランジスタＭ２１〜Ｍ２４とは、ワンシ
ョットトリガーパルスを発生させる回路である。第２５
のＮＭＯＳトランジスタＭ２５は、トリガーパルスによ
り開閉される電流通過路を構成している。
タＭ１８，Ｍ１９，Ｍ２０と、第２１，２２，２３，２
４のＮＭＯＳトランジスタＭ２１〜Ｍ２４とは、ワンシ
ョットトリガーパルスを発生させる回路である。第２５
のＮＭＯＳトランジスタＭ２５は、トリガーパルスによ
り開閉される電流通過路を構成している。
【００１５】次に動作について説明する。第１９のトラ
ンジスタＭ１９がＯＮ，第２０のトランジスタＭ２０が
ＯＦＦとなる差動出力がある場合を例とする。トランジ
スタＭ１９のドレインには、トランジスタＭ１９，トラ
ンジスタＭ２４のＯＮ抵抗により分割された電圧（以下
ｈｉ電圧）が現れ、トランジスタＭ２０のドレインには
低位側電源の電圧（以下ｌｏｗ電圧）が現れる。トラン
ジスタＭ２１はＯＦＦ，トランジスタＭ２２はＯＮとな
り、トランジスタＭ２０のドレインの低（ｌｏｗ）電圧
が、トランジスタＭ２５のＮｃｈのゲートに加わる。
ンジスタＭ１９がＯＮ，第２０のトランジスタＭ２０が
ＯＦＦとなる差動出力がある場合を例とする。トランジ
スタＭ１９のドレインには、トランジスタＭ１９，トラ
ンジスタＭ２４のＯＮ抵抗により分割された電圧（以下
ｈｉ電圧）が現れ、トランジスタＭ２０のドレインには
低位側電源の電圧（以下ｌｏｗ電圧）が現れる。トラン
ジスタＭ２１はＯＦＦ，トランジスタＭ２２はＯＮとな
り、トランジスタＭ２０のドレインの低（ｌｏｗ）電圧
が、トランジスタＭ２５のＮｃｈのゲートに加わる。
【００１６】次に、差動出力の変化により、トランジス
タＭ２０がＯＮになると、トランジスタＭ２１がＯＮと
なり、トランジスタＭ１９のドレインのｈｉ電圧が、ト
ランジスタＭ２５のゲートに現れるが、差動出力がさら
に変化し、トランジスタＭ１９のドレインはｌｏｗ電圧
となる。このため、わずかな差動出力変化時のスリット
に合わせたパルスを発生させることができる。
タＭ２０がＯＮになると、トランジスタＭ２１がＯＮと
なり、トランジスタＭ１９のドレインのｈｉ電圧が、ト
ランジスタＭ２５のゲートに現れるが、差動出力がさら
に変化し、トランジスタＭ１９のドレインはｌｏｗ電圧
となる。このため、わずかな差動出力変化時のスリット
に合わせたパルスを発生させることができる。
【００１７】このパルスにより、トランジスタＭ２５を
駆動し、トランジスタＭ７のドレインからトランジスタ
Ｍ８のドレインへ又はトランジスタＭ８のドレインから
トランジスタＭ７のドレインへの電流路を、トランジス
タＭ３，Ｍ６のドレインの差動出力が、変化した一瞬間
だけ通路を開き、トランジスタＭ７，Ｍ８のドレインの
接点のお互いの充放電電流を相殺し、レベルシフト回路
の出力端の電圧変化を早め、遅延時間を短縮することが
できる。
駆動し、トランジスタＭ７のドレインからトランジスタ
Ｍ８のドレインへ又はトランジスタＭ８のドレインから
トランジスタＭ７のドレインへの電流路を、トランジス
タＭ３，Ｍ６のドレインの差動出力が、変化した一瞬間
だけ通路を開き、トランジスタＭ７，Ｍ８のドレインの
接点のお互いの充放電電流を相殺し、レベルシフト回路
の出力端の電圧変化を早め、遅延時間を短縮することが
できる。
【００１８】図１を、シミュレーションにて効果の確認
をする。図５は図１の回路におけるシミュレーション結
果を示す波形図である。図５において、出力信５１の波
形が、従来回路の図７よりも遅延時間の短縮されている
様子が現れている。図６では、入力信号６１とトリガー
パルス６２とを示したものである。
をする。図５は図１の回路におけるシミュレーション結
果を示す波形図である。図５において、出力信５１の波
形が、従来回路の図７よりも遅延時間の短縮されている
様子が現れている。図６では、入力信号６１とトリガー
パルス６２とを示したものである。
【００１９】図５において、横軸は秒〔ｓｅｃ〕，縦軸
は電圧〔ＶＯＬＴ〕であり、入力信号５３，トリガーパ
ルス５２，出力信号５１が示されている。
は電圧〔ＶＯＬＴ〕であり、入力信号５３，トリガーパ
ルス５２，出力信号５１が示されている。
【００２０】図２は本発明の第２の実施例の半導体集積
回路の電圧比較器を示す回路図である。
回路の電圧比較器を示す回路図である。
【００２１】図２において、本実施例は、反転論理素子
（インバータ）ＩＮ１と、第２６のＰＭＯＳトランジス
タＭ２６とを備えている。この他の回路部分は、図１と
同様である。
（インバータ）ＩＮ１と、第２６のＰＭＯＳトランジス
タＭ２６とを備えている。この他の回路部分は、図１と
同様である。
【００２２】トランジスタＭ２６のドレイン，ソース
を、ＮＭＯＳトランジスタＭ２５のドレイン，ソースに
並列に接続し、ゲートを反転論理素子ＩＮ１の出力に接
続し、この反転論理素子ＩＮ１の入力は、トランジスタ
Ｍ２５のゲートに接続する。トランジスタＭ２６が付加
されることにより、図１の回路によるＯＮ抵抗を更に小
さくすることができ、より高速化が図れる。
を、ＮＭＯＳトランジスタＭ２５のドレイン，ソースに
並列に接続し、ゲートを反転論理素子ＩＮ１の出力に接
続し、この反転論理素子ＩＮ１の入力は、トランジスタ
Ｍ２５のゲートに接続する。トランジスタＭ２６が付加
されることにより、図１の回路によるＯＮ抵抗を更に小
さくすることができ、より高速化が図れる。
【００２３】尚、図１，図２で使用している電流通過路
を、図３のスイッチ回路Ｓ１とし、その他の回路部分は
図３に示されるような構成となる。スイッチ回路Ｓ１
は、同様な機能であれば、図１，図２に限定されず、い
かなる回路でもよい。
を、図３のスイッチ回路Ｓ１とし、その他の回路部分は
図３に示されるような構成となる。スイッチ回路Ｓ１
は、同様な機能であれば、図１，図２に限定されず、い
かなる回路でもよい。
【００２４】
【発明の効果】以上説明した様に、本発明は、電圧比較
器の入力信号により発生した制御信号によりレベルシフ
ト回路の電流通過路を開閉することにより、遅延時間が
短縮され、高速動作が可能となるという効果がある。
器の入力信号により発生した制御信号によりレベルシフ
ト回路の電流通過路を開閉することにより、遅延時間が
短縮され、高速動作が可能となるという効果がある。
【図１】本発明の第１の実施例の半導体集積回路を示す
回路図である。
回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の概念をブロックで示す回路図である。
【図４】従来の電圧比較器を示す回路図である。
【図５】図１によるシミュレーション波形の一部を示す
特性図である。
特性図である。
【図６】図１によるシミュレーション波形の他部を示す
特性図である。
特性図である。
【図７】図４によるシミュレーション波形を示す特性図
である。
である。
Ｍ１〜Ｍ９，Ｍ１８〜Ｍ２０，Ｍ２６ Ｐチャネル型
電界効果型ＭＯＳトランジスタ Ｍ１０〜Ｍ１７，Ｍ２１〜Ｍ２５ Ｎチャネル型電界
効果型ＭＯＳトランジスタ ＩＮ１ 反転論理回路 Ｓ１ スイッチ回路 １ 高位側電源端子 ２ 出力端子 ３ 低位側電源端子 ４ 反転入力端子 ５ 正相入力端子 ６ 制御信号入力端子
電界効果型ＭＯＳトランジスタ Ｍ１０〜Ｍ１７，Ｍ２１〜Ｍ２５ Ｎチャネル型電界
効果型ＭＯＳトランジスタ ＩＮ１ 反転論理回路 Ｓ１ スイッチ回路 １ 高位側電源端子 ２ 出力端子 ３ 低位側電源端子 ４ 反転入力端子 ５ 正相入力端子 ６ 制御信号入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/017 8941−5Ｊ
Claims (2)
- 【請求項１】 正相入力信号，反転入力信号がそれぞれ
入力される差動増幅器の一対の出力を、レベルシフト回
路を介して、出力信号となす半導体集積回路において、
第１，第２の電界効果トランジスタの直列体と第３，第
４の電界効果トランジスタの直列体とを設け、前記第２
の電界効果トランジスタのドレイン又はソースとゲート
と前記第４の電界効果トランジスタのゲートとを互いに
接続し、前記一対の出力のうち第１の出力を前記第１の
電界効果トランジスタのゲートに、第２の出力を前記第
３の電界効果トランジスタのゲートにそれぞれ接続し、
前記第４の電界効果トランジスタのドレイン又はソース
とゲートとを所定時間電気的に閉じるスイッチを設けた
ことを特徴とする半導体集積回路。 - 【請求項２】 スイッチが、ワンショット・トリガーパ
ルス発生器で生じたトリガーパルスにより開閉されるも
のである請求項１記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118662A JPH05312850A (ja) | 1992-05-12 | 1992-05-12 | 半導体集積回路 |
| US08/056,508 US5362995A (en) | 1992-05-12 | 1993-05-03 | Voltage comparing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118662A JPH05312850A (ja) | 1992-05-12 | 1992-05-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05312850A true JPH05312850A (ja) | 1993-11-26 |
Family
ID=14742116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118662A Withdrawn JPH05312850A (ja) | 1992-05-12 | 1992-05-12 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5362995A (ja) |
| JP (1) | JPH05312850A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488321A (en) * | 1993-04-07 | 1996-01-30 | Rambus, Inc. | Static high speed comparator |
| JP3321246B2 (ja) * | 1993-06-08 | 2002-09-03 | 株式会社東芝 | 電流制御電圧発生回路 |
| US5451898A (en) * | 1993-11-12 | 1995-09-19 | Rambus, Inc. | Bias circuit and differential amplifier having stabilized output swing |
| US5422529A (en) * | 1993-12-10 | 1995-06-06 | Rambus, Inc. | Differential charge pump circuit with high differential and low common mode impedance |
| AU1738995A (en) | 1994-02-15 | 1995-08-29 | Rambus Inc. | A phase detector with minimized phase detection error |
| JP3754070B2 (ja) | 1994-02-15 | 2006-03-08 | ラムバス・インコーポレーテッド | 遅延ロック・ループ |
| US5517148A (en) * | 1994-10-31 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Low current differential level shifter |
| US5614852A (en) * | 1995-08-08 | 1997-03-25 | Harris Corp. | Wide common mode range comparator and method |
| US6642746B2 (en) | 1996-01-02 | 2003-11-04 | Rambus Inc. | Phase detector with minimized phase detection error |
| US5798660A (en) * | 1996-06-13 | 1998-08-25 | Tritech Microelectronics International Pte Ltd. | Cascoded differential pair amplifier with current injection for gain enhancement |
| US5825209A (en) * | 1997-02-27 | 1998-10-20 | Rambus Inc. | Quadrature phase detector |
| DE19713144C2 (de) | 1997-03-27 | 1999-01-28 | Siemens Ag | Komparator für großen Versorgungsspannungsbereich |
| JP3673058B2 (ja) * | 1997-04-08 | 2005-07-20 | 株式会社東芝 | コンパレータ回路 |
| US6448821B1 (en) * | 2000-02-25 | 2002-09-10 | National Semiconductor Corporation | Comparator circuit for comparing differential input signal with reference signal and method |
| KR100587087B1 (ko) * | 2004-11-15 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 장치용 내부전압 발생기 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1225620B (it) * | 1988-10-06 | 1990-11-22 | Sgs Thomson Microelectronics | Comparatore cmos interamente differenziale a grande risoluzione |
| US5196737A (en) * | 1991-04-09 | 1993-03-23 | Harris Corporation | Latching comparator employing transfer gates |
| KR940001816B1 (ko) * | 1991-07-26 | 1994-03-09 | 삼성전자 주식회사 | 슬루우레이트 스피드엎 회로 |
| US5311071A (en) * | 1991-10-21 | 1994-05-10 | Silicon Systems, Inc. | High speed threshold crossing detector with reset |
| JP3320434B2 (ja) * | 1991-11-28 | 2002-09-03 | 沖電気工業株式会社 | 演算増幅回路 |
-
1992
- 1992-05-12 JP JP4118662A patent/JPH05312850A/ja not_active Withdrawn
-
1993
- 1993-05-03 US US08/056,508 patent/US5362995A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5362995A (en) | 1994-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3625851B2 (ja) | レベルシフタ回路 | |
| JPH05312850A (ja) | 半導体集積回路 | |
| US5043604A (en) | Output buffer circuit having a level conversion function | |
| US6281710B1 (en) | Selective latch for a domino logic gate | |
| JP3288249B2 (ja) | パワーオンリセット回路 | |
| EP0434090A1 (en) | C-MOS differential sense amplifier | |
| JPS63119314A (ja) | 集積回路発振器 | |
| JP3702159B2 (ja) | 半導体集積回路装置 | |
| JP2915625B2 (ja) | データ出力回路 | |
| JP3319559B2 (ja) | オートクリア回路 | |
| US5986463A (en) | Differential signal generating circuit having current spike suppressing circuit | |
| US6037815A (en) | Pulse generating circuit having address transition detecting circuit | |
| JP2968826B2 (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| EP0069444A2 (en) | Trigger pulse generator | |
| US6351155B1 (en) | High-speed sense amplifier capable of cascade connection | |
| JP3819036B2 (ja) | 急峻な側縁を有する遅延段 | |
| JPH05242682A (ja) | 差動増幅回路 | |
| KR100211122B1 (ko) | 반도체 집적 회로 장치용 발진 회로 | |
| JPH04209396A (ja) | 電位発生回路 | |
| JP2990065B2 (ja) | センスアンプ回路 | |
| JPS62194736A (ja) | 半導体集積回路 | |
| JP2944255B2 (ja) | 論理回路 | |
| JPH0511682B2 (ja) | ||
| JP2000106521A (ja) | 発振回路 | |
| JPH05145382A (ja) | パルス遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |