JP3673058B2 - コンパレータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はアナログ回路技術及びディジタル・アナログ変換技術に用いられるコンパレータに関する。
【０００２】
【従来の技術】
現在、差動アンプを使用するような回路技術において、例えばアナログ・ディジタル変換回路の差動チョッパ型コンパレータのように、ある基準電圧ＶＲＥＦで動作点を安定しなくてはならないものには、フィードバック用のアンプを用いるのが一般的である。
【０００３】
図４は、動作点を安定させるフィードバック用のアンプを有するコンパレータ回路の従来の回路図である。抵抗素子（Ｒ1 ，Ｒ2 ）を使用して、レベル検出器としての差動アンプ（コンパレータ）ＡＭＰ1 の２出力に対する中点の電圧Ｖｍを作る。フィードバック用のアンプＡＭＰ2 によって、上記電圧Ｖｍと基準電圧ＶＲＥＦとの差動増幅出力を上記ＡＭＰ1 にフィードバックさせて動作点を安定させる。
【０００４】
上記構成では、回路素子の中では専有面積が大きなものとなる抵抗素子（Ｒ1 ，Ｒ2 ）を用いている。小さな抵抗素子を使用しようとすると抵抗値が小さくなり、コンパレータ出力（ＡＭＰ1 の出力）のゲインが減ってしまう問題があるので、抵抗値を大きく作らねばならず、チップ面積が大きくなる。
【０００５】
【発明が解決しようとする課題】
従来、動作点を安定させるフィードバック用のアンプを有するコンパレータ回路では、フィードバック用のアンプ構成が抵抗素子を利用する関係上、回路の占有面積が大きくなる問題があった。
この発明の課題は、抵抗素子を利用しないフィードバック用のアンプを有して、回路規模を縮小させるコンパレータ回路を提供することである。
【０００６】
【課題を解決するための手段】
この発明のコンパレータ回路は、非反転出力、反転出力を有する差動アンプと、４つの入力用のトランジスタを設けその各ゲートに対応する第１非反転入力と第２非反転入力、第１反転入力と第２反転入力を有し、これら４つの入力用のトランジスタに関し、前記第１非反転入力と第２非反転入力に応じた２つのトランジスタの電流通路の一端は共通接続されると共に前記第１反転入力と第２反転入力に応じた２つのトランジスタの電流通路の一端は共通接続され、かつ前記各トランジスタの電流通路の他端は共通に定電流源に接続される構成を備え、前記第１反転入力と第２反転入力に基準電圧を供給し、前記第１非反転入力と第２非反転入力に前記差動アンプの非反転出力、反転出力をそれぞれ接続し、前記基準電圧を供給した２つのトランジスタの電流通路の一端の共通接続点を出力として前記差動アンプの動作を制御するようにしたフィードバック用のアンプとを具備したことを特徴とする。
この発明では、差動アンプの２つの出力電圧差（非反転出力、反転出力）が小さい、またはほぼ等しいときにだけ動作点を安定させる構成となる。
【０００７】
【発明の実施の形態】
まず、この発明の前提として、コンパレータの動作点を安定させるフィードバック用のアンプとして、ＤＤＡ（Differential-Difference Amplifier ）を採用する回路を考える（図５）。このＤＤＡについては、 “A Versatile Building Block: The CMOS Differential Difference Amplifier”IEEE J.Solid-state Circuits,vol.sc-22,pp.287,Apr.1987に詳細に記載されている。
【０００８】
図５の回路構成によれば、２出力の電圧を足したものが基準電圧ＶＲＥＦの２倍になるようにフィードバックがかかり、動作点が安定するため、抵抗を使用しなくても良い回路構成になる。しかしながら、このＤＤＡは、回路構成が複雑になってしまうという問題があり、コスト高と共に面積も多少大きくなり、採用しづらい。
【０００９】
そこで、この発明は、回路構成が簡単で、面積を小さくできる、動作点が安定するコンパレータ回路を構成する。
差動チョッパ型コンパレータのように、入力と出力をそれぞれショートさせるような回路構成の場合、入力電圧を比較する直前の２出力（ＶＯＵＴ（＋）とＶＯＵＴ（−））の電圧がほぼ等しくなった時にだけフィードバックをかけ、動作点を安定させれば良い。この発明は、そこに着目した。
【００１０】
図１は、この発明の第１の実施形態によるコンパレータ回路の構成を示す回路図であり、動作点を安定させるフィードバック用のアンプを有している。この発明ではフィードバック用のアンプ11の構成が重要である。すなわち、アンプ11は、レベル検出用としての差動アンプ（コンパレータ）ＡＭＰ1 の２出力（反転出力、非反転出力）の電圧がほぼ等しくなった時だけフィードバックをかけるよう動作させるものとする。従って、このアンプ11の入力段トランジスタＴｒ1 とＴｒ2 、Ｔｒ3 とＴｒ4 にはそれぞれ略等しい電圧がかかるので、ＤＤＡのように多入力に対してリニアなアンプ構成は必要なく、このような簡単な１段のアンプで動作点を安定させることができる。このような構成によれば、抵抗を使用しないため、コンパレータ出力のゲインはかなり大きくなり、また、面積も縮小できる。
【００１１】
図２は、この発明の第２の実施形態による構成であり、この発明のコンパレータ回路（ＦＢＣＭＰ）が適用される差動チョッパ型コンパレータを示す回路図である。その回路動作を以下、簡単に説明する。
【００１２】
すなわち、信号φとその相補信号／φ（図では上にバーが付く）により、アナログ入力Ａinと、基準電位ＶＲＥＦが相補的にコンパレータ回路ＦＢＣＭＰに伝達される。信号φでスイッチオンの時（オートゼロと呼ばれる）には、ＳＷ1 ，ＳＷ2 により、コンパレータ回路の入出力がショートされ、ある動作電圧Ｖopで安定する。このとき容量Ｃ2 に蓄えられる電荷Ｑ1 は、
Ｑ1 ＝Ｃ2 （Ｖop−Ａin） …（１）
次に信号φでスイッチオフし、／φがスイッチオンの時には、Ｑ1 はそのままなので、コンパレータ回路の反転入力側の電圧Ｖin(-) は、
Ｖin(-) ＝（ＶＲＥＦ−Ａin）＋Ｖop …（２）
そして、非反転入力側の電圧Ｖin(+) は、入力電圧の変化がないので電圧変化はなく、
Ｖin(+) ＝Ｖop …（３）
である。よって、ＶＲＥＦとＡinの入力電圧レベルの比較検出が行われる。
【００１３】
上記構成によれば、コンパレータ回路ＦＢＣＭＰは、入力と出力をそれぞれショートさせるような回路構成であるため、図１に示したようなフィードバック用のアンプ11を組み込んで、回路の動作点を安定させることができる。この場合、２出力（ＶＯＵＴ（＋）とＶＯＵＴ（−））の電圧がほぼ等しくなった時、アンプ11の作用でフィードバックをかけ、動作点を安定させる。
【００１４】
ただし、この回路は、２つの出力電圧がほぼ等しい場合にだけ動作点をある基準電圧に安定させることを目的としているため、例えば図１において、差動アンプ（コンパレータ）ＡＭＰ1 の出力ＣＯＵＴ（＋），ＣＯＵＴ（−）の電圧が大きく振れ、この発明に係るフィードバック用アンプ11の入力トランジスタＴｒ1 がオフするとすれば、もう一方のトランジスタＴｒ2 と、ＶＲＥＦが入力される２つのトランジスタＴｒ3 ，Ｔｒ4 とのアンプ動作になる。よって、オンしている方の入力電圧（ＡＭＰ1 から見ると出力電圧）をＶogとし、入力段のトランジスタのしきい電圧をＶthとし、４つのトランジスタが接続されている共通ソース側の電圧をＶisとすると、
２（ＶＲＥＦ−Ｖis−Ｖth）＝（Ｖog−Ｖis−Ｖth） …（４）
（よって、Ｖref ≠Ｖog）
になるようにフィードバックがかかるため、動作点がずれることになる。
【００１５】
このようなことから、この発明に関するコンパレータ回路ＦＢＣＭＰは、非反転出力と反転出力の電位差が小さい、もしくは同程度の時にフィードバックにより動作点が安定すると、通常動作が行えるような構成に採用することを条件の一つとする。
【００１６】
図３は、この発明の第３の実施形態による構成であり、この発明の図１のコンパレータ回路（ＦＢＣＭＰ）の具体的な回路図を示している。コンパレータとしてのＡＭＰ1 は、ＰチャネルＭＯＳトランジスタＴｒ13，14を介して電源が供給される。トランジスタＴｒ13，14の共通ゲートには後述するフィードバック用のアンプ11からの制御出力ＦＢＯＵＴが供給される。
【００１７】
これらのトランジスタＴｒ13，14の各ドレインはそれぞれＮチャネルＭＯＳトランジスタＴｒ6 ，7 のドレインに接続される。トランジスタＴｒ6 ，7 のソースは共通接続され、定電流源を作るＮチャネルＭＯＳトランジスタＴｒ8 を介して接地される。トランジスタＴｒ6 ，7 の各ゲートはそれぞれ非反転入力（ＣＩＮ（＋））、反転入力（ＣＩＮ（−））である。トランジスタＴｒ6 とＴｒ13のドレイン接続点は反転出力（ＣＯＵＴ（−）であり、ＶＯＵＴ（−））であり、トランジスタＴｒ7 とＴｒ14のドレイン接続点は非反転出力（ＣＯＵＴ（＋）であり、ＶＯＵＴ（＋））である。上記非反転入力（ＣＩＮ（＋））と反転出力 （ＣＯＵＴ（−），ＶＯＵＴ（−））は、スイッチＳＷ1 により導通制御される。上記反転入力（ＣＩＮ（−））と非反転出力（ＣＯＵＴ（＋），ＶＯＵＴ（＋））は、スイッチＳＷ2 により導通制御される。
【００１８】
フィードバック用のアンプ11は、ゲート，ドレイン間が接続されている各ＰチャネルＭＯＳトランジスタＴｒ11，12を介して電源が供給される。トランジスタＴｒ12のドレインはトランジスタＴｒ1 ，2 のドレイン共通に接続される。トランジスタＴｒ1 ，2 のゲートにはそれぞれ、上記コンパレータＣＭＰの反転出力（ＣＯＵＴ（−））、非反転出力（（ＣＯＵＴ（＋））に接続される。また、トランジスタＴｒ11のドレインはトランジスタＴｒ3 ，4 のドレイン共通に接続される。トランジスタＴｒ3 ，4 のゲートにはそれぞれ、基準電圧ＶＲＥＦが供給される。これらトランジスタＴｒ1 〜4 のソースは共通接続され、定電流源を作るＮチャネルＭＯＳトランジスタＴｒ5 を介して接地される。トランジスタＴｒ11のドレインにおいて制御出力ＦＢＯＵＴが生成され、ＡＭＰ1 のＰチャネルＭＯＳトランジスタＴｒ13，14の共通ゲートに供給する。
【００１９】
上記のような回路構成のコンパレータ回路では、オートゼロの間、スイッチＳＷ1 ，ＳＷ2 がオンしており、ＣＩＮ（＋）とＣＯＵＴ（−）、ＣＩＮ（−）とＣＯＵＴ（＋）がショートしている。アンプのオフセットは微小なため、２出力ＣＯＵＴ（＋），ＣＯＵＴ（−）はほぼ同電位になる。このため、フィードバック用のアンプは、多入力ではあるが、ＤＤＡ等のリニアなものは必要でなく、トランジスタＴｒ1 〜4 の１段の簡単な回路構成で動作点を安定させることができる。
【００２０】
従って、この発明の構成は、コンパレータとして機能するメインの差動アンプの２つの出力電圧（非反転出力、反転出力）の差が小さく、ほぼ等しいときにだけ動作点をある基準電圧に安定させて通常動作を行えるという条件のコンパレータ回路に好適であり、その回路構成は簡素でかつゲインの大きなコンパレータ回路が実現できる。
【００２１】
【発明の効果】
以上説明したようにこの発明によれば、通常動作を行うには、ある条件が必要ではあるが、かなり簡単な回路構成になり、面積が縮小し、ゲインも大きなコンパレータ回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるコンパレータ回路の構成を示す回路図。
【図２】この発明の第２の実施形態による構成であり、図１のコンパレータ回路（ＦＢＣＭＰ）が適用される差動チョッパ型コンパレータを示す回路図。
【図３】この発明の第３の実施形態による構成であり、図１のコンパレータ回路（ＦＢＣＭＰ）の具体的な回路図。
【図４】動作点を安定させるフィードバック用のアンプを有するコンパレータ回路の従来の回路図。
【図５】この発明の前提として示す、コンパレータの動作点を安定させる多入力のフィードバック用のアンプであるＤＤＡを用いる回路図。
【符号の説明】
ＡＭＰ1 …レベル検出用としての差動アンプ（コンパレータ）
11…フィードバック用のアンプ
Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 …入力段トランジスタ
【発明の属する技術分野】
この発明はアナログ回路技術及びディジタル・アナログ変換技術に用いられるコンパレータに関する。
【０００２】
【従来の技術】
現在、差動アンプを使用するような回路技術において、例えばアナログ・ディジタル変換回路の差動チョッパ型コンパレータのように、ある基準電圧ＶＲＥＦで動作点を安定しなくてはならないものには、フィードバック用のアンプを用いるのが一般的である。
【０００３】
図４は、動作点を安定させるフィードバック用のアンプを有するコンパレータ回路の従来の回路図である。抵抗素子（Ｒ1 ，Ｒ2 ）を使用して、レベル検出器としての差動アンプ（コンパレータ）ＡＭＰ1 の２出力に対する中点の電圧Ｖｍを作る。フィードバック用のアンプＡＭＰ2 によって、上記電圧Ｖｍと基準電圧ＶＲＥＦとの差動増幅出力を上記ＡＭＰ1 にフィードバックさせて動作点を安定させる。
【０００４】
上記構成では、回路素子の中では専有面積が大きなものとなる抵抗素子（Ｒ1 ，Ｒ2 ）を用いている。小さな抵抗素子を使用しようとすると抵抗値が小さくなり、コンパレータ出力（ＡＭＰ1 の出力）のゲインが減ってしまう問題があるので、抵抗値を大きく作らねばならず、チップ面積が大きくなる。
【０００５】
【発明が解決しようとする課題】
従来、動作点を安定させるフィードバック用のアンプを有するコンパレータ回路では、フィードバック用のアンプ構成が抵抗素子を利用する関係上、回路の占有面積が大きくなる問題があった。
この発明の課題は、抵抗素子を利用しないフィードバック用のアンプを有して、回路規模を縮小させるコンパレータ回路を提供することである。
【０００６】
【課題を解決するための手段】
この発明のコンパレータ回路は、非反転出力、反転出力を有する差動アンプと、４つの入力用のトランジスタを設けその各ゲートに対応する第１非反転入力と第２非反転入力、第１反転入力と第２反転入力を有し、これら４つの入力用のトランジスタに関し、前記第１非反転入力と第２非反転入力に応じた２つのトランジスタの電流通路の一端は共通接続されると共に前記第１反転入力と第２反転入力に応じた２つのトランジスタの電流通路の一端は共通接続され、かつ前記各トランジスタの電流通路の他端は共通に定電流源に接続される構成を備え、前記第１反転入力と第２反転入力に基準電圧を供給し、前記第１非反転入力と第２非反転入力に前記差動アンプの非反転出力、反転出力をそれぞれ接続し、前記基準電圧を供給した２つのトランジスタの電流通路の一端の共通接続点を出力として前記差動アンプの動作を制御するようにしたフィードバック用のアンプとを具備したことを特徴とする。
この発明では、差動アンプの２つの出力電圧差（非反転出力、反転出力）が小さい、またはほぼ等しいときにだけ動作点を安定させる構成となる。
【０００７】
【発明の実施の形態】
まず、この発明の前提として、コンパレータの動作点を安定させるフィードバック用のアンプとして、ＤＤＡ（Differential-Difference Amplifier ）を採用する回路を考える（図５）。このＤＤＡについては、 “A Versatile Building Block: The CMOS Differential Difference Amplifier”IEEE J.Solid-state Circuits,vol.sc-22,pp.287,Apr.1987に詳細に記載されている。
【０００８】
図５の回路構成によれば、２出力の電圧を足したものが基準電圧ＶＲＥＦの２倍になるようにフィードバックがかかり、動作点が安定するため、抵抗を使用しなくても良い回路構成になる。しかしながら、このＤＤＡは、回路構成が複雑になってしまうという問題があり、コスト高と共に面積も多少大きくなり、採用しづらい。
【０００９】
そこで、この発明は、回路構成が簡単で、面積を小さくできる、動作点が安定するコンパレータ回路を構成する。
差動チョッパ型コンパレータのように、入力と出力をそれぞれショートさせるような回路構成の場合、入力電圧を比較する直前の２出力（ＶＯＵＴ（＋）とＶＯＵＴ（−））の電圧がほぼ等しくなった時にだけフィードバックをかけ、動作点を安定させれば良い。この発明は、そこに着目した。
【００１０】
図１は、この発明の第１の実施形態によるコンパレータ回路の構成を示す回路図であり、動作点を安定させるフィードバック用のアンプを有している。この発明ではフィードバック用のアンプ11の構成が重要である。すなわち、アンプ11は、レベル検出用としての差動アンプ（コンパレータ）ＡＭＰ1 の２出力（反転出力、非反転出力）の電圧がほぼ等しくなった時だけフィードバックをかけるよう動作させるものとする。従って、このアンプ11の入力段トランジスタＴｒ1 とＴｒ2 、Ｔｒ3 とＴｒ4 にはそれぞれ略等しい電圧がかかるので、ＤＤＡのように多入力に対してリニアなアンプ構成は必要なく、このような簡単な１段のアンプで動作点を安定させることができる。このような構成によれば、抵抗を使用しないため、コンパレータ出力のゲインはかなり大きくなり、また、面積も縮小できる。
【００１１】
図２は、この発明の第２の実施形態による構成であり、この発明のコンパレータ回路（ＦＢＣＭＰ）が適用される差動チョッパ型コンパレータを示す回路図である。その回路動作を以下、簡単に説明する。
【００１２】
すなわち、信号φとその相補信号／φ（図では上にバーが付く）により、アナログ入力Ａinと、基準電位ＶＲＥＦが相補的にコンパレータ回路ＦＢＣＭＰに伝達される。信号φでスイッチオンの時（オートゼロと呼ばれる）には、ＳＷ1 ，ＳＷ2 により、コンパレータ回路の入出力がショートされ、ある動作電圧Ｖopで安定する。このとき容量Ｃ2 に蓄えられる電荷Ｑ1 は、
Ｑ1 ＝Ｃ2 （Ｖop−Ａin） …（１）
次に信号φでスイッチオフし、／φがスイッチオンの時には、Ｑ1 はそのままなので、コンパレータ回路の反転入力側の電圧Ｖin(-) は、
Ｖin(-) ＝（ＶＲＥＦ−Ａin）＋Ｖop …（２）
そして、非反転入力側の電圧Ｖin(+) は、入力電圧の変化がないので電圧変化はなく、
Ｖin(+) ＝Ｖop …（３）
である。よって、ＶＲＥＦとＡinの入力電圧レベルの比較検出が行われる。
【００１３】
上記構成によれば、コンパレータ回路ＦＢＣＭＰは、入力と出力をそれぞれショートさせるような回路構成であるため、図１に示したようなフィードバック用のアンプ11を組み込んで、回路の動作点を安定させることができる。この場合、２出力（ＶＯＵＴ（＋）とＶＯＵＴ（−））の電圧がほぼ等しくなった時、アンプ11の作用でフィードバックをかけ、動作点を安定させる。
【００１４】
ただし、この回路は、２つの出力電圧がほぼ等しい場合にだけ動作点をある基準電圧に安定させることを目的としているため、例えば図１において、差動アンプ（コンパレータ）ＡＭＰ1 の出力ＣＯＵＴ（＋），ＣＯＵＴ（−）の電圧が大きく振れ、この発明に係るフィードバック用アンプ11の入力トランジスタＴｒ1 がオフするとすれば、もう一方のトランジスタＴｒ2 と、ＶＲＥＦが入力される２つのトランジスタＴｒ3 ，Ｔｒ4 とのアンプ動作になる。よって、オンしている方の入力電圧（ＡＭＰ1 から見ると出力電圧）をＶogとし、入力段のトランジスタのしきい電圧をＶthとし、４つのトランジスタが接続されている共通ソース側の電圧をＶisとすると、
２（ＶＲＥＦ−Ｖis−Ｖth）＝（Ｖog−Ｖis−Ｖth） …（４）
（よって、Ｖref ≠Ｖog）
になるようにフィードバックがかかるため、動作点がずれることになる。
【００１５】
このようなことから、この発明に関するコンパレータ回路ＦＢＣＭＰは、非反転出力と反転出力の電位差が小さい、もしくは同程度の時にフィードバックにより動作点が安定すると、通常動作が行えるような構成に採用することを条件の一つとする。
【００１６】
図３は、この発明の第３の実施形態による構成であり、この発明の図１のコンパレータ回路（ＦＢＣＭＰ）の具体的な回路図を示している。コンパレータとしてのＡＭＰ1 は、ＰチャネルＭＯＳトランジスタＴｒ13，14を介して電源が供給される。トランジスタＴｒ13，14の共通ゲートには後述するフィードバック用のアンプ11からの制御出力ＦＢＯＵＴが供給される。
【００１７】
これらのトランジスタＴｒ13，14の各ドレインはそれぞれＮチャネルＭＯＳトランジスタＴｒ6 ，7 のドレインに接続される。トランジスタＴｒ6 ，7 のソースは共通接続され、定電流源を作るＮチャネルＭＯＳトランジスタＴｒ8 を介して接地される。トランジスタＴｒ6 ，7 の各ゲートはそれぞれ非反転入力（ＣＩＮ（＋））、反転入力（ＣＩＮ（−））である。トランジスタＴｒ6 とＴｒ13のドレイン接続点は反転出力（ＣＯＵＴ（−）であり、ＶＯＵＴ（−））であり、トランジスタＴｒ7 とＴｒ14のドレイン接続点は非反転出力（ＣＯＵＴ（＋）であり、ＶＯＵＴ（＋））である。上記非反転入力（ＣＩＮ（＋））と反転出力 （ＣＯＵＴ（−），ＶＯＵＴ（−））は、スイッチＳＷ1 により導通制御される。上記反転入力（ＣＩＮ（−））と非反転出力（ＣＯＵＴ（＋），ＶＯＵＴ（＋））は、スイッチＳＷ2 により導通制御される。
【００１８】
フィードバック用のアンプ11は、ゲート，ドレイン間が接続されている各ＰチャネルＭＯＳトランジスタＴｒ11，12を介して電源が供給される。トランジスタＴｒ12のドレインはトランジスタＴｒ1 ，2 のドレイン共通に接続される。トランジスタＴｒ1 ，2 のゲートにはそれぞれ、上記コンパレータＣＭＰの反転出力（ＣＯＵＴ（−））、非反転出力（（ＣＯＵＴ（＋））に接続される。また、トランジスタＴｒ11のドレインはトランジスタＴｒ3 ，4 のドレイン共通に接続される。トランジスタＴｒ3 ，4 のゲートにはそれぞれ、基準電圧ＶＲＥＦが供給される。これらトランジスタＴｒ1 〜4 のソースは共通接続され、定電流源を作るＮチャネルＭＯＳトランジスタＴｒ5 を介して接地される。トランジスタＴｒ11のドレインにおいて制御出力ＦＢＯＵＴが生成され、ＡＭＰ1 のＰチャネルＭＯＳトランジスタＴｒ13，14の共通ゲートに供給する。
【００１９】
上記のような回路構成のコンパレータ回路では、オートゼロの間、スイッチＳＷ1 ，ＳＷ2 がオンしており、ＣＩＮ（＋）とＣＯＵＴ（−）、ＣＩＮ（−）とＣＯＵＴ（＋）がショートしている。アンプのオフセットは微小なため、２出力ＣＯＵＴ（＋），ＣＯＵＴ（−）はほぼ同電位になる。このため、フィードバック用のアンプは、多入力ではあるが、ＤＤＡ等のリニアなものは必要でなく、トランジスタＴｒ1 〜4 の１段の簡単な回路構成で動作点を安定させることができる。
【００２０】
従って、この発明の構成は、コンパレータとして機能するメインの差動アンプの２つの出力電圧（非反転出力、反転出力）の差が小さく、ほぼ等しいときにだけ動作点をある基準電圧に安定させて通常動作を行えるという条件のコンパレータ回路に好適であり、その回路構成は簡素でかつゲインの大きなコンパレータ回路が実現できる。
【００２１】
【発明の効果】
以上説明したようにこの発明によれば、通常動作を行うには、ある条件が必要ではあるが、かなり簡単な回路構成になり、面積が縮小し、ゲインも大きなコンパレータ回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるコンパレータ回路の構成を示す回路図。
【図２】この発明の第２の実施形態による構成であり、図１のコンパレータ回路（ＦＢＣＭＰ）が適用される差動チョッパ型コンパレータを示す回路図。
【図３】この発明の第３の実施形態による構成であり、図１のコンパレータ回路（ＦＢＣＭＰ）の具体的な回路図。
【図４】動作点を安定させるフィードバック用のアンプを有するコンパレータ回路の従来の回路図。
【図５】この発明の前提として示す、コンパレータの動作点を安定させる多入力のフィードバック用のアンプであるＤＤＡを用いる回路図。
【符号の説明】
ＡＭＰ1 …レベル検出用としての差動アンプ（コンパレータ）
11…フィードバック用のアンプ
Ｔｒ1 ，Ｔｒ2 ，Ｔｒ3 ，Ｔｒ4 …入力段トランジスタ
Claims (3)
- 非反転出力、反転出力を有する差動アンプと、
４つの入力用のトランジスタを設けその各ゲートに対応する第１非反転入力と第２非反転入力、第１反転入力と第２反転入力を有し、これら４つの入力用のトランジスタに関し、前記第１非反転入力と第２非反転入力に応じた２つのトランジスタの電流通路の一端は共通接続されると共に前記第１反転入力と第２反転入力に応じた２つのトランジスタの電流通路の一端は共通接続され、かつ前記各トランジスタの電流通路の他端は共通に定電流源に接続される構成を備え、前記第１反転入力と第２反転入力に基準電圧を供給し、前記第１非反転入力と第２非反転入力に前記差動アンプの非反転出力、反転出力をそれぞれ接続し、前記基準電圧を供給した２つのトランジスタの電流通路の一端の共通接続点を出力として前記差動アンプの動作を制御するようにしたフィードバック用のアンプと
を具備したことを特徴とするコンパレータ回路。 - 前記差動アンプは、非反転出力と反転出力の電位差が実質的に同程度の時にフィードバックにより動作点が安定すると、通常動作が行える回路構成に用いられることを特徴とする請求項１記載のコンパレータ回路。
- 前記差動アンプ及びフィードバック用のアンプは、差動チョッパ型のコンパレータ回路に組み込まれることを特徴とする請求項１記載のコンパレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08937097A JP3673058B2 (ja) | 1997-04-08 | 1997-04-08 | コンパレータ回路 |
| US09/055,900 US5969546A (en) | 1997-04-08 | 1998-04-07 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08937097A JP3673058B2 (ja) | 1997-04-08 | 1997-04-08 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10285001A JPH10285001A (ja) | 1998-10-23 |
| JP3673058B2 true JP3673058B2 (ja) | 2005-07-20 |
Family
ID=13968818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08937097A Expired - Fee Related JP3673058B2 (ja) | 1997-04-08 | 1997-04-08 | コンパレータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5969546A (ja) |
| JP (1) | JP3673058B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106716149A (zh) * | 2014-09-26 | 2017-05-24 | 旭化成微电子株式会社 | 霍尔电动势信号检测电路以及电流传感器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7065462B2 (en) * | 1998-07-24 | 2006-06-20 | Merilab, Inc. | Vehicle wheel alignment by rotating vision sensor |
| US6404281B1 (en) * | 2000-11-14 | 2002-06-11 | Sirenza Microdevices, Inc. | Wide dynamic range transimpedance amplifier |
| US7126423B1 (en) | 2000-11-20 | 2006-10-24 | Sitel Semiconductor B.V. | Differential difference amplifier for amplifying small signals close to zero volts |
| JP5191214B2 (ja) * | 2006-12-21 | 2013-05-08 | セイコーインスツル株式会社 | コンパレータ回路 |
| US7609093B2 (en) * | 2007-08-03 | 2009-10-27 | Tower Semiconductor Ltd. | Comparator with low supply current spike and input offset cancellation |
| TW200950321A (en) * | 2008-05-27 | 2009-12-01 | Princeton Technology Corp | DC offset device circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4540949A (en) * | 1981-08-14 | 1985-09-10 | American Microsystems, Inc. | Reference voltage circuit including a three-terminal operational amplifier with offset compensation |
| US5008632A (en) * | 1989-10-31 | 1991-04-16 | International Business Machines Corporation | Temperature compensated feedback circuit for setting and stabilizing amplifier DC bias points |
| JP2573081Y2 (ja) * | 1991-07-19 | 1998-05-28 | 東光株式会社 | オールパス・フィルタ |
| JPH05312850A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5764095A (en) * | 1996-03-06 | 1998-06-09 | Sgs-Thomson Microelectronics, Inc. | Nonlinear integrator |
-
1997
- 1997-04-08 JP JP08937097A patent/JP3673058B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-07 US US09/055,900 patent/US5969546A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106716149A (zh) * | 2014-09-26 | 2017-05-24 | 旭化成微电子株式会社 | 霍尔电动势信号检测电路以及电流传感器 |
| CN106716149B (zh) * | 2014-09-26 | 2020-10-30 | 旭化成微电子株式会社 | 霍尔电动势信号检测电路以及电流传感器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10285001A (ja) | 1998-10-23 |
| US5969546A (en) | 1999-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040406 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050415 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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