JP2990065B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に用
いるセンスアンプに関し、特に電圧センス型のセンスア
ンプ回路に関する。
いるセンスアンプに関し、特に電圧センス型のセンスア
ンプ回路に関する。
【０００２】
【従来の技術】従来、かかるセンスアンプ回路は、メモ
リセルに接続されるビット線の電圧の変化を検出するこ
とにより、セル情報を読み出すように構成されている。
リセルに接続されるビット線の電圧の変化を検出するこ
とにより、セル情報を読み出すように構成されている。
【０００３】図６は従来の一例を示すセンスアンプ回路
図である。図６に示すように、かかるセンスアンプ回路
９ａは、ソースを電源端子１に接続し、ドレインをメモ
リセル１０より引き出されたビット線１１に接続する
（節点ｆ）とともに、ゲートにはプリチャージ制御端子
４Ａからのプリチャージ反転信号を供給されるプリチャ
ージ用のＰＭＯＳトランジスタＰ１と、ビット線１１
（節点ｆ）の電圧およびプリチャージ制御端子４Ｂから
のプリチャージ信号を供給され、それらのＮＯＲ論理を
とるＮＯＲゲート５と、このＮＯＲゲート５の出力を反
転させて出力端子３に出力する出力バッファとしてのイ
ンバータ６とで構成される。
図である。図６に示すように、かかるセンスアンプ回路
９ａは、ソースを電源端子１に接続し、ドレインをメモ
リセル１０より引き出されたビット線１１に接続する
（節点ｆ）とともに、ゲートにはプリチャージ制御端子
４Ａからのプリチャージ反転信号を供給されるプリチャ
ージ用のＰＭＯＳトランジスタＰ１と、ビット線１１
（節点ｆ）の電圧およびプリチャージ制御端子４Ｂから
のプリチャージ信号を供給され、それらのＮＯＲ論理を
とるＮＯＲゲート５と、このＮＯＲゲート５の出力を反
転させて出力端子３に出力する出力バッファとしてのイ
ンバータ６とで構成される。
【０００４】図７は図６における接点ｆおよび出力端子
の電圧特性図である。図７に示すように、ここではセン
スアンプ回路９ａのプリチャージ期間（０〜ｔ１）とリ
ード期間（ｔ２）における節点ｆの電圧特性および出力
端子３の電圧特性を示す。なお、リード期間は、プリチ
ャージ期間からつぎのプリチャージ期間までであり、時
刻ｔ２は出力電圧が約１０％になる時点である。
の電圧特性図である。図７に示すように、ここではセン
スアンプ回路９ａのプリチャージ期間（０〜ｔ１）とリ
ード期間（ｔ２）における節点ｆの電圧特性および出力
端子３の電圧特性を示す。なお、リード期間は、プリチ
ャージ期間からつぎのプリチャージ期間までであり、時
刻ｔ２は出力電圧が約１０％になる時点である。
【０００５】まず、プリチャージ期間中、ＰＭＯＳＰ１
のゲートに入力されるプリチャージ反転信号が「ロー」
レベルであるため、ＰＭＯＳＰ１はオンし、節点ｆの電
位は電源端子１の電位にまでチャージされる。また、こ
のとき位相が逆になっているプリチャージ信号が「ハ
イ」レベルであるため、それを一方の入力とするＮＯＲ
ゲート５の出力は「ロー」レベルに固定され、その結果
出力端子３の電位は、「ハイ」レベルに固定される。
のゲートに入力されるプリチャージ反転信号が「ロー」
レベルであるため、ＰＭＯＳＰ１はオンし、節点ｆの電
位は電源端子１の電位にまでチャージされる。また、こ
のとき位相が逆になっているプリチャージ信号が「ハ
イ」レベルであるため、それを一方の入力とするＮＯＲ
ゲート５の出力は「ロー」レベルに固定され、その結果
出力端子３の電位は、「ハイ」レベルに固定される。
【０００６】次に、リード期間中、節点ｆの電位はゆっ
くりと下降する。すなわち、プリチャージ期間中、ＰＭ
ＯＳＰ１により節点ｆに供給された電荷がメモリセル１
０を介して接地端子（図示省略）にディスチャージされ
るような場合、メモリセル１０の電流能力が低いこと
と、ビット線１１に付加される寄生容量の影響とで、節
点電位は非常にゆっくりした速度で下降する。また、節
点ｆに供給された電荷がメモリセル１０を介して接地端
子にディスチャージされないような場合は、ビット線１
１の電位が変化しないので、出力端子３の電位は、「ハ
イ」レベルに固定されたままである。このため、センス
アンプ回路９ａの出力端子３の電位は、節点ｆの電位が
ＮＯＲゲート５の論理しきい値電圧（電源電圧と接地電
圧のほぼ中間の電圧）を切ったところで「ハイ」レベル
から「ロー」レベルへ変化する。
くりと下降する。すなわち、プリチャージ期間中、ＰＭ
ＯＳＰ１により節点ｆに供給された電荷がメモリセル１
０を介して接地端子（図示省略）にディスチャージされ
るような場合、メモリセル１０の電流能力が低いこと
と、ビット線１１に付加される寄生容量の影響とで、節
点電位は非常にゆっくりした速度で下降する。また、節
点ｆに供給された電荷がメモリセル１０を介して接地端
子にディスチャージされないような場合は、ビット線１
１の電位が変化しないので、出力端子３の電位は、「ハ
イ」レベルに固定されたままである。このため、センス
アンプ回路９ａの出力端子３の電位は、節点ｆの電位が
ＮＯＲゲート５の論理しきい値電圧（電源電圧と接地電
圧のほぼ中間の電圧）を切ったところで「ハイ」レベル
から「ロー」レベルへ変化する。
【０００７】
【発明が解決しようとする課題】上述した従来のセンス
アンプ回路は、ビット線の変化を直接検出しているが、
このビット線の電圧変化は非常に低速であるため、ビッ
ト線の電圧変化を受けて出力端子の電圧が反転するまで
には、長時間がかかってしまう。
アンプ回路は、ビット線の変化を直接検出しているが、
このビット線の電圧変化は非常に低速であるため、ビッ
ト線の電圧変化を受けて出力端子の電圧が反転するまで
には、長時間がかかってしまう。
【０００８】この読み出し時間の短縮、すなわち読み出
しスピードを早めるためには、ＮＯＲゲートの論理しき
い値電圧を電源端子の電圧に近ずけるという方法をとる
か、あるいはプリチャージレベルを抑えて論理しきい値
電圧を切るまでの時間を短かくするという方法が考えら
れる。
しスピードを早めるためには、ＮＯＲゲートの論理しき
い値電圧を電源端子の電圧に近ずけるという方法をとる
か、あるいはプリチャージレベルを抑えて論理しきい値
電圧を切るまでの時間を短かくするという方法が考えら
れる。
【０００９】しかし、前者の方法を採ると、ビット線に
のった僅なノイズで出力端子のレベルが反転する恐れが
あり、また後者の方法では、チャージシェアの問題が発
生する。この後者のチャージシェアの問題を回避するた
めに、回路が複雑になるという問題が生じてしまう。
のった僅なノイズで出力端子のレベルが反転する恐れが
あり、また後者の方法では、チャージシェアの問題が発
生する。この後者のチャージシェアの問題を回避するた
めに、回路が複雑になるという問題が生じてしまう。
【００１０】すなわち、高速動作を行わせるため、チャ
ージシェア防止回路をＰＭＯＳとＮＭＯＳで形成した例
が知られている。これによれば、ビット線をＮＭＯＳを
用い、ＶＤＤ（電源電圧）−ＶＴＮ（しきい値電圧）に
プリチャージするとともに、ＰＭＯＳとＮＭＯＳの接続
点（ここに、センスアンプが接続される。）は、ＶＤＤ
までプリチャージされる。このような回路において、何
らかの原因により、ビット線がＶＤＤ−ＶＴＮの電位ま
でプリチャージされなかった場合で、しかもＮＭＯＳを
駆動するビット線選択信号が「ハイ」になったときに
は、ＰＭＯＳとＮＭＯＳの接続点は、急激に変化し、セ
ンスアンプの出力が変化してしまう。これを避けるため
に、ＰＭＯＳとＮＭＯＳ間に中間電圧で駆動される別の
ＮＭＯＳを接続する回路などが考えられるが、このよう
な場合には、回路が複雑になってしまう。
ージシェア防止回路をＰＭＯＳとＮＭＯＳで形成した例
が知られている。これによれば、ビット線をＮＭＯＳを
用い、ＶＤＤ（電源電圧）−ＶＴＮ（しきい値電圧）に
プリチャージするとともに、ＰＭＯＳとＮＭＯＳの接続
点（ここに、センスアンプが接続される。）は、ＶＤＤ
までプリチャージされる。このような回路において、何
らかの原因により、ビット線がＶＤＤ−ＶＴＮの電位ま
でプリチャージされなかった場合で、しかもＮＭＯＳを
駆動するビット線選択信号が「ハイ」になったときに
は、ＰＭＯＳとＮＭＯＳの接続点は、急激に変化し、セ
ンスアンプの出力が変化してしまう。これを避けるため
に、ＰＭＯＳとＮＭＯＳ間に中間電圧で駆動される別の
ＮＭＯＳを接続する回路などが考えられるが、このよう
な場合には、回路が複雑になってしまう。
【００１１】したがって、従来のセンスアンプ回路で
は、いずれにしても、読み出しの高速化およびノイズマ
ージンの向上を同時に満足させることはできないという
欠点がある。
は、いずれにしても、読み出しの高速化およびノイズマ
ージンの向上を同時に満足させることはできないという
欠点がある。
【００１２】本発明の目的は、かかる読み出しの高速化
と、ノイズマージンの向上とを同時に満足させることの
できるセンスアンプ回路を提供することにある。
と、ノイズマージンの向上とを同時に満足させることの
できるセンスアンプ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明のセンスアンプ回
路は、メモリセルに記憶された情報を読み出して出力す
るセンスアンプ回路において、前記メモリセルのビット
線に一端を接続したスイッチング手段と、電源端子およ
び前記スイッチング手段の他端間に接続され且つプリチ
ャージ信号によって駆動されるプリチャージ回路と、前
記ビット線の電圧を入力し、前記プリチャージ信号によ
って前記スイッチング手段のしきい値電圧を制御するし
きい値制御回路と、前記スイッチング手段の他端の電圧
および前記プリチャージ信号の論理をとることにより、
前記ビット線の電圧を感知してセンス出力とする出力ゲ
ート部とを有して構成される。
路は、メモリセルに記憶された情報を読み出して出力す
るセンスアンプ回路において、前記メモリセルのビット
線に一端を接続したスイッチング手段と、電源端子およ
び前記スイッチング手段の他端間に接続され且つプリチ
ャージ信号によって駆動されるプリチャージ回路と、前
記ビット線の電圧を入力し、前記プリチャージ信号によ
って前記スイッチング手段のしきい値電圧を制御するし
きい値制御回路と、前記スイッチング手段の他端の電圧
および前記プリチャージ信号の論理をとることにより、
前記ビット線の電圧を感知してセンス出力とする出力ゲ
ート部とを有して構成される。
【００１４】また、本発明のセンスアンプ回路における
前記スイッチング手段は、前記メモリセルのビット線に
ソースを接続し且つ前記出力ゲート部の一方の入力にド
レインを接続するとともに、前記しきい値制御回路の出
力をゲートに供給されるＮＭＯＳトランジスタで形成さ
れる。
前記スイッチング手段は、前記メモリセルのビット線に
ソースを接続し且つ前記出力ゲート部の一方の入力にド
レインを接続するとともに、前記しきい値制御回路の出
力をゲートに供給されるＮＭＯＳトランジスタで形成さ
れる。
【００１５】また、本発明のセンスアンプ回路における
前記プリチャージ回路は、ゲートに前記プリチャージ信
号を供給されるＰＭＯＳもしくはＮＭＯＳトランジスタ
で形成し、前記プリチャージ信号により前記ビット線を
電源電圧にまでプリチャージする。
前記プリチャージ回路は、ゲートに前記プリチャージ信
号を供給されるＰＭＯＳもしくはＮＭＯＳトランジスタ
で形成し、前記プリチャージ信号により前記ビット線を
電源電圧にまでプリチャージする。
【００１６】また、本発明のセンスアンプ回路における
前記しきい値制御回路は、前記電源端子に共にソースを
接続し且つドレインを共通接続した第１および第２のＰ
ＭＯＳトランジスタと、前記第１および第２のＰＭＯＳ
トランジスタの前記ドレインにソースを接続し且つドレ
インを前記スイッチング手段への制御出力とする第３の
ＰＭＯＳトランジスタと、ドレインを前記第３のＰＭＯ
Ｓトランジスタの前記ドレインに接続した第１のＮＭＯ
Ｓトランジスタと、前記第１のＮＭＯＳトランジスタの
ソースに共にドレインを接続し且つソースを共通接続し
て接地した第２および第３のＮＭＯＳトランジスタとで
形成し、前記第１，第３のＰＭＯＳトランジスタおよび
前記第１，第２のＮＭＯＳトランジスタの各ゲートに前
記ビット線の電圧を入力し、前記第１のＰＭＯＳトラン
ジスタおよび前記第３のＮＭＯＳトランジスタの各ゲー
トに前記プリチャージ信号を入力する。
前記しきい値制御回路は、前記電源端子に共にソースを
接続し且つドレインを共通接続した第１および第２のＰ
ＭＯＳトランジスタと、前記第１および第２のＰＭＯＳ
トランジスタの前記ドレインにソースを接続し且つドレ
インを前記スイッチング手段への制御出力とする第３の
ＰＭＯＳトランジスタと、ドレインを前記第３のＰＭＯ
Ｓトランジスタの前記ドレインに接続した第１のＮＭＯ
Ｓトランジスタと、前記第１のＮＭＯＳトランジスタの
ソースに共にドレインを接続し且つソースを共通接続し
て接地した第２および第３のＮＭＯＳトランジスタとで
形成し、前記第１，第３のＰＭＯＳトランジスタおよび
前記第１，第２のＮＭＯＳトランジスタの各ゲートに前
記ビット線の電圧を入力し、前記第１のＰＭＯＳトラン
ジスタおよび前記第３のＮＭＯＳトランジスタの各ゲー
トに前記プリチャージ信号を入力する。
【００１７】また、本発明のセンスアンプ回路における
前記しきい値制御回路は、前記電源端子および接地間に
直列接続した第１乃至第３の抵抗素子と、前記第１，第
２の抵抗素子の接続点に一端を接続するとともに、ゲー
トに第１のプリチャージ信号を供給されてオン・オフを
制御される第１のスイッチング用ＭＯＳトランジスタ
と、前記第２，第３の抵抗素子の接続点に一端を接続し
且つ他端を前記第１のスイッチング用ＭＯＳトランジス
タの他端に接続するとともに、ゲートに前記第１のプリ
チャージ信号とは反転した第２のプリチャージ信号を供
給することによりオン・オフを制御される第２のスイッ
チング用ＭＯＳトランジスタと、前記第１，第２のスイ
ッチング用ＭＯＳトランジスタの共通接続した他端の電
圧および前記ビット線の電圧を比較するコンパレータと
で形成し、前記第１，第２のプリチャージ信号によって
前記第１乃至第３の抵抗素子の接続点のうちのいずれか
の接続点の電圧を選択するように形成することもでき
る。
前記しきい値制御回路は、前記電源端子および接地間に
直列接続した第１乃至第３の抵抗素子と、前記第１，第
２の抵抗素子の接続点に一端を接続するとともに、ゲー
トに第１のプリチャージ信号を供給されてオン・オフを
制御される第１のスイッチング用ＭＯＳトランジスタ
と、前記第２，第３の抵抗素子の接続点に一端を接続し
且つ他端を前記第１のスイッチング用ＭＯＳトランジス
タの他端に接続するとともに、ゲートに前記第１のプリ
チャージ信号とは反転した第２のプリチャージ信号を供
給することによりオン・オフを制御される第２のスイッ
チング用ＭＯＳトランジスタと、前記第１，第２のスイ
ッチング用ＭＯＳトランジスタの共通接続した他端の電
圧および前記ビット線の電圧を比較するコンパレータと
で形成し、前記第１，第２のプリチャージ信号によって
前記第１乃至第３の抵抗素子の接続点のうちのいずれか
の接続点の電圧を選択するように形成することもでき
る。
【００１８】さらに、本発明のセンスアンプ回路におけ
る前記出力ゲート部は、前記スイッチング手段の他端の
電圧および前記プリチャージ信号のＮＯＲ論理をとるＮ
ＯＲゲートと、そのＮＯＲゲートの出力を反転する出力
バッファとしてのインバータとで形成される。
る前記出力ゲート部は、前記スイッチング手段の他端の
電圧および前記プリチャージ信号のＮＯＲ論理をとるＮ
ＯＲゲートと、そのＮＯＲゲートの出力を反転する出力
バッファとしてのインバータとで形成される。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は本発明の一実施の形態を説明するた
めのセンスアンプ回路図である。図１に示すように、本
実施の形態のセンスアンプ回路は、メモリセル１０に記
憶された情報を読み出すにあたり、そのビット線１１に
ソースを接続したスイッチング用ＮＭＯＳＮ１と、電源
端子１およびスイッチング用ＮＭＯＳＮ１のドレインに
ソース，ドレインを接続し、ゲートにプリチャージ信号
端子４Ａからのプリチャージ反転信号を入力されるプリ
チャージ用ＰＭＯＳＰ１と、ビット線１１の電圧を入力
し、プリチャージ反転信号によってスイッチング用ＮＭ
ＯＳＮ１のしきい値電圧を制御するしきい値制御回路８
と、スイッチング用ＮＭＯＳＮ１のドレイン電圧および
プリチャージ信号端子４Ｂからのプリチャージ信号のＮ
ＯＲ論理および反転論理をとることにより、ビット線１
１の電圧を感知してセンス出力とする出力ゲート機能を
備えた２入力ＮＯＲゲート５およびインバータ６とを備
えている。
めのセンスアンプ回路図である。図１に示すように、本
実施の形態のセンスアンプ回路は、メモリセル１０に記
憶された情報を読み出すにあたり、そのビット線１１に
ソースを接続したスイッチング用ＮＭＯＳＮ１と、電源
端子１およびスイッチング用ＮＭＯＳＮ１のドレインに
ソース，ドレインを接続し、ゲートにプリチャージ信号
端子４Ａからのプリチャージ反転信号を入力されるプリ
チャージ用ＰＭＯＳＰ１と、ビット線１１の電圧を入力
し、プリチャージ反転信号によってスイッチング用ＮＭ
ＯＳＮ１のしきい値電圧を制御するしきい値制御回路８
と、スイッチング用ＮＭＯＳＮ１のドレイン電圧および
プリチャージ信号端子４Ｂからのプリチャージ信号のＮ
ＯＲ論理および反転論理をとることにより、ビット線１
１の電圧を感知してセンス出力とする出力ゲート機能を
備えた２入力ＮＯＲゲート５およびインバータ６とを備
えている。
【００２１】特に、スイッチング用ＮＭＯＳＮ１は、ド
レインをＮＯＲゲート５の一方に接続するとともに、ゲ
ートにはしきい値制御回路８の出力（ＯＵＴ）を供給さ
れる。また、プリチャージ用ＰＭＯＳＰ１は、プリチャ
ージ反転信号によりビット線１１を電源電圧にまでプリ
チャージする素子である。なお、このＰＭＯＳＰ１は、
ＮＭＯＳトランジスタを用いることもでき、そのときに
は、ゲートに供給されるプリチャージ反転信号をさらに
反転させればよい。
レインをＮＯＲゲート５の一方に接続するとともに、ゲ
ートにはしきい値制御回路８の出力（ＯＵＴ）を供給さ
れる。また、プリチャージ用ＰＭＯＳＰ１は、プリチャ
ージ反転信号によりビット線１１を電源電圧にまでプリ
チャージする素子である。なお、このＰＭＯＳＰ１は、
ＮＭＯＳトランジスタを用いることもでき、そのときに
は、ゲートに供給されるプリチャージ反転信号をさらに
反転させればよい。
【００２２】図２は図１に示すしきい値制御回路の具体
的回路図である。図２に示すようにこのしきい値制御回
路８は、電源端子１に共にソースを接続し、ドレインを
共通接続するとともに、ゲートにはそれぞれ入力電圧Ｉ
Ｎ（ビット線１１）およびプリチャージ信号端子４Ａか
らのプリチャージ反転信号を供給されるＰＭＯＳＰ２，
Ｐ４と、これらＰＭＯＳＰ２，Ｐ４のドレインにソース
を接続し、ドレインを前述したスイッチング用ＮＭＯＳ
Ｎ１のゲートへの制御出力（ＯＵＴ）とするとともに、
ゲートには入力電圧ＩＮを供給されるＰＭＯＳＰ３と、
ドレインをこのＰＭＯＳＰ３のドレイン、すなわち出力
ＯＵＴに接続し、ゲートには入力電圧ＩＮを供給される
ＮＭＯＳＮ２と、このＮＭＯＳＮ２のソースに共にドレ
インを接続し、ソースを共通接続して接地端子２へ接続
するとともに、ゲートにはそれぞれ入力電圧ＩＮおよび
プリチャージ反転信号を供給されるＮＭＯＳＮ３，Ｎ４
とで形成している。
的回路図である。図２に示すようにこのしきい値制御回
路８は、電源端子１に共にソースを接続し、ドレインを
共通接続するとともに、ゲートにはそれぞれ入力電圧Ｉ
Ｎ（ビット線１１）およびプリチャージ信号端子４Ａか
らのプリチャージ反転信号を供給されるＰＭＯＳＰ２，
Ｐ４と、これらＰＭＯＳＰ２，Ｐ４のドレインにソース
を接続し、ドレインを前述したスイッチング用ＮＭＯＳ
Ｎ１のゲートへの制御出力（ＯＵＴ）とするとともに、
ゲートには入力電圧ＩＮを供給されるＰＭＯＳＰ３と、
ドレインをこのＰＭＯＳＰ３のドレイン、すなわち出力
ＯＵＴに接続し、ゲートには入力電圧ＩＮを供給される
ＮＭＯＳＮ２と、このＮＭＯＳＮ２のソースに共にドレ
インを接続し、ソースを共通接続して接地端子２へ接続
するとともに、ゲートにはそれぞれ入力電圧ＩＮおよび
プリチャージ反転信号を供給されるＮＭＯＳＮ３，Ｎ４
とで形成している。
【００２３】図３は図１における各節点およびしきい値
制御回路出力の電圧特性図である。図３に示すように、
プリチャージ期間、すなわちプリチャージ信号端子４Ａ
からのプリチャージ反転信号が「ロー」レベルの間、Ｐ
ＭＯＳＰ１がオンとなり、節点ａの電位は電源電圧にま
でプリチャージされる。また、しきい値制御回路８の出
力ＯＵＴは、このプリチャージ反転信号によって「ハ
イ」レベルとなるため、ＮＭＯＳＮ１がオンとなり、節
点ｂの電位も昇圧される。しかし、この節点ｂの電位が
上昇し、プリチャージ反転信号によってしきい値制御回
路８の論理しきい値電圧がＨレベル以上になると、その
出力ＯＵＴはローになる。このため、スイッチング用Ｍ
ＯＳＮ１はオフ状態になり、節点ｂのプリチャージは終
了する。
制御回路出力の電圧特性図である。図３に示すように、
プリチャージ期間、すなわちプリチャージ信号端子４Ａ
からのプリチャージ反転信号が「ロー」レベルの間、Ｐ
ＭＯＳＰ１がオンとなり、節点ａの電位は電源電圧にま
でプリチャージされる。また、しきい値制御回路８の出
力ＯＵＴは、このプリチャージ反転信号によって「ハ
イ」レベルとなるため、ＮＭＯＳＮ１がオンとなり、節
点ｂの電位も昇圧される。しかし、この節点ｂの電位が
上昇し、プリチャージ反転信号によってしきい値制御回
路８の論理しきい値電圧がＨレベル以上になると、その
出力ＯＵＴはローになる。このため、スイッチング用Ｍ
ＯＳＮ１はオフ状態になり、節点ｂのプリチャージは終
了する。
【００２４】ついで、リード期間、すなわちプリチャー
ジ信号端子４Ａからのプリチャージ反転信号が「ロー」
レベルから「ハイ」に切り替わると、メモリセル１０に
よりビット線１１の電荷が接地端子２へディスチャージ
を開始する。このため、節点ｂの電位は次第に下降して
いくと同時に、しきい値制御回路８の論理しきい値電圧
は「ロー」レベルに切り替わる。このリード開始直後の
節点ａの電位は電源電位であるが、プリチャージ反転信
号が「ハイ」レベルであり、また節点ｂの電位はプリチ
ャージ反転信号によって論理しきい値制御回路８の論理
しきい値電圧（Ｌレベル）以上であるため、センスアン
プ回路９の出力端子３は「ハイ」のままである。しか
し、節点ｂの電位が下降し、プリチャージ反転信号によ
って論理しきい値制御回路８の論理しきい値電圧（Ｌレ
ベル）以下になると、論理しきい値制御回路８の出力端
子ＯＵＴが「ハイ」になり、ＮＭＯＳＮ１がオン状態に
なる。しかるに、節点ａの寄生容量はビット線１１の寄
生容量に比べて非常に小さいため、節点ａの電位は節点
ｂの電位まで急峻に下降する。
ジ信号端子４Ａからのプリチャージ反転信号が「ロー」
レベルから「ハイ」に切り替わると、メモリセル１０に
よりビット線１１の電荷が接地端子２へディスチャージ
を開始する。このため、節点ｂの電位は次第に下降して
いくと同時に、しきい値制御回路８の論理しきい値電圧
は「ロー」レベルに切り替わる。このリード開始直後の
節点ａの電位は電源電位であるが、プリチャージ反転信
号が「ハイ」レベルであり、また節点ｂの電位はプリチ
ャージ反転信号によって論理しきい値制御回路８の論理
しきい値電圧（Ｌレベル）以上であるため、センスアン
プ回路９の出力端子３は「ハイ」のままである。しか
し、節点ｂの電位が下降し、プリチャージ反転信号によ
って論理しきい値制御回路８の論理しきい値電圧（Ｌレ
ベル）以下になると、論理しきい値制御回路８の出力端
子ＯＵＴが「ハイ」になり、ＮＭＯＳＮ１がオン状態に
なる。しかるに、節点ａの寄生容量はビット線１１の寄
生容量に比べて非常に小さいため、節点ａの電位は節点
ｂの電位まで急峻に下降する。
【００２５】要するに、２入力ＮＯＲゲート５の論理し
きい値電圧を、論理しきい値電圧可変Ｈレベルと論理し
きい値電圧可変Ｌレベルの中間に設計しておけば、ビッ
ト線１１の電位はＮＯＲゲート５の論理しきい値電圧付
近で変化することになるので、メモリセル１０からの高
速読み出しを実現したセンスアンプ動作が可能になる。
きい値電圧を、論理しきい値電圧可変Ｈレベルと論理し
きい値電圧可変Ｌレベルの中間に設計しておけば、ビッ
ト線１１の電位はＮＯＲゲート５の論理しきい値電圧付
近で変化することになるので、メモリセル１０からの高
速読み出しを実現したセンスアンプ動作が可能になる。
【００２６】図４は図１に示すしきい値制御回路の別の
具体的回路図である。図４に示すように、本実施の形態
におけるしきい値制御回路８は、電源端子１および接地
２間に直列接続した第１〜第３の抵抗素子Ｒ１〜Ｒ３
と、第１，第２の抵抗素子Ｒ１，Ｒ２の接続点にソース
を接続するとともに、ゲートに制御端子４Ａからのプリ
チャージ反転信号を供給されてオン・オフを制御される
スイッチング用ＭＯＳＰ５と、第２，第３の抵抗素子Ｒ
２，Ｒ３の接続点にソースを接続し且つドレインをスイ
ッチング用ＭＯＳＰ５のドレインに接続するとともに、
ゲートに制御端子４Ｂよりプリチャージ反転信号とは逆
相のプリチャージ信号を供給することによりオン・オフ
を制御されるスイッチング用ＭＯＳＰ６と、これらスイ
ッチング用ＭＯＳＰ５，Ｐ６の共通接続したドレインを
反転入力端子（＋）に且つビット線１１に接続した入力
ＩＮを非反転入力端子（−）に接続し、ドレイン電圧と
ビット線１１の電圧を比較するコンパレータ１２とで形
成している。これらプリチャージ反転信号およびプリチ
ャージ信号によって、ＰＭＯＳＰ５あるいはＰ６をオン
させることにより、抵抗素子Ｒ１〜Ｒ３の接続点ｄ，ｅ
のうちのいずれかの接続点の電圧を選択し、コンパレー
タ１２でビット線１１の電圧と比較させることにある。
具体的回路図である。図４に示すように、本実施の形態
におけるしきい値制御回路８は、電源端子１および接地
２間に直列接続した第１〜第３の抵抗素子Ｒ１〜Ｒ３
と、第１，第２の抵抗素子Ｒ１，Ｒ２の接続点にソース
を接続するとともに、ゲートに制御端子４Ａからのプリ
チャージ反転信号を供給されてオン・オフを制御される
スイッチング用ＭＯＳＰ５と、第２，第３の抵抗素子Ｒ
２，Ｒ３の接続点にソースを接続し且つドレインをスイ
ッチング用ＭＯＳＰ５のドレインに接続するとともに、
ゲートに制御端子４Ｂよりプリチャージ反転信号とは逆
相のプリチャージ信号を供給することによりオン・オフ
を制御されるスイッチング用ＭＯＳＰ６と、これらスイ
ッチング用ＭＯＳＰ５，Ｐ６の共通接続したドレインを
反転入力端子（＋）に且つビット線１１に接続した入力
ＩＮを非反転入力端子（−）に接続し、ドレイン電圧と
ビット線１１の電圧を比較するコンパレータ１２とで形
成している。これらプリチャージ反転信号およびプリチ
ャージ信号によって、ＰＭＯＳＰ５あるいはＰ６をオン
させることにより、抵抗素子Ｒ１〜Ｒ３の接続点ｄ，ｅ
のうちのいずれかの接続点の電圧を選択し、コンパレー
タ１２でビット線１１の電圧と比較させることにある。
【００２７】図５は図４におけるＩＮ，ＯＵＴの各電圧
特性図である。図５に示すように、この論理しきい値制
御回路８において、制御端子４Ａをロー、制御端子４Ｂ
をハイにして入力端子ＩＮの電位を徐々に上昇させて行
く。ＩＮ端子の電位が節点ｄの電位まで上昇すると、コ
ンパレータ１２の出力ＯＵＴの電位は反転する。すなわ
ち、具体的に図５中でＩＮ端子の電圧が４５度の直線に
示すように、０からｄ点まで上昇していったとき、ｄ点
に達した途端に０Ｖになる。
特性図である。図５に示すように、この論理しきい値制
御回路８において、制御端子４Ａをロー、制御端子４Ｂ
をハイにして入力端子ＩＮの電位を徐々に上昇させて行
く。ＩＮ端子の電位が節点ｄの電位まで上昇すると、コ
ンパレータ１２の出力ＯＵＴの電位は反転する。すなわ
ち、具体的に図５中でＩＮ端子の電圧が４５度の直線に
示すように、０からｄ点まで上昇していったとき、ｄ点
に達した途端に０Ｖになる。
【００２８】一方、制御端子４Ａをハイ、制御端子４Ｂ
をローにして入力端子ＩＮの電位を徐々に下降させて行
く。この場合、ＩＮ端子の電位が節点ｅの電位まで下降
すると、コンパレータ１２の出力ＯＵＴの電位は反転す
る。つまり、コンパレータ１２の正転入力端子の電位を
プリチャージ信号で制御することにより、ヒステリシス
特性を持たせている。
をローにして入力端子ＩＮの電位を徐々に下降させて行
く。この場合、ＩＮ端子の電位が節点ｅの電位まで下降
すると、コンパレータ１２の出力ＯＵＴの電位は反転す
る。つまり、コンパレータ１２の正転入力端子の電位を
プリチャージ信号で制御することにより、ヒステリシス
特性を持たせている。
【００２９】これら節点ｄ，ｅの電位を論理しきい値電
圧可変のＨレベル，Ｌレベルに設定すれば、前述した図
２のプリチャージ信号によって論理しきい値電圧を制御
する論理しきい値制御回路８と同等の結果を得ることが
できる。
圧可変のＨレベル，Ｌレベルに設定すれば、前述した図
２のプリチャージ信号によって論理しきい値電圧を制御
する論理しきい値制御回路８と同等の結果を得ることが
できる。
【００３０】かかるコンパレータ１２について、より具
体的に言えば、プリチャージ期間とリード期間とで、節
点ｃの電圧を変えることにより、ＩＮ端子電圧に対する
ＯＵＴ端子電圧を変えることができるので、、スイッチ
ング用ＮＭＯＳＮ１のスイッチングタイミングを変える
ことができる。
体的に言えば、プリチャージ期間とリード期間とで、節
点ｃの電圧を変えることにより、ＩＮ端子電圧に対する
ＯＵＴ端子電圧を変えることができるので、、スイッチ
ング用ＮＭＯＳＮ１のスイッチングタイミングを変える
ことができる。
【００３１】
【発明の効果】以上説明したように、本発明のセンスア
ンプ回路は、プリチャージ信号によってスイッチング用
ＮＭＯＳのしきい値電圧を制御するしきい値制御回路を
設けることにより、ビット線のプリチャージレベルを下
げることができるので、メモリセルの読み出しスピード
を高速化でき、しかもしきい値制御回路の「ハイ」側と
「ロウ」側の論理しきい値の電圧差をノイズマージンと
することができるので、ノイズマージンの向上した安定
動作を実現できるという効果がある。
ンプ回路は、プリチャージ信号によってスイッチング用
ＮＭＯＳのしきい値電圧を制御するしきい値制御回路を
設けることにより、ビット線のプリチャージレベルを下
げることができるので、メモリセルの読み出しスピード
を高速化でき、しかもしきい値制御回路の「ハイ」側と
「ロウ」側の論理しきい値の電圧差をノイズマージンと
することができるので、ノイズマージンの向上した安定
動作を実現できるという効果がある。
【図１】本発明の一実施の形態を説明するためのセンス
アンプ回路図である。
アンプ回路図である。
【図２】図１に示すしきい値制御回路の具体的回路図で
ある。
ある。
【図３】図１における各節点およびしきい値制御回路出
力の電圧特性図である。
力の電圧特性図である。
【図４】図１に示すしきい値制御回路の別の具体的回路
図である。
図である。
【図５】図４におけるＩＮ，ＯＵＴ各電圧特性図であ
る。
る。
【図６】従来の一例を示すセンスアンプ回路図である。
【図７】図６における接点ｆおよび出力端子の電圧特性
図である。
図である。
１ 電源端子 ２ ＧＮＤ端子 ３ 出力端子 ４，４Ａ，４Ｂ 制御端子 ５ ＮＯＲゲート ６ 出力バッファ（インバータ） ８ しきい値制御回路 ９ センスアンプ回路 １２ コンパレータ Ｐ１〜Ｐ６ ＰチャネルＭＯＳトランジスタ（ＰＭＯ
Ｓ） Ｎ１〜Ｎ４ ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓ）
Ｓ） Ｎ１〜Ｎ４ ＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓ）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−224197（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/34 G11C 17/00
Claims (6)
- 【請求項１】 メモリセルに記憶された情報を読み出し
て出力するセンスアンプ回路において、前記メモリセル
のビット線に一端を接続したスイッチング手段と、電源
端子および前記スイッチング手段の他端間に接続され且
つプリチャージ信号によって駆動されるプリチャージ回
路と、前記ビット線の電圧を入力し、前記プリチャージ
信号によって前記スイッチング手段のしきい値電圧を制
御するしきい値制御回路と、前記スイッチング手段の他
端の電圧および前記プリチャージ信号の論理をとること
により、前記ビット線の電圧を感知してセンス出力とす
る出力ゲート部とを有することを特徴とするセンスアン
プ回路。 - 【請求項２】 前記スイッチング手段は、前記メモリセ
ルのビット線にソースを接続し且つ前記出力ゲート部の
一方の入力にドレインを接続するとともに、前記しきい
値制御回路の出力をゲートに供給されるＮＭＯＳトラン
ジスタで形成した請求項１記載のセンスアンプ回路。 - 【請求項３】 前記プリチャージ回路は、ゲートに前記
プリチャージ信号を供給されるＰＭＯＳもしくはＮＭＯ
Ｓトランジスタで形成し、前記プリチャージ信号により
前記ビット線を電源電圧にまでプリチャージする請求項
１記載のセンスアンプ回路。 - 【請求項４】 前記しきい値制御回路は、前記電源端子
に共にソースを接続し且つドレインを共通接続した第１
および第２のＰＭＯＳトランジスタと、前記第１および
第２のＰＭＯＳトランジスタの前記ドレインにソースを
接続し且つドレインを前記スイッチング手段への制御出
力とする第３のＰＭＯＳトランジスタと、ドレインを前
記第３のＰＭＯＳトランジスタの前記ドレインに接続し
た第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳ
トランジスタのソースに共にドレインを接続し且つソー
スを共通接続して接地した第２および第３のＮＭＯＳト
ランジスタとで形成し、前記第１，第３のＰＭＯＳトラ
ンジスタおよび前記第１，第２のＮＭＯＳトランジスタ
の各ゲートに前記ビット線の電圧を入力し、前記第１の
ＰＭＯＳトランジスタおよび前記第３のＮＭＯＳトラン
ジスタの各ゲートに前記プリチャージ信号を入力する請
求項１記載のセンスアンプ回路。 - 【請求項５】 前記しきい値制御回路は、前記電源端子
および接地間に直列接続した第１乃至第３の抵抗素子
と、前記第１，第２の抵抗素子の接続点に一端を接続す
るとともに、ゲートに第１のプリチャージ信号を供給さ
れてオン・オフを制御される第１のスイッチング用ＭＯ
Ｓトランジスタと、前記第２，第３の抵抗素子の接続点
に一端を接続し且つ他端を前記第１のスイッチング用Ｍ
ＯＳトランジスタの他端に接続するとともに、ゲートに
前記第１のプリチャージ信号とは反転した第２のプリチ
ャージ信号を供給することによりオン・オフを制御され
る第２のスイッチング用ＭＯＳトランジスタと、前記第
１，第２のスイッチング用ＭＯＳトランジスタの共通接
続した他端の電圧および前記ビット線の電圧を比較する
コンパレータとで形成し、前記第１，第２のプリチャー
ジ信号によって前記第１乃至第３の抵抗素子の接続点の
うちのいずれかの接続点の電圧を選択する請求項１記載
のセンスアンプ回路。 - 【請求項６】 前記出力ゲート部は、前記スイッチング
手段の他端の電圧および前記プリチャージ信号のＮＯＲ
論理をとるＮＯＲゲートと、そのＮＯＲゲートの出力を
反転する出力バッファとしてのインバータとで形成した
請求項１記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16790996A JP2990065B2 (ja) | 1996-06-27 | 1996-06-27 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16790996A JP2990065B2 (ja) | 1996-06-27 | 1996-06-27 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011973A JPH1011973A (ja) | 1998-01-16 |
| JP2990065B2 true JP2990065B2 (ja) | 1999-12-13 |
Family
ID=15858306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16790996A Expired - Fee Related JP2990065B2 (ja) | 1996-06-27 | 1996-06-27 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990065B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113409841B (zh) * | 2021-06-30 | 2023-08-04 | 芯天下技术股份有限公司 | 一种基准电流产生电路、方法、电子设备及测试工装 |
-
1996
- 1996-06-27 JP JP16790996A patent/JP2990065B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1011973A (ja) | 1998-01-16 |
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