JP3181699B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置のメモ
リセルから読出されるリードデータの形成あるいはタイ
ミング調整等を行う出力バッファ回路に関するものであ
る。
リセルから読出されるリードデータの形成あるいはタイ
ミング調整等を行う出力バッファ回路に関するものであ
る。
【０００２】
【従来の技術】従来、例えば半導体記憶装置の入出力回
路内に設けられる出力バッファ回路としては、例えば特
開平３−１２４１２０号公報に記載されるものがあり、
以下その構成を図を用いて説明する。図２は、前記文献
に記載された半導体記憶装置における入出力回路の概略
の構成ブロック図である。この半導体記憶装置では、ア
ドレスＡＤＤがアドレスバッファ１に取り込まれ、Ｘデ
コーダ２、Ｙデコーダ３、センスアンプ６、及びアドレ
ス変化検出器（Address Transition Detector 、以下Ａ
ＴＤという）へ送られる。Ｘデコーダ２では、アドレス
バッファ１で取り込まれたアドレスＡＤＤをデコード
し、メモリセルアレイ４の行側のメモリセルを選択す
る。選択されたメモリセルから読出されたリードデータ
は、Ｙゲート５へ送られる。Ｙデコーダ３では、アドレ
スバッファ１で取り込まれたアドレスＡＤＤをデコード
し、Ｙゲート５を選択し、列側のリードデータを該Ｙゲ
ート５を介してセンスアンプ６へ送る。センスアンプ６
は、アドレスバッファ１で取り込まれたアドレスＡＤＤ
に基づき、Ｙゲート５からのリードデータを増幅し、ラ
ッチ回路８へ送る。
路内に設けられる出力バッファ回路としては、例えば特
開平３−１２４１２０号公報に記載されるものがあり、
以下その構成を図を用いて説明する。図２は、前記文献
に記載された半導体記憶装置における入出力回路の概略
の構成ブロック図である。この半導体記憶装置では、ア
ドレスＡＤＤがアドレスバッファ１に取り込まれ、Ｘデ
コーダ２、Ｙデコーダ３、センスアンプ６、及びアドレ
ス変化検出器（Address Transition Detector 、以下Ａ
ＴＤという）へ送られる。Ｘデコーダ２では、アドレス
バッファ１で取り込まれたアドレスＡＤＤをデコード
し、メモリセルアレイ４の行側のメモリセルを選択す
る。選択されたメモリセルから読出されたリードデータ
は、Ｙゲート５へ送られる。Ｙデコーダ３では、アドレ
スバッファ１で取り込まれたアドレスＡＤＤをデコード
し、Ｙゲート５を選択し、列側のリードデータを該Ｙゲ
ート５を介してセンスアンプ６へ送る。センスアンプ６
は、アドレスバッファ１で取り込まれたアドレスＡＤＤ
に基づき、Ｙゲート５からのリードデータを増幅し、ラ
ッチ回路８へ送る。
【０００３】一方、ＡＴＤ７では、アドレスバッファ１
で取り込まれるアドレスＡＤＤの変化を検出し、相補的
なＡＴＤ信号及び反転ＡＴＤN 信号（但し、Ｎは反転を
意味する）を出力し、ラッチ回路８及び出力バッファ回
路９へ与える。ラッチ回路８は、ＡＴＤ信号及びＡＴＤ
N 信号に基づき、センスアンプ６で増幅されたリードデ
ータを取り込み、反転リードデータＲＤN を所定のタイ
ミングで出力バッファ回路９へ送る。出力バッファ回路
９は、アウトプット・イネーブル信号ＯＥによって活性
化され、ＡＴＤ信号及びＡＴＤN 信号に基づき、リード
データＲＤN を出力端子Ｄout へ出力する。
で取り込まれるアドレスＡＤＤの変化を検出し、相補的
なＡＴＤ信号及び反転ＡＴＤN 信号（但し、Ｎは反転を
意味する）を出力し、ラッチ回路８及び出力バッファ回
路９へ与える。ラッチ回路８は、ＡＴＤ信号及びＡＴＤ
N 信号に基づき、センスアンプ６で増幅されたリードデ
ータを取り込み、反転リードデータＲＤN を所定のタイ
ミングで出力バッファ回路９へ送る。出力バッファ回路
９は、アウトプット・イネーブル信号ＯＥによって活性
化され、ＡＴＤ信号及びＡＴＤN 信号に基づき、リード
データＲＤN を出力端子Ｄout へ出力する。
【０００４】図３は、前記文献に記載された図２中の出
力バッファ回路９の回路図である。この出力バッファ回
路９は、出力端子Ｄout の中間レベルＶ０を基準として
相補的なＡＴＤ信号及びＡＴＤN 信号の遷移期間後に該
出力端子Ｄout からリードデータＲＤN を出力するデー
タ出力手段１０と、相補的なＡＴＤ信号及びＡＴＤN 信
号の遷移期間中に出力端子Ｄout の入出力レベルを中間
レベルＶ０に漸次遷移させる中間レベル遷移手段２０と
を、備えている。データ出力手段１０は、アウトプット
・イネーブル信号ＯＥを反転するインバータ１１と、Ａ
ＴＤ信号、リードデータＲＤN 及びインバータ１１の出
力の否定論理和を求める３入力ＮＯＲゲート１２と、ア
ウトプット・イネーブル信号ＯＥ、リードデータＲＤN
及びＡＴＤN 信号の否定論理積を求める３入力ＮＡＮＤ
ゲート１３とを有し、該ＮＯＲゲート１２及びＮＡＮＤ
ゲート１３の出力側に信号反転用のインバータ１４，１
５がそれぞれ接続されている。各インバータ１４，１５
の出力ノードＮ１４，Ｎ１５には、ＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳという）１６及びＮチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳという）１７の
各ゲートが接続されている。このＰＭＯＳ１６及びＮＭ
ＯＳ１７は、ノードＮ１４，Ｎ１５の電位により相補的
に動作し、入力リードデータＲＤN に応じて出力Ｄ端子
out を駆動する機能を有し、電源電位Ｖccと接地電位Ｖ
ｓｓ（＝０Ｖ）との間に直列接続されている。
力バッファ回路９の回路図である。この出力バッファ回
路９は、出力端子Ｄout の中間レベルＶ０を基準として
相補的なＡＴＤ信号及びＡＴＤN 信号の遷移期間後に該
出力端子Ｄout からリードデータＲＤN を出力するデー
タ出力手段１０と、相補的なＡＴＤ信号及びＡＴＤN 信
号の遷移期間中に出力端子Ｄout の入出力レベルを中間
レベルＶ０に漸次遷移させる中間レベル遷移手段２０と
を、備えている。データ出力手段１０は、アウトプット
・イネーブル信号ＯＥを反転するインバータ１１と、Ａ
ＴＤ信号、リードデータＲＤN 及びインバータ１１の出
力の否定論理和を求める３入力ＮＯＲゲート１２と、ア
ウトプット・イネーブル信号ＯＥ、リードデータＲＤN
及びＡＴＤN 信号の否定論理積を求める３入力ＮＡＮＤ
ゲート１３とを有し、該ＮＯＲゲート１２及びＮＡＮＤ
ゲート１３の出力側に信号反転用のインバータ１４，１
５がそれぞれ接続されている。各インバータ１４，１５
の出力ノードＮ１４，Ｎ１５には、ＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳという）１６及びＮチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳという）１７の
各ゲートが接続されている。このＰＭＯＳ１６及びＮＭ
ＯＳ１７は、ノードＮ１４，Ｎ１５の電位により相補的
に動作し、入力リードデータＲＤN に応じて出力Ｄ端子
out を駆動する機能を有し、電源電位Ｖccと接地電位Ｖ
ｓｓ（＝０Ｖ）との間に直列接続されている。
【０００５】中間レベル遷移手段２０は、相補的なＡＴ
ＤN 信号及びＡＴＤ信号に基づき同時に動作するＰＭＯ
Ｓ２１及びＮＭＯＳ２２を有し、それらが電源電位Ｖcc
と接地電位Ｖｓｓとの間に直列に接続されている。そし
て、ＰＭＯＳ１６及びＮＭＯＳ１７の接続点とＰＭＯＳ
２１及びＮＭＯＳ２２の接続点とが接続されて、出力端
子Ｄout となっている。なお、図３中のｉDCは、電源電
位Ｖccから接地電位Ｖｓｓへ流れる直流電流である。
ＤN 信号及びＡＴＤ信号に基づき同時に動作するＰＭＯ
Ｓ２１及びＮＭＯＳ２２を有し、それらが電源電位Ｖcc
と接地電位Ｖｓｓとの間に直列に接続されている。そし
て、ＰＭＯＳ１６及びＮＭＯＳ１７の接続点とＰＭＯＳ
２１及びＮＭＯＳ２２の接続点とが接続されて、出力端
子Ｄout となっている。なお、図３中のｉDCは、電源電
位Ｖccから接地電位Ｖｓｓへ流れる直流電流である。
【０００６】図４は図３の出力バッファ回路のタイミン
グチャートであり、この図を参照しつつ、図３の動作を
説明する。図２の半導体記憶装置においてアドレスＡＤ
Ｄがアドレスバッファ１へ供給されると、該アドレスＡ
ＤＤがアドレスバッファ１に取り込まれる。このアドレ
スバッファ１に取り込まれたアドレスＡＤＲ1 に対応す
るリードデータＲＤN が、“Ｌ”レベルから“Ｈ”レベ
ルへ変化する場合を考える。アドレスＡＤＤの変化によ
り、ＡＴＤN 信号が一定期間ｔ、“Ｈ”レベルから
“Ｌ”レベルへ変化すると共に、そのＡＴＤN 信号の逆
相であるＡＴＤ信号が“Ｌ”レベルから“Ｈ”レベルへ
変化する。リードデータＲＤN が“Ｌ”レベルで、ＡＴ
ＤN 信号が“Ｈ”レベルのときは、ＰＭＯＳ１６のみが
オンして出力端子Ｄout を電源電位Ｖccにプルアップす
る。
グチャートであり、この図を参照しつつ、図３の動作を
説明する。図２の半導体記憶装置においてアドレスＡＤ
Ｄがアドレスバッファ１へ供給されると、該アドレスＡ
ＤＤがアドレスバッファ１に取り込まれる。このアドレ
スバッファ１に取り込まれたアドレスＡＤＲ1 に対応す
るリードデータＲＤN が、“Ｌ”レベルから“Ｈ”レベ
ルへ変化する場合を考える。アドレスＡＤＤの変化によ
り、ＡＴＤN 信号が一定期間ｔ、“Ｈ”レベルから
“Ｌ”レベルへ変化すると共に、そのＡＴＤN 信号の逆
相であるＡＴＤ信号が“Ｌ”レベルから“Ｈ”レベルへ
変化する。リードデータＲＤN が“Ｌ”レベルで、ＡＴ
ＤN 信号が“Ｈ”レベルのときは、ＰＭＯＳ１６のみが
オンして出力端子Ｄout を電源電位Ｖccにプルアップす
る。
【０００７】次に、ＡＴＤN 信号が“Ｌ”レベルへ変化
すると、ＰＭＯＳ１６がオフして該ＰＭＯＳ１６及びＮ
ＭＯＳ１７が共にオフする。このとき、ＰＭＯＳ２１及
びＮＭＯＳ２２が共にオンして電源電位Ｖccから接地電
位Ｖｓｓへ直流電流ｉDCが流れると同時に、該ＰＭＯＳ
２１及びＮＭＯＳ２２のオン抵抗によって電源電位Ｖcc
が抵抗分割され、出力端子Ｄout のレベルが中間レベル
Ｖ０に設定される。この状態は、ＡＴＤN 信号が“Ｌ”
レベルの期間ｔ中維持される。その後、ＡＴＤN 信号が
“Ｈ”レベルへ変化し、ＡＴＤN 信号及びリードデータ
ＲＤN が共に“Ｈ”レベルとなったときには、ＮＭＯＳ
１７のみがオンし、出力端子Ｄout の電位が中間レベル
Ｖ０から接地電位Ｖｓｓへプルダウンする。
すると、ＰＭＯＳ１６がオフして該ＰＭＯＳ１６及びＮ
ＭＯＳ１７が共にオフする。このとき、ＰＭＯＳ２１及
びＮＭＯＳ２２が共にオンして電源電位Ｖccから接地電
位Ｖｓｓへ直流電流ｉDCが流れると同時に、該ＰＭＯＳ
２１及びＮＭＯＳ２２のオン抵抗によって電源電位Ｖcc
が抵抗分割され、出力端子Ｄout のレベルが中間レベル
Ｖ０に設定される。この状態は、ＡＴＤN 信号が“Ｌ”
レベルの期間ｔ中維持される。その後、ＡＴＤN 信号が
“Ｈ”レベルへ変化し、ＡＴＤN 信号及びリードデータ
ＲＤN が共に“Ｈ”レベルとなったときには、ＮＭＯＳ
１７のみがオンし、出力端子Ｄout の電位が中間レベル
Ｖ０から接地電位Ｖｓｓへプルダウンする。
【０００８】図２のアドレスバッファ１で取り込まれた
アドレスＡＤＲ2 に対応するリードデータＲＤN が
“Ｈ”レベルから“Ｌ”レベルへ変化する場合の動作
は、次の通りである。リードデータＲＤN が“Ｈ”レベ
ルで、ＡＴＤN 信号が“Ｈ”レベルのときは、ＮＭＯＳ
１７のみがオンして出力端子Ｄout が接地電位Ｖｓｓへ
プルダウンする。ＡＴＤN 信号が“Ｌ”レベルへ変化す
ると、ＮＭＯＳ１７がオフしてＰＭＯＳ１６及びＮＭＯ
Ｓ１７が共にオフする。このとき、ＰＭＯＳ２１及びＮ
ＭＯＳ２２が共にオンし、電源電位Ｖccから接地電位Ｖ
ｓｓへ直流電流ｉDCが流れ、該ＰＭＯＳ２１及びＮＭＯ
Ｓ２２のオン抵抗によって電源電位Ｖccが抵抗分割さ
れ、出力端子Ｄout のレベルが中間レベルＶ０に設定さ
れる。この状態は、ＡＴＤN 信号が“Ｌ”レベルの期間
ｔ中維持される。
アドレスＡＤＲ2 に対応するリードデータＲＤN が
“Ｈ”レベルから“Ｌ”レベルへ変化する場合の動作
は、次の通りである。リードデータＲＤN が“Ｈ”レベ
ルで、ＡＴＤN 信号が“Ｈ”レベルのときは、ＮＭＯＳ
１７のみがオンして出力端子Ｄout が接地電位Ｖｓｓへ
プルダウンする。ＡＴＤN 信号が“Ｌ”レベルへ変化す
ると、ＮＭＯＳ１７がオフしてＰＭＯＳ１６及びＮＭＯ
Ｓ１７が共にオフする。このとき、ＰＭＯＳ２１及びＮ
ＭＯＳ２２が共にオンし、電源電位Ｖccから接地電位Ｖ
ｓｓへ直流電流ｉDCが流れ、該ＰＭＯＳ２１及びＮＭＯ
Ｓ２２のオン抵抗によって電源電位Ｖccが抵抗分割さ
れ、出力端子Ｄout のレベルが中間レベルＶ０に設定さ
れる。この状態は、ＡＴＤN 信号が“Ｌ”レベルの期間
ｔ中維持される。
【０００９】ＡＴＤN が“Ｈ”レベルへ変化し、該ＡＴ
ＤN 信号が“Ｈ”レベルでかつリードデータＲＤN が
“Ｌ”レベルとなったときには、ＰＭＯＳ１６のみがオ
ンし、出力端子Ｄout の電位が中間レベルＶ０から電源
電位Ｖccへプルアップする。
ＤN 信号が“Ｈ”レベルでかつリードデータＲＤN が
“Ｌ”レベルとなったときには、ＰＭＯＳ１６のみがオ
ンし、出力端子Ｄout の電位が中間レベルＶ０から電源
電位Ｖccへプルアップする。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路では出力端子Ｄout を中間レベルＶ０
にバイアスするためにＰＭＯＳ２１及びＮＭＯＳ２２に
直流電流ｉDCを流す必要がある。例えば、出力端子Ｄ
out を複数個有する半導体記憶装置においては、このタ
イミングでの直流電流ｉDCによるピーク電流が大きくな
り、電源電位Ｖcc及び接地電位Ｖｓｓにノイズを誘発
し、チップ内部のトランジスタ等の回路素子の安定動作
を妨げるという問題があり、それを比較的簡単な回路構
成で解決することが困難であった。本発明は、前記従来
技術が持っていた課題として、出力端子Ｄout を中間レ
ベルＶ０にバイアスするための中間レベル遷移手段２０
内に直流電流ｉDCが流れて電源ノイズが発生し、回路素
子の安定動作を妨げるという点について解決した出力バ
ッファ回路を提供するものである。
出力バッファ回路では出力端子Ｄout を中間レベルＶ０
にバイアスするためにＰＭＯＳ２１及びＮＭＯＳ２２に
直流電流ｉDCを流す必要がある。例えば、出力端子Ｄ
out を複数個有する半導体記憶装置においては、このタ
イミングでの直流電流ｉDCによるピーク電流が大きくな
り、電源電位Ｖcc及び接地電位Ｖｓｓにノイズを誘発
し、チップ内部のトランジスタ等の回路素子の安定動作
を妨げるという問題があり、それを比較的簡単な回路構
成で解決することが困難であった。本発明は、前記従来
技術が持っていた課題として、出力端子Ｄout を中間レ
ベルＶ０にバイアスするための中間レベル遷移手段２０
内に直流電流ｉDCが流れて電源ノイズが発生し、回路素
子の安定動作を妨げるという点について解決した出力バ
ッファ回路を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、アドレス変化検出時
に出力端子の出力レベルを中間レベルに漸次遷移させる
中間レベル遷移手段と、前記中間レベル遷移手段にて遷
移された前記出力端子の中間レベルを基準として前記ア
ドレス変化検出後に前記出力端子からデータを出力する
データ出力回路とを、備えた出力バッファ回路におい
て、前記中間レベル遷移手段を次のように構成してい
る。即ち、前記中間レベル遷移手段は、電源電位及び接
地電位に基づき前記中間レベルを発生すると共に前記中
間レベルに対して所定の電位差を持つ基準電位を発生す
る基準電位発生手段と、前記出力端子の電位が前記中間
レベルより小さいとき、該出力端子の電位を前記中間レ
ベルにプルアップする第１の出力端子駆動手段と、前記
出力端子の電位が前記中間レベルより大きいとき、該出
力端子の電位を前記中間レベルにプルダウンする第２の
出力端子駆動手段とを備えている。そして、前記第１及
び第２の出力端子駆動手段は、相補的且つ前記アドレス
変化検出時のみ動作する構成にしている。第２の発明
は、第１の発明の出力バッファ回路において、前記第１
の出力端子駆動手段は、ゲートに前記基準電位が与えら
れるＮＭＯＳと、前記アドレス変化時のみに発生するＡ
ＴＤ信号（あるいはＡＴＤN 信号）がゲートに与えられ
るＰＭＯＳとを、前記出力端子と前記電源電位との間に
直列に接続している。第３の発明は、第１の発明の出力
バッファ回路において、前記第２の出力端子駆動手段
は、ゲートに前記基準電位が与えられるＰＭＯＳと、前
記アドレス変化時のみに発生するＡＴＤ信号（あるいは
ＡＴＤN 信号）がゲートに与えられるＮＭＯＳとを、前
記出力端子と前記接地電位との間に直列に接続してい
る。
に、本発明のうちの第１の発明は、アドレス変化検出時
に出力端子の出力レベルを中間レベルに漸次遷移させる
中間レベル遷移手段と、前記中間レベル遷移手段にて遷
移された前記出力端子の中間レベルを基準として前記ア
ドレス変化検出後に前記出力端子からデータを出力する
データ出力回路とを、備えた出力バッファ回路におい
て、前記中間レベル遷移手段を次のように構成してい
る。即ち、前記中間レベル遷移手段は、電源電位及び接
地電位に基づき前記中間レベルを発生すると共に前記中
間レベルに対して所定の電位差を持つ基準電位を発生す
る基準電位発生手段と、前記出力端子の電位が前記中間
レベルより小さいとき、該出力端子の電位を前記中間レ
ベルにプルアップする第１の出力端子駆動手段と、前記
出力端子の電位が前記中間レベルより大きいとき、該出
力端子の電位を前記中間レベルにプルダウンする第２の
出力端子駆動手段とを備えている。そして、前記第１及
び第２の出力端子駆動手段は、相補的且つ前記アドレス
変化検出時のみ動作する構成にしている。第２の発明
は、第１の発明の出力バッファ回路において、前記第１
の出力端子駆動手段は、ゲートに前記基準電位が与えら
れるＮＭＯＳと、前記アドレス変化時のみに発生するＡ
ＴＤ信号（あるいはＡＴＤN 信号）がゲートに与えられ
るＰＭＯＳとを、前記出力端子と前記電源電位との間に
直列に接続している。第３の発明は、第１の発明の出力
バッファ回路において、前記第２の出力端子駆動手段
は、ゲートに前記基準電位が与えられるＰＭＯＳと、前
記アドレス変化時のみに発生するＡＴＤ信号（あるいは
ＡＴＤN 信号）がゲートに与えられるＮＭＯＳとを、前
記出力端子と前記接地電位との間に直列に接続してい
る。
【００１２】
【作用】第１〜第３の発明によれば、以上のように出力
バッファ回路を構成したので、電源が投入されると、基
準電位発生手段は電源電位の抵抗分割等を行って中間レ
ベル及び基準電位を発生し、その発生した基準電位を第
１及び第２の出力端子駆動手段に与える。出力端子の電
位が中間レベルより小さいときには、第１の出力端子駆
動手段によって出力端子の電位が中間レベルにプルアッ
プされ、出力端子の電位が中間レベルより大きいときに
は、第２の出力端子駆動手段によって出力端子の電位が
中間レベルにプルダウンされる。この中間レベル遷移手
段により、出力端子が一時的に中間レベルに遷移する。
第１及び第２の出力端子駆動手段は、相補的に動作して
同時にオンしないので、直流電流がほとんど流れない。
従って、前記課題を解決できるのである。
バッファ回路を構成したので、電源が投入されると、基
準電位発生手段は電源電位の抵抗分割等を行って中間レ
ベル及び基準電位を発生し、その発生した基準電位を第
１及び第２の出力端子駆動手段に与える。出力端子の電
位が中間レベルより小さいときには、第１の出力端子駆
動手段によって出力端子の電位が中間レベルにプルアッ
プされ、出力端子の電位が中間レベルより大きいときに
は、第２の出力端子駆動手段によって出力端子の電位が
中間レベルにプルダウンされる。この中間レベル遷移手
段により、出力端子が一時的に中間レベルに遷移する。
第１及び第２の出力端子駆動手段は、相補的に動作して
同時にオンしないので、直流電流がほとんど流れない。
従って、前記課題を解決できるのである。
【００１３】
【実施例】図１は、本発明の実施例を示す半導体記憶装
置における出力バッファ回路の回路図であり、従来の図
２及び図３中の要素と共通の要素には共通の符号が付さ
れている。この出力バッファ回路は、例えば、従来と同
様に図２に設けられるもので、従来の図３と同一回路構
成のデータ出力回路であるデータ出力手段１０と、従来
と異なる回路構成の中間レベル遷移手段３０とを、備え
ている。中間レベル遷移手段３０は、相補的なＡＴＤ信
号及びＡＴＤN 信号の遷移期間中に出力端子Ｄoutの出
力レベルを中間レベルＶ０に漸次遷移させる機能を有
し、電源電位Ｖcc及び接地電位Ｖｓｓに基づき中間レベ
ルＶＯを発生すると共に該中間レベルＶＯに対して所定
の電位差を持つ基準電位を発生する基準電位発生手段３
１と、基準電位と出力端子Ｄout の電位に応じて該出力
端子Ｄout の電位を電源電位Ｖccにプルアップする第１
の出力端子駆動手段３２と、基準電位と出力端子Ｄout
の電位に応じて該出力端子Ｄout の電位を接地電位Ｖｓ
ｓにプルダウンする第２の出力端子駆動手段３３とで、
構成されている。
置における出力バッファ回路の回路図であり、従来の図
２及び図３中の要素と共通の要素には共通の符号が付さ
れている。この出力バッファ回路は、例えば、従来と同
様に図２に設けられるもので、従来の図３と同一回路構
成のデータ出力回路であるデータ出力手段１０と、従来
と異なる回路構成の中間レベル遷移手段３０とを、備え
ている。中間レベル遷移手段３０は、相補的なＡＴＤ信
号及びＡＴＤN 信号の遷移期間中に出力端子Ｄoutの出
力レベルを中間レベルＶ０に漸次遷移させる機能を有
し、電源電位Ｖcc及び接地電位Ｖｓｓに基づき中間レベ
ルＶＯを発生すると共に該中間レベルＶＯに対して所定
の電位差を持つ基準電位を発生する基準電位発生手段３
１と、基準電位と出力端子Ｄout の電位に応じて該出力
端子Ｄout の電位を電源電位Ｖccにプルアップする第１
の出力端子駆動手段３２と、基準電位と出力端子Ｄout
の電位に応じて該出力端子Ｄout の電位を接地電位Ｖｓ
ｓにプルダウンする第２の出力端子駆動手段３３とで、
構成されている。
【００１４】基準電位発生手段３１は、抵抗３１ａ，３
１ｂ、及びゲートとドレインを短絡したＮＭＯＳ３１ｂ
及びＰＭＯＳ３１ｄを有し、それらが電源電位Ｖccと接
地電位Ｖｓｓとの間に直列接続され、該ＮＭＯＳ３１ｂ
及びＰＭＯＳ３１ｄの共通ソースノードＮ３１に中間レ
ベルＶ０が発生するようになっている。第１の出力端子
駆動手段３２は、ＮＭＯＳ３１ｂのゲートノードＮ３２
によってゲート制御されるＮＭＯＳ３２ａと、ＡＴＤN
信号でゲート制御されるＰＭＯＳ３２ｂとを有し、それ
らが出力端子Ｄout と電源電位Ｖccとの間に直列接続さ
れている。第２の出力端子駆動手段３３は、ＰＭＯＳ３
１ｄのゲートノードＮ３３によってゲート制御されるＰ
ＭＯＳ３３ａと、ＡＴＤ信号によってゲート制御される
ＮＭＯＳ３３ｂとを有し、それらが出力端子Ｄout と接
地電位Ｖｓｓとの間に直列接続されている。ＮＭＯＳ３
１ｂ，３２ａの閾値電圧をＶTN、及びＰＭＯＳ３１ｄ，
３３ａの閾値電圧をＶTPとすると、ゲートノードＮ３２
及びＮ３３には、それぞれＶ０＋ＶTN，Ｖ０−ＶTPなる
基準電位が発生する。
１ｂ、及びゲートとドレインを短絡したＮＭＯＳ３１ｂ
及びＰＭＯＳ３１ｄを有し、それらが電源電位Ｖccと接
地電位Ｖｓｓとの間に直列接続され、該ＮＭＯＳ３１ｂ
及びＰＭＯＳ３１ｄの共通ソースノードＮ３１に中間レ
ベルＶ０が発生するようになっている。第１の出力端子
駆動手段３２は、ＮＭＯＳ３１ｂのゲートノードＮ３２
によってゲート制御されるＮＭＯＳ３２ａと、ＡＴＤN
信号でゲート制御されるＰＭＯＳ３２ｂとを有し、それ
らが出力端子Ｄout と電源電位Ｖccとの間に直列接続さ
れている。第２の出力端子駆動手段３３は、ＰＭＯＳ３
１ｄのゲートノードＮ３３によってゲート制御されるＰ
ＭＯＳ３３ａと、ＡＴＤ信号によってゲート制御される
ＮＭＯＳ３３ｂとを有し、それらが出力端子Ｄout と接
地電位Ｖｓｓとの間に直列接続されている。ＮＭＯＳ３
１ｂ，３２ａの閾値電圧をＶTN、及びＰＭＯＳ３１ｄ，
３３ａの閾値電圧をＶTPとすると、ゲートノードＮ３２
及びＮ３３には、それぞれＶ０＋ＶTN，Ｖ０−ＶTPなる
基準電位が発生する。
【００１５】なお、図１中のｉUPはＰＭＯＳ３２ｂ及び
ＮＭＯＳ３２ａを介して電源電位Ｖccから出力端子Ｄ
out へ流れる充電電流、ｉdwはＰＭＯＳ３３ａ及びＮＭ
ＯＳ３３ｂを介して出力端子Ｄout から接地電位Ｖｓｓ
へ流れる放電電流である。図５は図１に示す出力バッフ
ァ回路のタイミングチャートであり、この図を参照しつ
つ、図１の動作を説明する。なお、図５中のＡ箇所は、
出力端子Ｄout の電荷がＰＭＯＳ３３ａ及びＮＭＯＳ３
３ｂを介して“Ｈ”レベル（＝Ｖｃｃ）から中間レベル
Ｖ０へ放電される箇所である。また、Ｂ箇所は、出力端
子Ｄout の電荷がＰＭＯＳ３２ｂ及びＮＭＯＳ３２ａを
介して“Ｌ”レベル（＝Ｖｓｓ）から中間レベルＶ０へ
充電される箇所である。
ＮＭＯＳ３２ａを介して電源電位Ｖccから出力端子Ｄ
out へ流れる充電電流、ｉdwはＰＭＯＳ３３ａ及びＮＭ
ＯＳ３３ｂを介して出力端子Ｄout から接地電位Ｖｓｓ
へ流れる放電電流である。図５は図１に示す出力バッフ
ァ回路のタイミングチャートであり、この図を参照しつ
つ、図１の動作を説明する。なお、図５中のＡ箇所は、
出力端子Ｄout の電荷がＰＭＯＳ３３ａ及びＮＭＯＳ３
３ｂを介して“Ｈ”レベル（＝Ｖｃｃ）から中間レベル
Ｖ０へ放電される箇所である。また、Ｂ箇所は、出力端
子Ｄout の電荷がＰＭＯＳ３２ｂ及びＮＭＯＳ３２ａを
介して“Ｌ”レベル（＝Ｖｓｓ）から中間レベルＶ０へ
充電される箇所である。
【００１６】先ず、アドレスＡＤＤが変化すると、ＡＴ
ＤN 信号が一定期間ｔ、“Ｌ”レベルになると共に、Ａ
ＴＤ信号が一定期間ｔ、“Ｈ”レベルとなり、さらにリ
ードデータＲＤN が“Ｌ”レベルから“Ｈ”レベルへ立
ち上がり、あるいは“Ｈ”レベルから“Ｌ”レベルへ立
ち下がり、ＰＭＯＳ１６及びＮＭＯＳ１７が相補的にオ
ン，オフ動作してリードデータＲＤN に応じたデータが
出力端子Ｄout から出力される。このようなデータ出力
手段１０の動作は、従来と同様である。ここで、ＡＴＤ
N 信号が“Ｌ”レベル、ＡＴＤ信号が“Ｈ”レベルで、
かつ出力端子Ｄout が“Ｈ”レベルから中間レベルＶ０
へ遷移する場合の動作について説明する。この場合、出
力端子電位が中間レベルＶ０より高いから、ＮＭＯＳ３
２ａがオフ、ＰＭＯＳ３３ａがオン、さらにＰＭＯＳ３
２ｂ及びＮＭＯＳ３３ｂがオンであるから、図５のＡ箇
所に示すように、ＰＭＯＳ３３ａ及びＮＭＯＳ３３ｂを
介して放電電流ｉdwが流れ、出力端子Ｄout が“Ｈ”レ
ベル（＝Ｖｃｃ）から“Ｌ”レベル（＝Ｖｓｓ）へとプ
ルダウンするが、出力端子電位が中間レベルＶ０に達す
ると、ＰＭＯＳ３３ａがオフして出力端子電位を中間レ
ベルＶ０に維持する。
ＤN 信号が一定期間ｔ、“Ｌ”レベルになると共に、Ａ
ＴＤ信号が一定期間ｔ、“Ｈ”レベルとなり、さらにリ
ードデータＲＤN が“Ｌ”レベルから“Ｈ”レベルへ立
ち上がり、あるいは“Ｈ”レベルから“Ｌ”レベルへ立
ち下がり、ＰＭＯＳ１６及びＮＭＯＳ１７が相補的にオ
ン，オフ動作してリードデータＲＤN に応じたデータが
出力端子Ｄout から出力される。このようなデータ出力
手段１０の動作は、従来と同様である。ここで、ＡＴＤ
N 信号が“Ｌ”レベル、ＡＴＤ信号が“Ｈ”レベルで、
かつ出力端子Ｄout が“Ｈ”レベルから中間レベルＶ０
へ遷移する場合の動作について説明する。この場合、出
力端子電位が中間レベルＶ０より高いから、ＮＭＯＳ３
２ａがオフ、ＰＭＯＳ３３ａがオン、さらにＰＭＯＳ３
２ｂ及びＮＭＯＳ３３ｂがオンであるから、図５のＡ箇
所に示すように、ＰＭＯＳ３３ａ及びＮＭＯＳ３３ｂを
介して放電電流ｉdwが流れ、出力端子Ｄout が“Ｈ”レ
ベル（＝Ｖｃｃ）から“Ｌ”レベル（＝Ｖｓｓ）へとプ
ルダウンするが、出力端子電位が中間レベルＶ０に達す
ると、ＰＭＯＳ３３ａがオフして出力端子電位を中間レ
ベルＶ０に維持する。
【００１７】次に、ＡＴＤN 信号が“Ｌ”レベル、ＡＴ
Ｄ信号が“Ｈ”レベルで、かつ出力端子Ｄout が“Ｌ”
レベルから中間レベルＶ０へ遷移する場合の動作につい
て説明する。この場合、出力端子電位が中間レベルＶ０
より低いから、ＮＭＯＳ３２ａがオン、ＰＭＯＳ３３ａ
がオフ、さらにＰＭＯＳ３２ｂ及びＮＭＯＳ３３ｂがオ
ンするから、図５のＢ箇所に示すように、出力端子Ｄ
out が“Ｌ”レベル（＝Ｖｓｓ）から“Ｈ”レベル（＝
Ｖｃｃ）へとプルアップするが、出力端子電位が中間レ
ベルＶ０に達すると、ＮＭＯＳ３２ａがオフして出力端
子電位を中間レベルＶ０に維持する。
Ｄ信号が“Ｈ”レベルで、かつ出力端子Ｄout が“Ｌ”
レベルから中間レベルＶ０へ遷移する場合の動作につい
て説明する。この場合、出力端子電位が中間レベルＶ０
より低いから、ＮＭＯＳ３２ａがオン、ＰＭＯＳ３３ａ
がオフ、さらにＰＭＯＳ３２ｂ及びＮＭＯＳ３３ｂがオ
ンするから、図５のＢ箇所に示すように、出力端子Ｄ
out が“Ｌ”レベル（＝Ｖｓｓ）から“Ｈ”レベル（＝
Ｖｃｃ）へとプルアップするが、出力端子電位が中間レ
ベルＶ０に達すると、ＮＭＯＳ３２ａがオフして出力端
子電位を中間レベルＶ０に維持する。
【００１８】以上のように、本実施例では、次のような
利点を有している。 （ａ） 本実施例では、出力端子電位を中間レベルＶ０
にするプルアップ用の第１の出力端子駆動手段３２とプ
ルダウン用の第２の出力端子駆動手段３３とが同時にオ
ンすることがないので、従来のように直流電流がほとん
ど流れない。そのため、電源電位Ｖcc及び接地電位Ｖｓ
ｓにノイズを誘発することがなくなり、チップ内部のト
ランジスタ素子の安定動作が可能となる。 （ｂ） 基準電位発生手段３１では直流電流が流れるも
のの、出力端子Ｄout のプルアップ用ＮＭＯＳ３２ａ及
びプルダウン用ＰＭＯＳ３３ａのゲート電位を設定する
ために使用されるだけなので、数μA 程度まで電流を小
さくすることが可能である。さらに、例えば複数の出力
端子Ｄout を有する半導体記憶装置においては、１個の
基準電位発生手段３１に対し、プルアップ用ＮＭＯＳ３
２ａ及びプルダウン用ＰＭＯＳ３３ａを各出力端子Ｄ
out 毎に配置することが可能である。そのため、中間レ
ベル遷移手段３０に流れる直流電流としては、従来に比
べて著しく小さくすることが可能である。
利点を有している。 （ａ） 本実施例では、出力端子電位を中間レベルＶ０
にするプルアップ用の第１の出力端子駆動手段３２とプ
ルダウン用の第２の出力端子駆動手段３３とが同時にオ
ンすることがないので、従来のように直流電流がほとん
ど流れない。そのため、電源電位Ｖcc及び接地電位Ｖｓ
ｓにノイズを誘発することがなくなり、チップ内部のト
ランジスタ素子の安定動作が可能となる。 （ｂ） 基準電位発生手段３１では直流電流が流れるも
のの、出力端子Ｄout のプルアップ用ＮＭＯＳ３２ａ及
びプルダウン用ＰＭＯＳ３３ａのゲート電位を設定する
ために使用されるだけなので、数μA 程度まで電流を小
さくすることが可能である。さらに、例えば複数の出力
端子Ｄout を有する半導体記憶装置においては、１個の
基準電位発生手段３１に対し、プルアップ用ＮＭＯＳ３
２ａ及びプルダウン用ＰＭＯＳ３３ａを各出力端子Ｄ
out 毎に配置することが可能である。そのため、中間レ
ベル遷移手段３０に流れる直流電流としては、従来に比
べて著しく小さくすることが可能である。
【００１９】なお、本発明は上記実施例に限定されず、
例えば、データ出力手段１０内のＰＭＯＳ１６及びＮＭ
ＯＳ１７を他のトランジスタ構成にしたり、それらを制
御するゲート回路を他の回路で構成しても良い。また、
中間レベル遷移手段３０における基準電位発生手段３１
を、電源電位Ｖccの抵抗分割によって中間レベルＶＯ及
び基準電位を発生する構成にしているが、他の回路構成
に変更しても良い。さらに、第１及び第２の出力端子駆
動手段３２，３３を他のトランジスタ構成等に変更して
も良い。
例えば、データ出力手段１０内のＰＭＯＳ１６及びＮＭ
ＯＳ１７を他のトランジスタ構成にしたり、それらを制
御するゲート回路を他の回路で構成しても良い。また、
中間レベル遷移手段３０における基準電位発生手段３１
を、電源電位Ｖccの抵抗分割によって中間レベルＶＯ及
び基準電位を発生する構成にしているが、他の回路構成
に変更しても良い。さらに、第１及び第２の出力端子駆
動手段３２，３３を他のトランジスタ構成等に変更して
も良い。
【００２０】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、中間レベル遷移手段は、基準電位発生
手段と、出力端子の電位が中間レベルより小さいとき、
出力端子の電位を中間レベルにプルアップする第１の出
力端子駆動手段と、出力端子の電位が中間レベルより大
きいとき、出力端子の電位を中間レベルにプルダウンす
る第２の出力端子駆動手段とを備え、この第１及び第２
の出力端子駆動手段を相補的に動作させる構成にしてい
るので、第１と第２の出力端子駆動手段が同時にオンす
ることがない。そのため、従来のように直流電流がほと
んど流れず、電源電位及び接地電位にノイズを誘発する
ことがなくなり、トランジスタ素子の安定動作が可能で
ある。基準電位発生手段はその回路構成によって直流電
流が流れる場合があるが、第１及び第２の出力端子駆動
手段を制御するために使用されるだけなので、直流電流
を極めて小さくすることが可能である。しかも、例えば
複数の出力端子を有する半導体記憶装置においては、１
個の基準電位発生手段に対し、第１及び第２の出力端子
駆動手段を各出力端子毎に配置すれば、基準電位発生手
段に流れる直流電流を極めて小さくすることが可能であ
る。
の発明によれば、中間レベル遷移手段は、基準電位発生
手段と、出力端子の電位が中間レベルより小さいとき、
出力端子の電位を中間レベルにプルアップする第１の出
力端子駆動手段と、出力端子の電位が中間レベルより大
きいとき、出力端子の電位を中間レベルにプルダウンす
る第２の出力端子駆動手段とを備え、この第１及び第２
の出力端子駆動手段を相補的に動作させる構成にしてい
るので、第１と第２の出力端子駆動手段が同時にオンす
ることがない。そのため、従来のように直流電流がほと
んど流れず、電源電位及び接地電位にノイズを誘発する
ことがなくなり、トランジスタ素子の安定動作が可能で
ある。基準電位発生手段はその回路構成によって直流電
流が流れる場合があるが、第１及び第２の出力端子駆動
手段を制御するために使用されるだけなので、直流電流
を極めて小さくすることが可能である。しかも、例えば
複数の出力端子を有する半導体記憶装置においては、１
個の基準電位発生手段に対し、第１及び第２の出力端子
駆動手段を各出力端子毎に配置すれば、基準電位発生手
段に流れる直流電流を極めて小さくすることが可能であ
る。
【図１】本発明の実施例を示す半導体記憶装置における
出力バッファ回路の回路図である。
出力バッファ回路の回路図である。
【図２】従来の半導体記憶装置の入出力回路を示す構成
ブロック図である。
ブロック図である。
【図３】図２中の出力バッファ回路の回路図である。
【図４】図３の動作を示すタイミングチャートである。
【図５】図１の動作を示すタイミングチャートである。
７ アドレス変化検出器
（ＡＴＤ） ８ ラッチ回路 ９ 出力バッファ回路 １０ データ出力手段 １６，３１ｄ，３２ｂ，３３ａ ＰＭＯＳ １７，３１ｃ，３２ａ，３３ｂ ＮＭＯＳ ３０ 中間レベル遷移手段 ３１ 基準電位発生手段 ３２，３３ 第１，第２の出力端
子駆動手段 Ｄout 出力端子 Ｎ３１ 共通ソースノード Ｎ３２，Ｎ３３ ゲートノード ＲＤN リードデータ Ｖcc 電源電位 Ｖｓｓ 接地電位
（ＡＴＤ） ８ ラッチ回路 ９ 出力バッファ回路 １０ データ出力手段 １６，３１ｄ，３２ｂ，３３ａ ＰＭＯＳ １７，３１ｃ，３２ａ，３３ｂ ＮＭＯＳ ３０ 中間レベル遷移手段 ３１ 基準電位発生手段 ３２，３３ 第１，第２の出力端
子駆動手段 Ｄout 出力端子 Ｎ３１ 共通ソースノード Ｎ３２，Ｎ３３ ゲートノード ＲＤN リードデータ Ｖcc 電源電位 Ｖｓｓ 接地電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｆ
Claims (3)
- 【請求項１】 アドレス変化検出時に出力端子の出力レ
ベルを中間レベルに漸次遷移させる中間レベル遷移手段
と、前記中間レベル遷移手段にて遷移された前記出力端
子の中間レベルを基準として前記アドレス変化検出後に
前記出力端子からデータを出力するデータ出力回路と
を、備えた出力バッファ回路において、 前記中間レベル遷移手段は、 電源電位及び接地電位に基づき前記中間レベルを発生す
ると共に前記中間レベルに対して所定の電位差を持つ基
準電位を発生する基準電位発生手段と、 前記出力端子の電位が前記中間レベルより小さいとき、
該出力端子の電位を前記中間レベルにプルアップする第
１の出力端子駆動手段と、 前記出力端子の電位が前記中間レベルより大きいとき、
該出力端子の電位を前記中間レベルにプルダウンする第
２の出力端子駆動手段とを備え、 前記第１及び第２の出力端子駆動手段は、相補的且つ前
記アドレス変化検出時のみ動作する構成にしたことを特
徴とする出力バッファ回路。 - 【請求項２】 前記第１の出力端子駆動手段は、ゲート
に前記基準電位が与えられるＮチャネルＭＯＳトランジ
スタと、前記アドレス変化時のみに発生するアドレス変
化検出信号がゲートに与えられるＰチャネルＭＯＳトラ
ンジスタとを、前記出力端子と前記電源電位との間に直
列に接続した構成である請求項１記載の出力バッファ回
路。 - 【請求項３】 前記第２の出力端子駆動手段は、ゲート
に前記基準電位が与えられるＰチャネルＭＯＳトランジ
スタと、前記アドレス変化時のみに発生するアドレス変
化検出信号がゲートに与えられるＮチャネルＭＯＳトラ
ンジスタとを、前記出力端子と前記接地電位との間に直
列に接続した構成である請求項１記載の出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433692A JP3181699B2 (ja) | 1992-07-22 | 1992-07-22 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19433692A JP3181699B2 (ja) | 1992-07-22 | 1992-07-22 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0636572A JPH0636572A (ja) | 1994-02-10 |
| JP3181699B2 true JP3181699B2 (ja) | 2001-07-03 |
Family
ID=16322898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19433692A Expired - Fee Related JP3181699B2 (ja) | 1992-07-22 | 1992-07-22 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181699B2 (ja) |
-
1992
- 1992-07-22 JP JP19433692A patent/JP3181699B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0636572A (ja) | 1994-02-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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