JP3819036B2 - 急峻な側縁を有する遅延段 - Google Patents
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Description
米国特許第5180938号明細書から、V0とVCCとの間にPMOS容量が設けられておりかつV0とVSSとの間にNMOS容量が設けられておりかつV0に作用する容量がV0に対する比較的真ん中の電圧領域においてはこの領域の外側におけるより小さい装置が公知である。この効果は、一方において遅延時間が給電電圧に大幅に無関係になりかつ他方において給電電圧が低ければ処理速度が高められるようにするために利用される。
特開平7−46098号公報ないしPatent Abstracts of Japan, Band 95, Nr. 5, 30.June 1995から、第2のインバータ段の入力側と出力側との間に容量が存在している遅延回路が公知である。しかし文書全体から、PMOS容量とNMOS容量との並列接続によって容量を実現するという方向での示唆は行われていない。しかし回路は比較的煩雑である。その理由は、第1のインバータ段と第2のインバータ段との間の抵抗が必要でありかつパルスの整形のために第3のインバータ段が必要であるからである。
そこで本発明が基礎としている課題は、出来るだけ僅かな回路コストしか必要としない、急峻な側縁を有する遅延段を提供することである。この課題は本発明によれば、請求項1の特徴部分に記載の構成によって解決される。本発明の有利な形態は従属請求項に記載されている。
次に本発明を図面を用いて詳細に説明する。その際第1図は本発明の遅延段の回路図を示し、
第2図は第1図に図示の回路を説明するための電圧/電圧特性曲線図を示し、
第3図は第1図に図示の回路を説明するための電圧時間波形図を示す。
第1図には、2つのインバータおよび2つの容量を有する遅延段が図示されている。遅延段の入力側Eに接続されている第1のインバータは、pチャネルMOSトランジスタM1とnチャネルMOSトランジスタM2とを有しており、これらは両方とも有利には、これらが導通状態において非常に小さな電流しか導かないもしくは非常に高抵抗であるように、非常に狭くかつ長く実現されている。トランジスタM1の第1の端子は給電電圧VDDに接続されておりかつトランジスタM1の第2の端子は該第1のインバータの出力側Vに接続されている。相応に、トランジスタM2の第1の端子は出力側Vに接続されておりかつトランジスタM2の第2の端子は基準電位VSSに接続されている。第2のインバータは、pチャネルMOSトランジスタM3とnチャネルMOSトランジスタM4とを有しており、これらは両方とも導通状態において比較的低抵抗である。トランジスタM1およびM2は有利には導通状態において、トランジスタM3およびM4より少なくとも10倍は高抵抗であるべきである。
トランジスタM3およびM4の2つのゲートは第1のインバータ段の出力側Vに接続されておりかつ第2のインバータ段の入力側を形成している。トランジスタM3の第1の接続端子は給電電圧VDDに接続されておりかつトランジスタM3の第2の接続端子は遅延段の出力側Dに接続されている。相応に、トランジスタM4の第1の入力側は出力側Dに接続されておりかつトランジスタM4の第2の接続端子は基準電位VSSに接続されている。出力側DとトランジスタM3のゲートとの間に第1の容量が存在しておりかつ出力側DとトランジスタM4のゲートとの間に第2の容量が存在しており、その際第1の容量はMOSトランジスタM5によって形成されており、そのゲートはトランジスタM3のゲートに接続されておりかつソースおよびドレインは出力側Dに接続されておりかつ第2の容量はnチャネルMOSトランジスタM6によって形成されており、そのゲートはトランジスタM4のゲートに接続されておりかつソースおよびドレインは出力側Dに接続されている。
トランジスタM5およびM6によって形成されるこれらの容量の主な容量は、ゲート端子とソース端子との間の電圧がトランジスタM5ないしM6のしきい電圧より大きくなるや否や、ゲート端子とソース端子との間の容量によって形成される。第1のインバータの出力側Vと第2のインバータの出力側Dとの間の電圧がしきい値Vtnより正になるや否や、トランジスタM6はチャネルを形成し、これにより大きな容量を形成する。このしきい値以下では、チャネルは存在せずかつ僅かな寄生容量だけが作用している。トランジスタM5によって形成される第2の容量に対しても同じことが当てはまる。この場合、トランジスタM5では、出力側Vと出力側Dとの間の電圧がトランジスタM5のしきい値Vtpより負になって漸くチャネルが形成される。出力側Vにおける電圧VVと出力側Dにおける電圧VDとの差電圧が、nチャネルトランジスタM6のしきい値Vtnより小さいかまたは等しくかつpチャネルトランジスタM5のしきい値Vtpより大きいかまたは等しい中間の領域では、トランジスタM5およびM6によって形成される2つの容量において、比較的小さな寄生容量だけが作用する。
この中間の領域は容量ギャップと称されかつ第2図においてその領域の境界がAおよびBによって特徴付けられている。第2図において、縦軸にはVDが、横軸には電圧VVがそれぞれ零とVDDとの間に示されており、その際電圧VDに対するVVの小さな値に対してほぼVDDの値が生じかつVVの大きな値に対しては電圧VDに対するほぼ零の値が生じる。電圧領域Vtn≦VV≦VDD−Vttにおいて、AとBとの間の上述した領域を含んでいるs字形状の移行が行われる。
所謂容量ギャップの外では、大きな容量のため、本発明の遅延段の遅延度は大きく、従って出力側Dにおける側縁急峻度は比較的僅かである。これに対して容量ギャップ内では、遅延段の遅延度は小さく、従って出力側Dにおける側縁急峻度は比較的大きい。急峻な経過はインバータの切換領域内に直接あるので、後続のインバータは急峻な側縁で通し接続される。遅延および緩慢な側縁はCMOSスイッチ回路の切換領域外にあり、従って障害にはならない。
第3図には、入力側Eにおける矩形の入力電圧VE、第1のインバータ段の出力側Vにおける電圧VVおよび遅延段の出力側Dにおける電圧VDが示されている。ここで、電圧VVが電圧VEの上昇側縁後比較的緩慢に下降しかつ電圧VEの下降側縁後比較的緩慢に再び上昇することが分かる。緩慢に下降しかつ緩慢に上昇する、電圧VVの領域において、出力側Dに、電圧VDの急峻な上昇ないし急峻な降下が発生する。
Claims (2)
- 第1のインバータ(M1,M2)および第2のインバータ(M3,M4)が直列に接続されており、その際第1のインバータの入力側は遅延段(E)の入力側に対応しかつ第2のインバータの出力側は遅延段の出力側(D)に対応し、かつ第1のインバータの出力側は第2のインバータの入力側(V)に接続されており、
前記第2のインバータ段はpチャネルMOSトランジスタ(M3)とnチャネルMOSトランジスタ(M4)とを有しており、これらのドレイン端子は遅延回路の出力側(D)に接続されておりかつ
前記第2のインバータの入力側(V)に接続されている、前記pチャネルMOSトランジスタおよびnチャネルMOSトランジスタのゲートと遅延段の出力側(D)との間に、容量として接続されているpチャネルMOSトランジスタ(M5)と容量として接続されているnチャネルMOSトランジスタ(M6)とから成る並列回路が設けられいる遅延段。 - 前記第1のインバータのMOSトランジスタ(M1,M2)は導通状態において前記第2のインバータのMOSトランジスタ(M3,M4)より少なくとも10倍は高抵抗である遅延段。
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