JPS58156226A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS58156226A JPS58156226A JP57038023A JP3802382A JPS58156226A JP S58156226 A JPS58156226 A JP S58156226A JP 57038023 A JP57038023 A JP 57038023A JP 3802382 A JP3802382 A JP 3802382A JP S58156226 A JPS58156226 A JP S58156226A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- power supply
- inverter
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯ８インバータにより構成される発振回路
等忙用いられる遷延回路に関する。
等忙用いられる遷延回路に関する。
従来、ＭＯ８ＦＢ’ｌ’により構成される遅延回路とし
ては１例えば嬉１ｖＡＫ示すようなものがある。
ては１例えば嬉１ｖＡＫ示すようなものがある。
この回路は２つのインバータ１ｍ、ｌｂとその間に接続
された遷延回路２とからなり、各インバータ１ｍ、ｌｂ
Ｋはプートストラップ回路３が設けられている。すなわ
ち、インバータ１１なもしも駆動用Ｍｏ８ＦｌｆｌＴＱ
、とこれに対して負荷抵抗の作用ケなすダイオード接続
されたＭＯ８１３ＴＱ。
された遷延回路２とからなり、各インバータ１ｍ、ｌｂ
Ｋはプートストラップ回路３が設けられている。すなわ
ち、インバータ１１なもしも駆動用Ｍｏ８ＦｌｆｌＴＱ
、とこれに対して負荷抵抗の作用ケなすダイオード接続
されたＭＯ８１３ＴＱ。
とから構成する場合、出力端子１ｌｓ４ａでの出力電圧
が電源電圧ｖｃｃ よりもＭＯ８ＦＥＴＱ、のスレッシ
冒−ルド電圧分だけ低くなってしまうことになる。この
場合、電源電圧ｖｃｃが変動したとき。
が電源電圧ｖｃｃ よりもＭＯ８ＦＥＴＱ、のスレッシ
冒−ルド電圧分だけ低くなってしまうことになる。この
場合、電源電圧ｖｃｃが変動したとき。
出力端子部４ａに得られる信号電圧における相対的な電
圧変動量が大きくなってしまう。そこでコンデンサとし
てのＭＯ８キャパシタＱ、とＱ、をチャージアップする
ためのＭＯ８ＦＥＴＱ、とからなるプートストラップ回
路３を付加して、インバータを構成するＭＯ８ＦＢ’ｆ
’Ｑ、のゲート電圧をｍｌＩ電圧■ＣＣよりも更に押し
上げることによって、インバータの出力電圧な電源電圧
レベルまで引き上げるようＫしているのである。
圧変動量が大きくなってしまう。そこでコンデンサとし
てのＭＯ８キャパシタＱ、とＱ、をチャージアップする
ためのＭＯ８ＦＥＴＱ、とからなるプートストラップ回
路３を付加して、インバータを構成するＭＯ８ＦＢ’ｆ
’Ｑ、のゲート電圧をｍｌＩ電圧■ＣＣよりも更に押し
上げることによって、インバータの出力電圧な電源電圧
レベルまで引き上げるようＫしているのである。
しかしながら、必要な遅延時間を得るために上記インバ
ータ１ａの出力端子部４ａに接続されている１１１図に
示すような従来の遅延回路２にあっては、抵抗としての
ＭＯ８ＦＥＴＱｓのゲート電圧が電源電圧Ｖ、ｃＫｍ持
されているため、ノードＡＫおける亀圧すなわち遅延回
路２の出力、電圧が、電源電圧■ｃｃよりもＭｏ８ＦＥ
ＴＱ、のスレヴシ冒−ルド電圧ｖｔｈ分だけ低くなって
しまう。そのため、従来の遅延回路では電源電圧の変動
をまともに受け、しかもノードＡの電圧が電源電圧より
も一段低いため相対的な電圧変動量が大きくなってしま
い、これｋよって１次段のインバータ１ｂを構成するＭ
ｏ８ＦＥＴＱ、−をオン、オフする信号の立上がり時間
が電源電圧の変動に左右されてしまう。すなわち、この
遅延回路２における遅延時間の電源依存性が大きくなる
とともに、ノードＡの電圧が低いため次段のインバータ
１ｂのＭｏ８ＦＥＴＱ、′の相互コノダクタンスｆ１ｈ
ｎも低下するという問題点があった。
ータ１ａの出力端子部４ａに接続されている１１１図に
示すような従来の遅延回路２にあっては、抵抗としての
ＭＯ８ＦＥＴＱｓのゲート電圧が電源電圧Ｖ、ｃＫｍ持
されているため、ノードＡＫおける亀圧すなわち遅延回
路２の出力、電圧が、電源電圧■ｃｃよりもＭｏ８ＦＥ
ＴＱ、のスレヴシ冒−ルド電圧ｖｔｈ分だけ低くなって
しまう。そのため、従来の遅延回路では電源電圧の変動
をまともに受け、しかもノードＡの電圧が電源電圧より
も一段低いため相対的な電圧変動量が大きくなってしま
い、これｋよって１次段のインバータ１ｂを構成するＭ
ｏ８ＦＥＴＱ、−をオン、オフする信号の立上がり時間
が電源電圧の変動に左右されてしまう。すなわち、この
遅延回路２における遅延時間の電源依存性が大きくなる
とともに、ノードＡの電圧が低いため次段のインバータ
１ｂのＭｏ８ＦＥＴＱ、′の相互コノダクタンスｆ１ｈ
ｎも低下するという問題点があった。
この発明は上記のような問題点に鑑みてなされたもので
、信号遅延用のＭＯＳＦＥＴのゲート電圧を電源電圧か
らでなく、前段のインバータのプートストラップ回路の
出力電圧より供給するように構成するととＫよって、遅
延回路の出力電圧を電源電圧レベルまで引き上げ、これ
によって遅延時間の電源依存性を小さくシ、上記問題点
を解決することを目的とする。
、信号遅延用のＭＯＳＦＥＴのゲート電圧を電源電圧か
らでなく、前段のインバータのプートストラップ回路の
出力電圧より供給するように構成するととＫよって、遅
延回路の出力電圧を電源電圧レベルまで引き上げ、これ
によって遅延時間の電源依存性を小さくシ、上記問題点
を解決することを目的とする。
以下ｗＪｌｆＩに基づいてこの発明を説明する。８１２
図は本発明の一実施例を示すもので、インバータ１ａＫ
は必要な遅延時間を得るための遅延回路２が接続され、
この遅延回路２に入力回路としてインバータ１ｂが接続
されている。インバータ１ａＫはＭｏ８ＦＥＴＱ、とＭ
Ｏ８キャパシタＱ、とかうなるプートストラップ回路３
が付加されている。そしてこの夷−例では、上記プート
ストラップ回ｌ！ｌ１３の出力端子部Ｂに、信号遅延用
のＭ０８Ｆｇｉ’Ｑ、のゲート端子が接続されており、
Ｍｏ８ＦＥＴＱ、のゲート電圧をニブ−トストラップ回
路３によりブーストされている。
図は本発明の一実施例を示すもので、インバータ１ａＫ
は必要な遅延時間を得るための遅延回路２が接続され、
この遅延回路２に入力回路としてインバータ１ｂが接続
されている。インバータ１ａＫはＭｏ８ＦＥＴＱ、とＭ
Ｏ８キャパシタＱ、とかうなるプートストラップ回路３
が付加されている。そしてこの夷−例では、上記プート
ストラップ回ｌ！ｌ１３の出力端子部Ｂに、信号遅延用
のＭ０８Ｆｇｉ’Ｑ、のゲート端子が接続されており、
Ｍｏ８ＦＥＴＱ、のゲート電圧をニブ−トストラップ回
路３によりブーストされている。
従って、この回路では、インバータｌａの出力電圧がプ
ートストラップ回路３により電源電圧ｖｃｃまで引き上
げられるとともに、ノードＡの電圧すなわち遷延回路２
の出力電圧も、上記プートストラップ回路３がＭｏ８Ｆ
ＥＴＱ、のゲート電比なブーストしているため、電源電
圧ｖｃｃまで到達するようになる。そして、ノードＡの
電圧がｖｃｃまで高くなると、電源電圧の変動によるノ
ードＡの電圧の相対的な変動量（変動率）は、電圧が低
かった場合に比べて小さくなり、遅延回路２における遅
延時間が電源電圧の変動に左右されにくくなる。すなわ
ち、遅延時間の電源依存性が少な（なるのである。
ートストラップ回路３により電源電圧ｖｃｃまで引き上
げられるとともに、ノードＡの電圧すなわち遷延回路２
の出力電圧も、上記プートストラップ回路３がＭｏ８Ｆ
ＥＴＱ、のゲート電比なブーストしているため、電源電
圧ｖｃｃまで到達するようになる。そして、ノードＡの
電圧がｖｃｃまで高くなると、電源電圧の変動によるノ
ードＡの電圧の相対的な変動量（変動率）は、電圧が低
かった場合に比べて小さくなり、遅延回路２における遅
延時間が電源電圧の変動に左右されにくくなる。すなわ
ち、遅延時間の電源依存性が少な（なるのである。
なお、上記実施例では入力回路として遅延回路２の後段
にイ、ンバータ１ｂを接続して１例えばり／グオシレー
タの一部を構成できるようＫしであるが、遅延回路２の
出力側には、何らかの遅延信ｔを必要とする他の入力回
路なｌＩ続することも勿論可能である。また、実施例の
遅延回路２においては、Ｍｏ８ＦＥＴＱ、にＭＯＳキャ
パシタＱ。
にイ、ンバータ１ｂを接続して１例えばり／グオシレー
タの一部を構成できるようＫしであるが、遅延回路２の
出力側には、何らかの遅延信ｔを必要とする他の入力回
路なｌＩ続することも勿論可能である。また、実施例の
遅延回路２においては、Ｍｏ８ＦＥＴＱ、にＭＯＳキャ
パシタＱ。
な接続しであるが、このＭＯ８キャパシタＱ、は必ずし
も必要なものではなく、ＭＯ８ＩＣ内に存在する浮遊容
量をＭＯ８キャパシタＱ、の代わりとして棟―的に利用
して、ＭＯ８キャパシタＱｓを省略するようにしてもよ
い。
も必要なものではなく、ＭＯ８ＩＣ内に存在する浮遊容
量をＭＯ８キャパシタＱ、の代わりとして棟―的に利用
して、ＭＯ８キャパシタＱｓを省略するようにしてもよ
い。
以上説明したごとくこの発明に係る遅延回路は。
信号遅延用のＭＯＳＦＥＴのゲート電圧をＭＯ８イ／イ
ンバータートストラップ回路の出力電圧によりブースト
し、遅延回路の出力電圧を電源電圧レベルまで引き上げ
るようにしたので、遅延時間の電源依存性な少なくする
ことができるとともに。
ンバータートストラップ回路の出力電圧によりブースト
し、遅延回路の出力電圧を電源電圧レベルまで引き上げ
るようにしたので、遅延時間の電源依存性な少なくする
ことができるとともに。
次段に入力回路としてＭＯ８インバータな接続した場合
には、遅延回路の出力電圧が高いため駆動用ＭＯ８ＦＩ
ｉｌＴのゲート電圧が高くなりで相互コンダクタ７ス１
ｍも向上するという効果を奏する。
には、遅延回路の出力電圧が高いため駆動用ＭＯ８ＦＩ
ｉｌＴのゲート電圧が高くなりで相互コンダクタ７ス１
ｍも向上するという効果を奏する。
１１１１１ｍの簡単な説明
第１図はＭＯＳＦＥＴを用いた従来の遅延回路の一例を
示す回路図、第２図は本発明に係る遅延回路の一実施例
を示す回路図である。
示す回路図、第２図は本発明に係る遅延回路の一実施例
を示す回路図である。
ｌａ・・・ＭＯ８インバータ、１ｂ・・・入力回路（Ｍ
０８イ７パータ）、２・・・遅延回路、３・・・ブート
ストラップ回路、Ｑｓ・・・信号遅延用ＭＯ８Ｆｈｉ’
ｌ’。
０８イ７パータ）、２・・・遅延回路、３・・・ブート
ストラップ回路、Ｑｓ・・・信号遅延用ＭＯ８Ｆｈｉ’
ｌ’。
代理人 弁理士 薄 １）利 幸 ′−；
’ｉ、）＝ｆ、ノ
Claims (1)
- （１） プートストラップ回路付きのＭＯ８インバー
タと、これｋａ！統された信号遅延用のＭＯ８ＦＦｔＴ
とにより構成され、ｉ１段の入力回路に遅延信号を送出
する遅延回路において、上記ＭＯ８ＦＥＴのゲート−圧
を上記ＭＯ８インバータのプートストラップ回路の出力
電圧より供給するように構成したことを特徴とする遅延
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038023A JPS58156226A (ja) | 1982-03-12 | 1982-03-12 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038023A JPS58156226A (ja) | 1982-03-12 | 1982-03-12 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58156226A true JPS58156226A (ja) | 1983-09-17 |
Family
ID=12513971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038023A Pending JPS58156226A (ja) | 1982-03-12 | 1982-03-12 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58156226A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
| WO1998012812A1 (de) * | 1996-09-18 | 1998-03-26 | Siemens Aktiengesellschaft | Verzögerungsstufe mit steilen flanken |
-
1982
- 1982-03-12 JP JP57038023A patent/JPS58156226A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
| US5068553A (en) * | 1988-10-31 | 1991-11-26 | Texas Instruments Incorporated | Delay stage with reduced Vdd dependence |
| WO1998012812A1 (de) * | 1996-09-18 | 1998-03-26 | Siemens Aktiengesellschaft | Verzögerungsstufe mit steilen flanken |
| CN1114268C (zh) * | 1996-09-18 | 2003-07-09 | 西门子公司 | 具有陡峭边沿的延迟级 |
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