JP2885670B2 - Ｃｒ発振回路 - Google Patents
Ｃｒ発振回路Info
- Publication number
- JP2885670B2 JP2885670B2 JP7266944A JP26694495A JP2885670B2 JP 2885670 B2 JP2885670 B2 JP 2885670B2 JP 7266944 A JP7266944 A JP 7266944A JP 26694495 A JP26694495 A JP 26694495A JP 2885670 B2 JP2885670 B2 JP 2885670B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- inverter
- terminal
- input
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、電源電圧変動に
影響を受けずに一定周波数の発振を維持できるＣＲ発振
回路に関する。
影響を受けずに一定周波数の発振を維持できるＣＲ発振
回路に関する。
【０００２】
【従来の技術】従来のＣＲ発振回路の構成の一例を図８
の回路図に示す。この回路は、ＣＬＩ端子を共通の入力
端子としたシュミットトリガ１，インバータ２と、これ
らの出力をそれぞれ入力した２入力ＮＯＲ回路５，２入
力ＮＡＮＤ回路６と、これら論理回路（５，６）の出力
をそれぞれ入力するインバータ３，４と、インバータ３
の出力をゲート入力としソースを電源ＶDDに接続しドレ
インをＣＬＩ端子に接続したＰチャネルＭＯＳトランジ
スタＴｒ１と、インバータ４の出力をゲート入力としソ
ースを接地ＧＮＤに接続しドレインをＣＬＩ端子に接続
したＮチャネルＭＯＳトランジスタＴｒ２とが含まれ
る。
の回路図に示す。この回路は、ＣＬＩ端子を共通の入力
端子としたシュミットトリガ１，インバータ２と、これ
らの出力をそれぞれ入力した２入力ＮＯＲ回路５，２入
力ＮＡＮＤ回路６と、これら論理回路（５，６）の出力
をそれぞれ入力するインバータ３，４と、インバータ３
の出力をゲート入力としソースを電源ＶDDに接続しドレ
インをＣＬＩ端子に接続したＰチャネルＭＯＳトランジ
スタＴｒ１と、インバータ４の出力をゲート入力としソ
ースを接地ＧＮＤに接続しドレインをＣＬＩ端子に接続
したＮチャネルＭＯＳトランジスタＴｒ２とが含まれ
る。
【０００３】さらにシュミットトリガ１の出力を共通ゲ
ート入力としソースを電源ＶDDに接続しドレインを共通
出力端のＣＬＯ端子に接続したＰチャネルＭＯＳトラン
ジスタＴｒ３と、シュミットトリガ１の出力を共通をゲ
ート入力としソースを接地ＧＮＤに接続しドレインをＣ
ＬＯ端子に共通接続したＮチャネルＭＯＳトランジスタ
Ｔｒ４とを有し、入力端のＣＬＩ端子と出力端のＣＬＯ
端子との間をフィードバック抵抗Ｒｆで接続し、ＣＬＩ
端子とＧＮＤ端子との間を入力容量Ｃｉｎで接続してい
る。これら抵抗Ｒｆと容量Ｃｉｎとにより、この回路の
発信周波数が決められる。
ート入力としソースを電源ＶDDに接続しドレインを共通
出力端のＣＬＯ端子に接続したＰチャネルＭＯＳトラン
ジスタＴｒ３と、シュミットトリガ１の出力を共通をゲ
ート入力としソースを接地ＧＮＤに接続しドレインをＣ
ＬＯ端子に共通接続したＮチャネルＭＯＳトランジスタ
Ｔｒ４とを有し、入力端のＣＬＩ端子と出力端のＣＬＯ
端子との間をフィードバック抵抗Ｒｆで接続し、ＣＬＩ
端子とＧＮＤ端子との間を入力容量Ｃｉｎで接続してい
る。これら抵抗Ｒｆと容量Ｃｉｎとにより、この回路の
発信周波数が決められる。
【０００４】このように構成した回路の動作を図９の動
作波形図、特性図により説明する。まず、ＣＬＩ端子の
入力電圧が「Ｌ」の場合、シュミットトリガ１の出力が
「Ｌ」、インバータ２の出力が「Ｈ」、ＮＯＲ５の出力
が「Ｌ」、ＮＡＮＤ６の出力が「Ｈ」、インバータ３の
出力が「Ｈ」、インバータ４の出力が「Ｌ」で、トラン
ジスタＴｒ１がオフ、トランジスタＴｒ２がオフ、トラ
ンジスタＴｒ３がオン、トランジスタＴｒ４がオフにな
り、フィードバック抵抗Ｒｆを介して入力容量Ｃｉｎが
充電される（図９（ａ）―１）。
作波形図、特性図により説明する。まず、ＣＬＩ端子の
入力電圧が「Ｌ」の場合、シュミットトリガ１の出力が
「Ｌ」、インバータ２の出力が「Ｈ」、ＮＯＲ５の出力
が「Ｌ」、ＮＡＮＤ６の出力が「Ｈ」、インバータ３の
出力が「Ｈ」、インバータ４の出力が「Ｌ」で、トラン
ジスタＴｒ１がオフ、トランジスタＴｒ２がオフ、トラ
ンジスタＴｒ３がオン、トランジスタＴｒ４がオフにな
り、フィードバック抵抗Ｒｆを介して入力容量Ｃｉｎが
充電される（図９（ａ）―１）。
【０００５】次に、この入力容量Ｃｉｎの充電によりＣ
ＬＩ端子の電位が上昇すると、シュミットトリガ１、イ
ンバータ２の各出力が反転する。ここでシュミットトリ
ガ１とインバータ２とではそのスレッショルドレベルに
違いがあるので、その出力の反転に時間差を生ずる。こ
の場合、インバータ２の反転出力よりもシュミットトリ
ガ１の反転出力の方が遅いので、インバータ２の反転出
力からシュミットトリガ１の出力が反転するまで、ＮＯ
Ｒ５の２つの入力が「Ｌ」となるタイミングの区間を生
じ、ＮＯＲ５は一定時間「Ｈ」を出力する。
ＬＩ端子の電位が上昇すると、シュミットトリガ１、イ
ンバータ２の各出力が反転する。ここでシュミットトリ
ガ１とインバータ２とではそのスレッショルドレベルに
違いがあるので、その出力の反転に時間差を生ずる。こ
の場合、インバータ２の反転出力よりもシュミットトリ
ガ１の反転出力の方が遅いので、インバータ２の反転出
力からシュミットトリガ１の出力が反転するまで、ＮＯ
Ｒ５の２つの入力が「Ｌ」となるタイミングの区間を生
じ、ＮＯＲ５は一定時間「Ｈ」を出力する。
【０００６】従って、インバータ２の出力反転でＮＯＲ
５に「Ｈ」を出力し、インバータ３による「Ｌ」出力に
より、トランジスタＴｒ１がオンとなり、ＣＬＩ端子の
電位は一気に立上る（図９（ａ）―２）。またシュミッ
トトリガ１の出力が反転するまではその状態が続く（図
９（ａ）―２’）。その時、ＮＡＮＤは２つの入力が
「Ｌ」ではその出力に変化なく、トランジスタＴｒ２が
オフのままである（図９（ａ）―２）。
５に「Ｈ」を出力し、インバータ３による「Ｌ」出力に
より、トランジスタＴｒ１がオンとなり、ＣＬＩ端子の
電位は一気に立上る（図９（ａ）―２）。またシュミッ
トトリガ１の出力が反転するまではその状態が続く（図
９（ａ）―２’）。その時、ＮＡＮＤは２つの入力が
「Ｌ」ではその出力に変化なく、トランジスタＴｒ２が
オフのままである（図９（ａ）―２）。
【０００７】次の動作のシュミットトリガ１の出力反転
により、トランジスタＴｒ３がオフ、トランジスタＴｒ
４がオンとなり、充電されていた入力容量Ｃｉｎからフ
ィードバック抵抗Ｒｆを介して放電がなされる（図９
（ａ）―３）。
により、トランジスタＴｒ３がオフ、トランジスタＴｒ
４がオンとなり、充電されていた入力容量Ｃｉｎからフ
ィードバック抵抗Ｒｆを介して放電がなされる（図９
（ａ）―３）。
【０００８】また、入力容量Ｃｉｎの放電によりＣＬＩ
端子の電位が降下すると、前述の動作と同様に、シュミ
ットトリガ１とインバータ２とでスレッショルドレベル
に違いがあるので、その出力反転に時間差を生ずる。そ
のインバータ２の反転出力よりもシュミットトリガ１の
反転出力の方が遅いので、インバータ２の反転出力から
シュミットトリガ１の出力が反転するまで、ＮＡＮＤ６
の２入力が「Ｈ」となるタイミングの区間を生じ、ＮＡ
ＮＤ６は一定時間「Ｌ」を出力する。
端子の電位が降下すると、前述の動作と同様に、シュミ
ットトリガ１とインバータ２とでスレッショルドレベル
に違いがあるので、その出力反転に時間差を生ずる。そ
のインバータ２の反転出力よりもシュミットトリガ１の
反転出力の方が遅いので、インバータ２の反転出力から
シュミットトリガ１の出力が反転するまで、ＮＡＮＤ６
の２入力が「Ｈ」となるタイミングの区間を生じ、ＮＡ
ＮＤ６は一定時間「Ｌ」を出力する。
【０００９】従って、インバータ２の出力反転でＮＡＮ
Ｄ６は「Ｌ」を出力し、インバータ４による「Ｈ」の出
力でトランジスタＴｒ２がオンとなり、ＣＬＩ端子の電
位は一気に立下り（図９（ａ）―４）、またシュミット
トリガ１の出力が反転するまではその状態が継続する
（図９（ａ）―４’）。その時、ＮＯＲ５は２入力が
「Ｈ」になるまでその出力に変化なく、トランジスタＴ
ｒ１はオフのままである（図９（ａ）―４）。この動作
を繰返すことにより発振動作を継続する。
Ｄ６は「Ｌ」を出力し、インバータ４による「Ｈ」の出
力でトランジスタＴｒ２がオンとなり、ＣＬＩ端子の電
位は一気に立下り（図９（ａ）―４）、またシュミット
トリガ１の出力が反転するまではその状態が継続する
（図９（ａ）―４’）。その時、ＮＯＲ５は２入力が
「Ｈ」になるまでその出力に変化なく、トランジスタＴ
ｒ１はオフのままである（図９（ａ）―４）。この動作
を繰返すことにより発振動作を継続する。
【００１０】また、他の公知例として実開昭６３―２０
６２２号公報には、シュミットトリガ回路の出力端に、
プルアップ抵抗またはプルダウン抵抗を接続した構成が
示されている。この回路を前述の発振回路に適用した場
合、図１０のように、シュミットトリガ１の出力端に、
プルダウン抵抗Ｒｄを接続した回路となる。この回路に
すると、図９（ａ）―２’，４’の時間間隔を電源電圧
ＶDDの変動に影響されないようにすることができる。
６２２号公報には、シュミットトリガ回路の出力端に、
プルアップ抵抗またはプルダウン抵抗を接続した構成が
示されている。この回路を前述の発振回路に適用した場
合、図１０のように、シュミットトリガ１の出力端に、
プルダウン抵抗Ｒｄを接続した回路となる。この回路に
すると、図９（ａ）―２’，４’の時間間隔を電源電圧
ＶDDの変動に影響されないようにすることができる。
【００１１】
【発明が解決しようとする課題】これら従来のＣＲ発振
回路では、図９（ｂ）に示されるように、電源電圧ＶDD
の変動に大きく依存し、電源電圧ＶDDが低くなると発振
周波数が低下してしまうという問題がある。この電源電
圧ＶDDの電位が異なるとＣＬＩ端子の電位変化に対する
シュミットトリガ１、インバータ２のスレッショルドレ
ベルが変わり、その電位が低電圧になるほど、その立上
り、立下りが遅れてヒステリシスをもってしまう。従っ
て、発振周期が伸び、その結果図９（ｃ）に示されるよ
うに周波数低下を引き起す。
回路では、図９（ｂ）に示されるように、電源電圧ＶDD
の変動に大きく依存し、電源電圧ＶDDが低くなると発振
周波数が低下してしまうという問題がある。この電源電
圧ＶDDの電位が異なるとＣＬＩ端子の電位変化に対する
シュミットトリガ１、インバータ２のスレッショルドレ
ベルが変わり、その電位が低電圧になるほど、その立上
り、立下りが遅れてヒステリシスをもってしまう。従っ
て、発振周期が伸び、その結果図９（ｃ）に示されるよ
うに周波数低下を引き起す。
【００１２】また、図１０の場合にも、インバータ２の
スレッショルドレベルの変動が大きく、周波数の変動・
低下を解決してはいない。
スレッショルドレベルの変動が大きく、周波数の変動・
低下を解決してはいない。
【００１３】本発明の目的は、インバータの出力に付加
したプルアップ抵抗またはプルダウン抵抗をを用いるこ
とにより、電源電圧の変動に拘らず周波数変動がなく、
一定の周期（周波数）の発振出力が得られるＣＲ発振回
路を提供することにある。
したプルアップ抵抗またはプルダウン抵抗をを用いるこ
とにより、電源電圧の変動に拘らず周波数変動がなく、
一定の周期（周波数）の発振出力が得られるＣＲ発振回
路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のＣＲ発振回路の
構成は、入力端子を共通の入力点とするシュミットトリ
ガと、前記入力端子の反転信号をうる第１のインバータ
と、これらシュミットトリガおよび第１のインバータの
各出力の論理和をとる第１の論理回路と、前記シュミッ
トトリガおよび第１のインバータの各出力の論理積をと
る第２の論理回路と、前記第１の論理回路の出力をゲー
トに接続しソースを電源端に接続しドレインを前記入力
端子に接続した第１のＰチャネルトランジスタと、前記
第２の論理回路の出力をゲートに接続しソースを接地端
に接続しドレインを前記入力端子に接続した第１のＮチ
ャネル型トランジスタと、前記シュミットトリガの出力
を共通のゲートに入力しドレインを共通の出力として出
力端子の接続し電源・接地間にソースをそれぞれ接続し
た第２のＰチャネル・Ｎチャネル・トランジスタからな
る出力回路とを備え、前記入力端子と前記出力端子との
間をフィードバック抵抗で接続し、前記入力端子と接地
端との間に入力容量を接続し、かつ前記第１のインバー
タの出力端にプルアップ抵抗またはプルダウン抵抗を接
続したこどを特徴とする。
構成は、入力端子を共通の入力点とするシュミットトリ
ガと、前記入力端子の反転信号をうる第１のインバータ
と、これらシュミットトリガおよび第１のインバータの
各出力の論理和をとる第１の論理回路と、前記シュミッ
トトリガおよび第１のインバータの各出力の論理積をと
る第２の論理回路と、前記第１の論理回路の出力をゲー
トに接続しソースを電源端に接続しドレインを前記入力
端子に接続した第１のＰチャネルトランジスタと、前記
第２の論理回路の出力をゲートに接続しソースを接地端
に接続しドレインを前記入力端子に接続した第１のＮチ
ャネル型トランジスタと、前記シュミットトリガの出力
を共通のゲートに入力しドレインを共通の出力として出
力端子の接続し電源・接地間にソースをそれぞれ接続し
た第２のＰチャネル・Ｎチャネル・トランジスタからな
る出力回路とを備え、前記入力端子と前記出力端子との
間をフィードバック抵抗で接続し、前記入力端子と接地
端との間に入力容量を接続し、かつ前記第１のインバー
タの出力端にプルアップ抵抗またはプルダウン抵抗を接
続したこどを特徴とする。
【００１５】また本発明において、第１のインバータの
出力端と前記第１、第２の論理回路の入力端との間に第
２、第３のインバータを直列接続して挿入し前記第２の
インバータの出力端に第２のプルアップ抵抗またはプル
ダウン抵抗を接続することができ、また第１の論理回路
の入力として第３のインバータの出力に代えて入力端子
からの反転出力を得る第４のインバータの出力を接続す
ることもできる。さらに、発振停止信号によりプルアッ
プ抵抗またはプルダウン抵抗に電流を流さないように、
第２、第３のインバータの代りに、前記発振停止信号を
一方に入力した第１、第２のＮＯＲ回路を接続すること
もできる。
出力端と前記第１、第２の論理回路の入力端との間に第
２、第３のインバータを直列接続して挿入し前記第２の
インバータの出力端に第２のプルアップ抵抗またはプル
ダウン抵抗を接続することができ、また第１の論理回路
の入力として第３のインバータの出力に代えて入力端子
からの反転出力を得る第４のインバータの出力を接続す
ることもできる。さらに、発振停止信号によりプルアッ
プ抵抗またはプルダウン抵抗に電流を流さないように、
第２、第３のインバータの代りに、前記発振停止信号を
一方に入力した第１、第２のＮＯＲ回路を接続すること
もできる。
【００１６】
【発明の実施の形態】次に図面を参照して本発明を詳細
に説明する。図１（ａ），（ｂ）は本発明のＣＲ発振回
路の一実施形態を説明する回路図である。図８の従来の
ＣＲ発振回路のインバータ２の出力端にプルアップ抵抗
またはプルダウン抵抗を付加したもので、図１（ａ）に
はプルダウン抵抗Ｒｄを設けた場合、図１（ｂ）にはプ
ルアップ抵抗Ｒｕを設けた場合を示す。
に説明する。図１（ａ），（ｂ）は本発明のＣＲ発振回
路の一実施形態を説明する回路図である。図８の従来の
ＣＲ発振回路のインバータ２の出力端にプルアップ抵抗
またはプルダウン抵抗を付加したもので、図１（ａ）に
はプルダウン抵抗Ｒｄを設けた場合、図１（ｂ）にはプ
ルアップ抵抗Ｒｕを設けた場合を示す。
【００１７】まず、通常のインバータの動作特性につい
て説明する。図２（ａ）はその入出力特性図で、入力電
圧ＶINに対する出力電圧ＶOUT を示し、その立上り電
圧、立下り電圧ともそのスレッショルドレベルが(1/2)
・ＶDD付近にある。ここで電源電圧が変動して低電圧に
なった時のインバータの入出力特性は、図２（ｂ）の特
性図のようになる。すなわち、(1/2) ・ＶDDよりも立上
り時のスレッショルドレベルＶTHが大きくなり、立下り
時のスレッショルドレベルＶTLが(1/2) ・ＶDDよりも小
さくなる。従って、このようなインバータを用いた発振
回路の発振状態は、図２（ｃ）の波形図のように、通常
の周期Ａよりも低電圧時には周期が伸びた周期Ｂとな
り、すなわち発振周波数が低下することになる。
て説明する。図２（ａ）はその入出力特性図で、入力電
圧ＶINに対する出力電圧ＶOUT を示し、その立上り電
圧、立下り電圧ともそのスレッショルドレベルが(1/2)
・ＶDD付近にある。ここで電源電圧が変動して低電圧に
なった時のインバータの入出力特性は、図２（ｂ）の特
性図のようになる。すなわち、(1/2) ・ＶDDよりも立上
り時のスレッショルドレベルＶTHが大きくなり、立下り
時のスレッショルドレベルＶTLが(1/2) ・ＶDDよりも小
さくなる。従って、このようなインバータを用いた発振
回路の発振状態は、図２（ｃ）の波形図のように、通常
の周期Ａよりも低電圧時には周期が伸びた周期Ｂとな
り、すなわち発振周波数が低下することになる。
【００１８】一方、本実施形態のように、プルダウン抵
抗Ｒｄを付加した場合は、図３（ａ）に示すように、こ
の抵抗Ｒｄによりヒステリシスをもった入出力特性をス
レッショルドレベルＶTLがＶDD側に近付く方向に引っ張
ることになる。従って、図３（ｂ）に示すように、プル
ダウン抵抗Ｒｄを付加し（Ｃ）、その抵抗値を調整する
ことにより、その周波数低下を抑えるようにすることが
できる。その抵抗値はインバータの特性にもよるが、例
えば５０ｋΩ程度が適当であった。
抗Ｒｄを付加した場合は、図３（ａ）に示すように、こ
の抵抗Ｒｄによりヒステリシスをもった入出力特性をス
レッショルドレベルＶTLがＶDD側に近付く方向に引っ張
ることになる。従って、図３（ｂ）に示すように、プル
ダウン抵抗Ｒｄを付加し（Ｃ）、その抵抗値を調整する
ことにより、その周波数低下を抑えるようにすることが
できる。その抵抗値はインバータの特性にもよるが、例
えば５０ｋΩ程度が適当であった。
【００１９】また図４（ａ）〜（ｃ）には電源電圧ＶDD
の変動に対する周波数の依存性を示した特性図を示し、
プルダウン抵抗Ｒｄの抵抗値が大き過ぎると、図４
（ｂ）のように従来例の特性と同様であり、その抵抗値
が小さ過ぎると、図４（ｃ）のように低電圧で周波数が
高くなるという現象を生じる。このような現象が生じな
いような適当な抵抗値を設定すると、図４（ａ）のよう
に電源電圧変動に対して周波数変動を生ずることのない
高精度のＣＲ発振回路を実現することができる。
の変動に対する周波数の依存性を示した特性図を示し、
プルダウン抵抗Ｒｄの抵抗値が大き過ぎると、図４
（ｂ）のように従来例の特性と同様であり、その抵抗値
が小さ過ぎると、図４（ｃ）のように低電圧で周波数が
高くなるという現象を生じる。このような現象が生じな
いような適当な抵抗値を設定すると、図４（ａ）のよう
に電源電圧変動に対して周波数変動を生ずることのない
高精度のＣＲ発振回路を実現することができる。
【００２０】本実施形態の回路によれば、電源電圧が５
Ｖ〜１．８Ｖまで変動した場合に、従来例では±２０％
の周波数のバラツキがあったものを、±６％程度の変動
に抑え込むことができた。
Ｖ〜１．８Ｖまで変動した場合に、従来例では±２０％
の周波数のバラツキがあったものを、±６％程度の変動
に抑え込むことができた。
【００２１】図５は本発明の第２の実施の形態を示す回
路図であり、プルダウン抵抗Ｒｄ２を付加し、二段のプ
ルアップ抵抗とした場合を示し、その基本動作は図１
（ａ）の場合と同様である。すなわち、第１のインバー
タ２の出力端と第１、第２の論理回路の入力端との間に
第２、第３のインバータ７，８を直列接続して挿入し、
第２のインバータ７の出力端に第２のプルダウン抵抗Ｒ
ｄ２を接続している。
路図であり、プルダウン抵抗Ｒｄ２を付加し、二段のプ
ルアップ抵抗とした場合を示し、その基本動作は図１
（ａ）の場合と同様である。すなわち、第１のインバー
タ２の出力端と第１、第２の論理回路の入力端との間に
第２、第３のインバータ７，８を直列接続して挿入し、
第２のインバータ７の出力端に第２のプルダウン抵抗Ｒ
ｄ２を接続している。
【００２２】プルダウン抵抗Ｒｄが１個の場合には、回
路動作の立下り時間が早くなるが、その立上り時にプル
ダウン抵抗Ｒｄがあることにより動作が遅れ、シュミッ
トトリガ１の反転動作のタイミングより遅くなる恐れが
出てくる。そのためもう一段プルダウン抵抗Ｒｄ２が必
要となってくる。これはプルアップ抵抗Ｒｕの場合も同
様に、Ｒｕ２を付加すればよい。
路動作の立下り時間が早くなるが、その立上り時にプル
ダウン抵抗Ｒｄがあることにより動作が遅れ、シュミッ
トトリガ１の反転動作のタイミングより遅くなる恐れが
出てくる。そのためもう一段プルダウン抵抗Ｒｄ２が必
要となってくる。これはプルアップ抵抗Ｒｕの場合も同
様に、Ｒｕ２を付加すればよい。
【００２３】図６は本発明の第３の実施の形態を示す回
路図であり、図５の場合の立上り時間の遅れを、経路を
二分割することにより解決したものである。すなわち、
もう一方の経路として入力端子ＣＬＩの信号に直列接続
したインバータ１０，１１，１２の回路を用い、ＡＮＤ
回路６の入力としてインバータ８の出力の代りに、イン
バータ１２の出力を接続したものである。
路図であり、図５の場合の立上り時間の遅れを、経路を
二分割することにより解決したものである。すなわち、
もう一方の経路として入力端子ＣＬＩの信号に直列接続
したインバータ１０，１１，１２の回路を用い、ＡＮＤ
回路６の入力としてインバータ８の出力の代りに、イン
バータ１２の出力を接続したものである。
【００２４】この回路は、立下りが早く、立上りが従来
の動作と同等にしたもので、これにより図３（ｂ）の特
性を実現している。なお、プルアップ抵抗Ｒｕの場合も
同様に実現することができる。なお、この回路に発振停
止（ＳＴＯＰ）機能を追加した場合、図５，６の回路で
はＳＴＯＰ時にプルダウン抵抗、プルアップ抵抗に電流
が流れるという問題がある。
の動作と同等にしたもので、これにより図３（ｂ）の特
性を実現している。なお、プルアップ抵抗Ｒｕの場合も
同様に実現することができる。なお、この回路に発振停
止（ＳＴＯＰ）機能を追加した場合、図５，６の回路で
はＳＴＯＰ時にプルダウン抵抗、プルアップ抵抗に電流
が流れるという問題がある。
【００２５】そこで、図７にＳＴＯＰ時にプルダウン抵
抗に電流を流さないようにした本発明の第４の実施の形
態の回路図を示す。この回路は、ＳＴＯＰ時にこのＳＴ
ＯＰ信号によりゲートをかけるように、図６のＯＲ回路
５の入力側で、インバータ２，７の代りにＳＴＯＰ信号
を一方に入力したＮＯＲ回路１３，１４を用い、ＮＡＮ
Ｄ回路６の入力側で、インバータ１０，１１の代りにＳ
ＴＯＰ信号を一方に入力したＮＯＲ回路１５，１６を用
い、トランジスタＴｒ２と並列にＳＴＯＰ信号でオフと
なるＮチャネル型トランジスタＴｒ５を設け、さらに出
力回路のトランジスタＴｒ３，４をＳＴＯＰ信号でオフ
とするインバータ９，１７、ＮＡＮＤ回路１８およびＮ
ＯＲ回路１９を設けたものである。この回路で、プルア
ップ抵抗Ｒｕの場合を同様に実現することができる。
抗に電流を流さないようにした本発明の第４の実施の形
態の回路図を示す。この回路は、ＳＴＯＰ時にこのＳＴ
ＯＰ信号によりゲートをかけるように、図６のＯＲ回路
５の入力側で、インバータ２，７の代りにＳＴＯＰ信号
を一方に入力したＮＯＲ回路１３，１４を用い、ＮＡＮ
Ｄ回路６の入力側で、インバータ１０，１１の代りにＳ
ＴＯＰ信号を一方に入力したＮＯＲ回路１５，１６を用
い、トランジスタＴｒ２と並列にＳＴＯＰ信号でオフと
なるＮチャネル型トランジスタＴｒ５を設け、さらに出
力回路のトランジスタＴｒ３，４をＳＴＯＰ信号でオフ
とするインバータ９，１７、ＮＡＮＤ回路１８およびＮ
ＯＲ回路１９を設けたものである。この回路で、プルア
ップ抵抗Ｒｕの場合を同様に実現することができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、Ｃ
Ｒ発振回路のインバータにプルダウン抵抗またはプルア
ップ抵抗を付加することにより、電源電圧変動に対して
周波数変動を生ずることの少ない高精度のＣＲ発振回路
を実現することができるという効果がある。
Ｒ発振回路のインバータにプルダウン抵抗またはプルア
ップ抵抗を付加することにより、電源電圧変動に対して
周波数変動を生ずることの少ない高精度のＣＲ発振回路
を実現することができるという効果がある。
【図１】本発明の第１の実施の形態の二例を示す回路図
である。
である。
【図２】一般のインバータの動作を説明する入出力特性
図および波形図である。
図および波形図である。
【図３】図１の動作を説明する入出力特性図および波形
図である。
図である。
【図４】図１の動作を説明する周波数特性図である。
【図５】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図６】本発明の第３の実施の形態を示す回路図であ
る。
る。
【図７】本発明の第４の実施の形態を示す回路図であ
る。
る。
【図８】従来例のＣＲ発振回路の回路図である。
【図９】図８のＣＲ発振回路の動作を説明する波形図お
よび特性図である。
よび特性図である。
【図１０】従来例の他のＣＲ発振回路の回路図である。
１ シュミットトリガ ２〜４，７〜１２，１７ インバータ ５，１３〜１６，１９ ＮＯＲ回路 ６，１８ ＮＡＮＤ回路 Ｃｉｎ 入力容量 ＣＬＩ，ＣＬＯ 入出力端子 Ｒｆ フィードバック抵抗 Ｒｄ，Ｒｄ２，Ｒｕ プルダウン，プルアップ抵抗 Ｔｒ１，３ ＰチャネルＭＯＳトランジスタ Ｔｒ２，４，５ ＮチャネルＭＯＳトランジスタ
Claims (5)
- 【請求項１】 入力端子を共通の入力点とするシュミッ
トトリガ型バッファ（以下シュミットトリガという）
と、前記入力端子の反転信号をうる第１のインバータ
と、これらシュミットトリガおよび第１のインバータの
各出力の論理和をとる第１の論理回路と、前記シュミッ
トトリガおよび第１のインバータの各出力の論理積をと
る第２の論理回路と、前記第１の論理回路の出力をゲー
トに接続しソースを電源端に接続しドレインを前記入力
端子に接続した第１のＰチャネルトランジスタと、前記
第２の論理回路の出力をゲートに接続しソースを接地端
に接続しドレインを前記入力端子に接続した第１のＮチ
ャネル型トランジスタと、前記シュミットトリガの出力
を共通のゲートに入力しドレインを共通の出力として出
力端子の接続し電源・接地間にソースをそれぞれ接続し
た第２のＰチャネル・Ｎチャネル・トランジスタからな
る出力回路とを備え、前記入力端子と前記出力端子との
間をフィードバック抵抗で接続し、前記入力端子と接地
端との間に入力容量を接続し、かつ前記第１のインバー
タの出力端にプルアップ抵抗またはプルダウン抵抗を接
続したこどを特徴とするＣＲ発振回路。 - 【請求項２】 第１のインバータの出力端と前記第１、
第２の論理回路の入力端との間に第２、第３のインバー
タを直列接続して挿入し前記第２のインバータの出力端
に第２のプルアップ抵抗またはプルダウン抵抗を接続し
た請求項１記載のＣＲ発振回路。 - 【請求項３】 第１の論理回路の入力として第３のイン
バータの出力に代えて入力端子からの反転出力を得る第
４のインバータの出力を接続した請求項２記載のＣＲ発
振回路。 - 【請求項４】 発振停止信号によりプルアップ抵抗また
はプルダウン抵抗に電流を流さないように、第２、第３
のインバータの代りに、前記発振停止信号を一方に入力
した第１、第２のＮＯＲ回路を接続した請求項２または
請求項３記載のＣＲ発振回路。 - 【請求項５】 発振停止信号により各トランジスタに電
流が流れないように、第１のＮチャネルトランジスタと
並列に前記発振停止信号をゲートに入力した第３のＮチ
ャネルトランジスタを接続し、かつ前記第２のＰチャネ
ル・Ｎチャネルトランジスタの入力側に前記発振停止信
号によりこれらトランジスタをオフとするゲート回路を
設けた請求項２または請求項３記載のＣＲ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266944A JP2885670B2 (ja) | 1995-10-16 | 1995-10-16 | Ｃｒ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7266944A JP2885670B2 (ja) | 1995-10-16 | 1995-10-16 | Ｃｒ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116394A JPH09116394A (ja) | 1997-05-02 |
| JP2885670B2 true JP2885670B2 (ja) | 1999-04-26 |
Family
ID=17437861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7266944A Expired - Fee Related JP2885670B2 (ja) | 1995-10-16 | 1995-10-16 | Ｃｒ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885670B2 (ja) |
-
1995
- 1995-10-16 JP JP7266944A patent/JP2885670B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09116394A (ja) | 1997-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3076300B2 (ja) | 出力バッファ回路 | |
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| US6459322B1 (en) | Level adjustment circuit and data output circuit thereof | |
| JPH06152334A (ja) | リングオシレータおよび定電圧発生回路 | |
| JPH0584597B2 (ja) | ||
| US20030001554A1 (en) | Internal power voltage generator | |
| KR960011964B1 (ko) | 출력버퍼장치 | |
| US6414529B1 (en) | Latch and D-type flip-flop | |
| JPH1022796A (ja) | タイミング回路 | |
| US6980034B2 (en) | Adaptive, self-calibrating, low noise output driver | |
| US7518412B2 (en) | Output circuit having short rise time and small consumption current | |
| JP2885670B2 (ja) | Ｃｒ発振回路 | |
| JPH0254698B2 (ja) | ||
| US5479122A (en) | Sync signal detection apparatus | |
| JP3278764B2 (ja) | 遅延回路 | |
| US6819143B1 (en) | Input buffer circuit having equal duty cycle | |
| JP4086049B2 (ja) | パワーオン・リセット回路 | |
| JP3426594B2 (ja) | 入力バッファ回路 | |
| JP2601978B2 (ja) | Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 | |
| JP3821308B2 (ja) | 半導体メモリ装置の入力バッファ | |
| JP2851211B2 (ja) | 入力バッファ回路 | |
| CN113917967B (zh) | 一种低功耗修调电路 | |
| JP2002344296A (ja) | 過熱保護回路及びパワー・トランジスタ | |
| JPH0159773B2 (ja) | ||
| KR960005017Y1 (ko) | 데이타 출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990119 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080212 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090212 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100212 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100212 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110212 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110212 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110212 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110212 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120212 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130212 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |