JPH0584597B2 - - Google Patents

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JPH0584597B2
JPH0584597B2 JP61257364A JP25736486A JPH0584597B2 JP H0584597 B2 JPH0584597 B2 JP H0584597B2 JP 61257364 A JP61257364 A JP 61257364A JP 25736486 A JP25736486 A JP 25736486A JP H0584597 B2 JPH0584597 B2 JP H0584597B2
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mosfet
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Akihiko Hirose
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数ビツト構成の半導体メモリの
出力回路に好適な半導体集積回路に関する。
〔従来の技術〕 複数ビツト構成の半導体メモリのように、外部
回路に対する電流駆動能力の大きいトランジスタ
から成る出力回路を複数個有する場合、これらの
出力回路が同時に動作することにより、電源線や
接地線等のインダクタンスに起因する大きな雑音
が誘導され、データの誤書込みや発振などの誤動
作を引き起こすという問題がある。この問題を解
決するものとして、データの出力に先立つて出力
端子を中間電位に設定することにより、出力変化
に伴う充放電電流のピーク値を低減させるという
手段がある。
第３図は、このような中間電位設定回路の従来
例を示すものであり、図において、１はＰ型
MOSFET（Ｑ３）とＮ型MOSFET（Ｑ４）とか
ら成る出力MOSFET対、２はＮ型MOSFET（Ｑ
２）と（Ｑ１３）とから成る中間電位設定回路、
DPは第１の出力制御信号、DNは第２の出力制
御信号、PS１は第３の出力制御信号、Doutは出
力端子、CLは負荷容量、Vccは電源線、GNDは
接地線である。
次に動作について説明する。出力端子Doutを
中間電位に設定するにあたつては、まず第１の出
力制御信号DPを“Ｈ”に、第２の出力制御信号
DNを“Ｌ”にする。この時出力MOSFET対を
構成するMOSFET（Ｑ３），（Ｑ４）は共にオフ
（非導通）であり、出力端子Doutは負荷容量CLが
充電状態か否かにより“Ｈ”または“Ｌ”のレベ
ルに保たれている。次いで第３の出力制御信号
PS１を“Ｈ”にする。この時、 (1) 出力端子Doutが始め“Ｌ”であつた場合、
Ｎ型MOSFET（Ｑ２）のドレイン、ゲート、
ソースはそれぞれ“Ｈ”，“Ｈ”，“Ｌ”であるか
ら、該MOSFET（Ｑ２）オン（導通）であり、
これを介して第１の出力制御線DPから負荷容
量CLへ充電電流が流れ、出力端子Doutの電位
は上昇し始める。
(2) 一方、Ｎ型MOSFET（Ｑ１３）のドレイン、
ゲート、ソースは始め“Ｌ”，“Ｈ”，“Ｌ”であ
るので、該MOSFET（Ｑ１３）はオフである
が、ドレインである出力端子Doutの電位が(1)
で説明したように上昇し始め、MOSFET（Ｑ
１３）の閾値電圧Vthを超えるとMOSFET（Ｑ
１３）もオンとなる。従つて前記の充電電流の
他にMOSFET（Ｑ２）と（Ｑ１３）を貫通電
流が流れることになる。この時MOSFET（Ｑ
１３）のソース電位は“Ｌ”に固定されるの
で、閾値電圧Vthは基板バイアス効果を受け
ず、MOSFET（Ｑ１３）のチヤネル抵抗はド
レインである出力端子Doutが上昇するにつれ
てますます小さくなる。ここで基板バイアス効
果とは、基板が逆バイアスされる、即ちＮ型
MOSFETでは、ソース及びドレイン電位が接
地電位より上昇することにより、Ｐ型
MOSFETではソース及びドレイン電位が電源
電位より低下することにより閾値が増大しチヤ
ネル抵抗が増大することを言う。他方、
MOSFET（Ｑ２）のチヤネル抵抗は、オンし
た直後が最小であり、ソースである出力端子
Doutの電位が上昇するにつれてチヤネル抵抗
も増大していく。このように中間電位設定信号
PS１が入つた当初から、MOSFET（Ｑ２）と
（Ｑ１３）のチヤネル抵抗値の和を大きくする
ことはできないので中間電位設定期間の初めか
ら比較的大きな貫通電流が流れることになる。
(3) 結局、MOSFET（Ｑ２）と（Ｑ１３）のチ
ヤネル抵抗は一定値に落書き、出力端子Dout
はこれらの抵抗値で決まる中間電位に設定され
る。
(4) 出力端子Doutが始め“Ｈ”であつた場合は、
まずMOSFET（Ｑ１３）がオンし、これを介
して負荷容量CLから第２の出力制御線DNへ放
電電流が流れ、出力端子Doutの電位は低下し
始める。
(5) 一方、Ｎ型MOSFET（Ｑ２）は始めソース
とドレインが“Ｈ”であるためオフであるが、
出力端子Doutの電位が低下し、ドレイン・ソ
ース間電圧が閾値電圧Vthより大きくなるとオ
ンする。ただし、このVthは前述の基板バイア
ス効果を受けており、オンした後もＮ型
MOSFET（Ｑ２）のチヤネル抵抗はMOSFET
（Ｑ１３）のそれよりも大きい。従つて、出力
端子Doutが“Ｈ”から中間電位に変化する時
の貫通電流は出力端子Doutが“Ｌ”から変化
する時のそれに比べて少なくなる。
以上のように、出力端子が“Ｈ”又は“Ｌ”か
ら中間電位に設定された後、第３の出力制御信号
PS１を“Ｌ”に下げ、第１と第２の出力制御信
号DP，DNの電位を新たに設定して出力端子
Doutにデータを出力する。
〔発明が解決しようとする問題点〕
しかし、この従来例では中間電位設定用の
MOSFET対を共にＮ型MOSFETで構成してい
るため、これらのMOSFETを流れる貫通電流が
比較的大きく、特に出力を“Ｌ”から中間電位に
変化させる場合に消費する電流が大きくなるとい
う問題があつた。
この発明は上記のような問題に鑑みてなされた
もので、消費電流が少なく、かつ高速に動作する
ことのできる中間電位設定回路を有する半導体集
積回路を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体集積回路は、出力回路
を、第１の電源線と出力端子との間に接続され、
ゲート電極が第１の出力制御線に接続されたＰ型
の第１のMOSFETと、上記第１の電源線に供給
される電位より低い電位が供給される第２の電源
線と上記出力端子との間に接続され、ゲート電極
が第２の出力制御線に接続されたＮ型の第２の
MOSFETとで構成するとともに、中間電位発生
回路を、上記第１の出力制御線と上記出力端子と
の間に接続されたＮ型の第３のMOSFETと、上
記第２の出力制御線と上記出力端子との間に接続
されたＰ型の第４のMOSFETとを有し、上記第
１の出力制御線にＨレベルの電位が印加され、か
つ、上記第２の出力制御線にＬレベルの電位が印
加される時、上記第３のMOSFETのゲート電極
にＨレベルの電位が印加されるとともに、上記第
４のMOSFETのゲート電極にＬレベルの電位が
印加される時、上記出力端子の電位を、上記第１
の電源線に供給される電位と上記第２の電源線に
供給される電位との間の電位とするように構成し
たものである。
〔作用〕
この発明においては、上述のように、中間電位
発生回路を、上記第１のMOSFETを非導通状態
とするためのＨレベルが上記第１の出力制御線に
印加され、かつ、上記第２のMOSFETを非導通
状態とするためのＬレベルが上記第２の出力制御
線に印加される時、上記第３のMOSFETのゲー
ト電極にＨレベルの電位が印加されるとともに、
上記第４のMOSFETのゲート電極にＬレベルの
電位が印加され、上記出力端子の電位を、上記第
１の電源線に供給される電位と上記第２の電源線
に供給される電位との間の電位とするように構成
したので、出力の変化に先立つて、出力端子を速
やかに中間電位に設定でき、高速かつ低消費電流
で動作させることができる。
〔発明の実施例〕
第１図はこの発明の一実施例による半導体集積
回路を示し、図において、１はＰ型MOSFET
（Ｑ３）とＮ型MOSFET（Ｑ４）からなる出力
MOSFET対、２はＰ型MOSFET（Ｑ１）とＮ型
MOSFET（Ｑ２）からなる中間電位設定回路、
３はＰ型MOSFET（Ｑ５，Ｑ６）とＮ型
MOSFET（Ｑ７，Ｑ８）からなるNANDゲート、
４はＰ型MOSFET（Ｑ９，Ｑ１０）とＮ型
MOSFET（Ｑ１１，Ｑ１２）からなるNORゲー
ト、５，６はインバータ、DPは第１の出力制御
信号、DNは第２の出力制御信号、PS１は第３の
出力制御信号、PS２は第４の出力制御信号、Din
は入力端子、OEは出力イネーブル信号、Doutは
出力端子、CLは負荷容量である。
次に上記実施例を第２図に示すタイミング図を
用いて説明する。出力イネーブル信号OEを“Ｈ”
から“Ｌ”に下げると第１の出力制御信号DPは
“Ｈ”に第２の出力制御信号DNは“Ｌ”となり、
出力MOSFET対１を構成するＰ型MOSFET（Ｑ
３）とＮ型MOSFET（Ｑ４）は共にオフとなる。
この時出力端子Doutは負荷容量CLが充電状態が
否かにより“Ｈ”又は“Ｌ”のレベルに保たれて
いる。次いで第３の出力制御信号PS１を“Ｈ”
にする。この時、 (1) 出力端子Doutが始め“Ｌ”であつた場合、
中間電位設定回路２を構成するＮ型MOSFET
（Ｑ２）とＰ型MOSFET（Ｑ１）の内、Ｎ型
MOSFET（Ｑ２）のドレイン、ゲート、ソー
スのレベルはそれぞれ“Ｈ”，“Ｈ”，“Ｌ”であ
るので該MOSFETは直ちにオンし、これを通
して負荷容量CLに充電電流が流れ、出力端子
Doutの電位は上昇し始める。
(2) この時、第１の出力制御信号DPの電位は
MOSFET（Ｑ２）がオンしたことにより一時
的に“Ｈ”より低くなり、この電位の低下量が
Ｐ型MOSFET（Ｑ３）の閾値より大きいとＰ
型MOSFET（Ｑ３）もオンし、該MOSFET
（Ｑ３）を通して流れる充電電流も加わること
により出力端子Doutは速やかに中間電位に近
づく。
(3) 一方Ｐ型MOSFET（Ｑ１）は中間電位設定
信号PS１が“Ｈ”、従つてMOSFET（Ｑ１）の
ゲートが“Ｌ”となつた直後はドレイン、ゲー
ト、ソースがそれぞれ“Ｌ”，“Ｌ”，“Ｌ”であ
るのでオフとなつているが出力端子の電位が上
昇しドレイン・ソース間電圧が、MOSFET
（Ｑ１）の閾値電圧Vtpを超えるとオンし、
MOSFET（Ｑ２）と（Ｑ１）を貫通電流が流
れる。ここでＰ型MOSFET（Ｑ１）はソース
とドレインが共に“Ｈ”より低いレベルにある
ため基板バイアス効果を受け、その閾値電圧は
ゼロバイアス時（ソース又はドレインが“Ｈ”
に固定）よりも大きくなつている。従つてＰ型
MOSFET（Ｑ１）はＮ型MOSFET（Ｑ２）よ
りも遅れてオンし、かつＰ型MOSFET（Ｑ１）
のチヤネル抵抗が基板バイアス効果を受けてＮ
型MOSFET（Ｑ２）よりも高いため、従来例
のように中間電位設定回路２をＮ型の
MOSFETだけで構成した場合に比べて貫通電
流は少ない。なお、Ｐ型MOSFET（Ｑ１）が
オンすると、第２の出力制御信号DNの電圧は
“Ｌ”から上昇するが、Ｐ型MOSFET（Ｑ１）
のチヤネル抵抗が高いため、Ｎ型MOSFET
（Ｑ４）の閾値電圧までは上昇せず、出力
MOSFET対（Ｑ３，Ｑ４）を貫通電流が流れ
ることはない。
(4) 出力端子Doutが始め“Ｈ”であつた場合は、
Ｐ型MOSFET（Ｑ１）は中間電位設定信号PS
１が“Ｈ”になると直ちにオンしこれを通して
負荷容量CLから放電電流が流れ、出力端子
Doutの電位が“Ｈ”から低下し始める。この
時、第２の出力制御信号DNは“Ｌ”から一時
的に上昇し、Ｎ型MOSFET（Ｑ４）もオンす
るので、該MOSFET（Ｑ４）を介した放電電
流も加わり、出力端子Doutは速やかに中間電
位に近づく。
(5) 一方、Ｎ型MOSFET（Ｑ２）は出力端子
Doutの電位が低下し、ドレイン・ソース間電
圧が該MOSFET（Ｑ２）の閾値電圧Vthを超え
てからオンするが該MOSFET（Ｑ２）のソー
スとドレインが共に“Ｌ”より高いレベルにあ
るため基板バイアス効果により、前記Vthはは
ゼロバイアス時（ソース又はドレインが“Ｌ”
に固定）より大きくなつている。従つてＮ型
MOSFET（Ｑ２）はＰ型MOSFET（Ｑ１）よ
りも遅れてオンし、かつ基板バイアス効果を受
けてMOSFET（Ｑ２）のチヤネル抵抗が
MOSFET（Ｑ１）よりも高くなるため、貫通
電流は少ない。なお、MOSFET（Ｑ２）のオ
ンにより、第１の出力制御信号DPの電位は
“Ｈ”から低下するが、MOSFET（Ｑ２）のチ
ヤネル抵抗が高いため、ここでの電位低下量は
Ｐ型MOSFET（Ｑ３）の閾値電圧以上になら
ず、出力MOSFET対（Ｑ３，Ｑ４）を貫通電
流が流れることはない。
以上のように、出力端子が始め“Ｈ”と“Ｌ”
のどちらであつても、出力イネーブル信号OEを
“Ｌ”に第３の出力制御信号PS１を“Ｈ”にする
ことで、出力端子Doutは、Ｐ型MOSFET（Ｑ１）
とＮ型MOSFET（Ｑ２）の抵抗分割で決まる中
間電位に速やかに設定される。しかるのちに、第
３の出力制御信号PS１を“Ｌ”に出力イネーブ
ル信号OEを“Ｈ”にすると入力端子Dinのレベ
ルに応じて出力端子Doutは“Ｈ”又は“Ｌ”に
なる。
このようにデータが出力される時は、出力端子
は必ず中間電位から変化するので、出力に要する
時間が短縮され、かつ出力変化に伴う充放電電流
のピーク値が小さくなり、電源線や接地線に誘導
される雑音が低減される。
なお、上記実施例では、中間電位設定期間にお
いて、第１の出力制御信号DPと第２の出力制御
信号DNをそれぞれ“Ｈ”と“Ｌ”にするため、
NANDゲート３，NORゲート４を介して出力イ
ネーブル信号OEを制御するようにしたが、この
制御手段はDP，DNを（“Ｈ”，“Ｈ”），（“Ｌ”，
“Ｌ”），（“Ｈ”，“Ｌ”）の３通りに設定できるも
の
であればどのような回路構成のものであつてもよ
い。
また、上記実施例における第３の出力制御信号
PS１と第４の出力制御信号PS２は互いに論理値
の異なる相補性信号対であればよく、一定期間、
Ｎ型MOSFET（Ｑ２）のゲートを“Ｈ”に、Ｐ
型MOSFET（Ｑ１）のゲートを“Ｌ”に設定で
きる回路構成であればよい。
〔発明の効果〕 以上のように、この発明に係る半導体集積回路
によれば、出力回路を、第１の電源線と出力端子
との間に接続され、ゲート電極が第１の出力制御
線に接続されたＰ型の第１のMOSFETと、上記
第１の電源線に供給される電位より低い電位が供
給される第２の電源線と上記出力端子との間に接
続され、ゲート電極が第２の出力制御線に接続さ
れたＮ型の第２のMOSFETとで構成するととも
に、中間電位発生回路を、上記第１の出力制御線
と上記出力端子との間に接続されたＮ型の第３の
MOSFETと、上記第２の出力制御線と上記出力
端子との間に接続されたＰ型の第４のMOSFET
とを有し、上記第１の出力制御線にＨレベルの電
位が印加され、かつ、上記第２の出力制御線にＬ
レベルの電位が印加される時、上記第３の
MOSFETのゲート電極にＨレベルの電位が印加
されるとともに、上記第４のMOSFETのゲート
電極にＬレベルの電位が印加される時、上記出力
端子の電位を、上記第１の電源線に供給される電
位と上記第２の電源線に供給される電位との間の
電位とするように構成したので、中間電位の設定
を貫通電流の増大を招くことなく行なうことがで
き、高速にデータを出力でき、かつ負荷容量の充
放電電流のピーク値を低減でき、誘導される雑音
を低減できる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体集積
回路を示す回路構成図、第２図は上記実施例の動
作を説明するためのタイミング図、第３図は従来
の半導体集積回路を示す回路構成図である。 図において、１は出力MOSFET対、２は中間
電位設定回路、３はNANDゲート、４はNORゲ
ート、５，６はインバータ、DPは第１の出力制
御信号、DNは第２の出力制御信号、PS１は第３
の出力制御信号、PS２は第４の出力制御信号、
OEは出力イネーブル信号、Dinは入力端子、
Doutは出力端子、Ｑ１，Ｑ３，Ｑ５，Ｑ６，Ｑ
９，Ｑ１０はＰ型MOSFET，Ｑ２，Ｑ４，Ｑ
７，Ｑ８，Ｑ１１，Ｑ１２，Ｑ１３はＮ型
MOSFET，CLは負荷容量、Vccは電源線、GND
は接地線である。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の電源線と出力端子との間に接続され、
    ゲート電極が第１の出力制御線に接続されたＰ型
    の第１のMOSFETと、上記第１の電源線に供給
    される電位より低い電位が供給される第２の電源
    線と上記出力端子との間に接続され、ゲート電極
    が第２の出力制御線に接続されたＮ型の第２の
    MOSFETとを有する出力回路と、 上記第１の出力制御線と上記出力端子との間に
    接続されたＮ型の第３のMOSFETと、上記第２
    の出力制御線と上記出力端子との間に接続された
    Ｐ型の第４のMOSFETとを有し、上記第１の出
    力制御線にＨレベルの電位が印加され、かつ、上
    記第２の出力制御線にＬレベルの電位が印加され
    る時、上記第３のMOSFETのゲート電極にＨレ
    ベルの電位が印加されるとともに、上記第４の
    MOSFETのゲート電極にＬレベルの電位が印加
    され、上記出力端子の電位を、上記第１の電源線
    に供給される電位と上記第２の電源線に供給され
    る電位との間の電位とするための中間電位発生回
    路とを備えたことを特徴とする半導体集積回路。 ２ 上記第１の出力制御線は、入力信号と出力イ
    ネーブル信号とを受け、上記出力イネーブル信号
    が上記出力端子から信号を出力させることを意味
    する時は、上記入力信号に基づいた電位を当該第
    １の出力制御線に出力し、上記出力イネーブル信
    号が上記出力端子から信号を出力させないことを
    意味する時は、上記入力信号にかかわらず上記第
    １のMOSFETを非導通状態とするためのＨレベ
    ルの電位を上記第１の出力制御線に出力する第１
    の制御手段の出力ノードに接続され、 上記第２の出力制御線は、上記入力信号と上記
    出力イネーブル信号とを受け、上記出力イネーブ
    ル信号が上記出力端子から信号を出力させること
    を意味する時は、上記入力信号に基づいた電位を
    当該第２の出力制御線に出力し、上記出力イネー
    ブル信号が上記出力端子から出力させないことを
    意味する時は、上記入力信号にかかわらず上記第
    ２のMOSFETを非導通状態とするためのＬレベ
    ルの電位を上記第２の出力制御線に出力する第２
    の制御手段の出力ノードに接続されることを特徴
    とする特許請求の範囲第１項記載の半導体集積回
    路。
JP61257364A 1986-10-28 1986-10-28 半導体集積回路 Granted JPS63112893A (ja)

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JPS63112893A JPS63112893A (ja) 1988-05-17
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