JP2900559B2 - データ出力回路 - Google Patents

データ出力回路

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JP2900559B2
JP2900559B2 JP2211225A JP21122590A JP2900559B2 JP 2900559 B2 JP2900559 B2 JP 2900559B2 JP 2211225 A JP2211225 A JP 2211225A JP 21122590 A JP21122590 A JP 21122590A JP 2900559 B2 JP2900559 B2 JP 2900559B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ出力回路に関し、特に高速で動作する
半導体集積回路装置のデータ出力回路に関する。
〔従来の技術〕
従来この種のデータ出力回路は、第４図に示すよう
に、ソース及びドレインを高電位側の第１の電源供給端
子（電源電圧VCC）とデータ入出力端子TIDとの間に接続
した第１のトランジスタQ1と、ソース及びドレインを低
電位側の第２の電源供給端子の接地端子とデータ入出力
端子TIOとの間に接続した第２のトランジスタQ2とを備
えた出力段回路１と、複数の論理ゲートG1〜G3及びイン
バータIV9を備え制御信号CS,▲▼に従って各動作サ
イクルごとの内部データDBの出力段回路１の各トランジ
スタQ1,Q2のゲートへ伝達制御する制御回路２と、外部
からのデータDTIを入力するインバータIV1〜IV3とを有
する構成となっていた。
出力段回路１のトランジスタQ1,Q2はサイズを大きく
して大容量の負荷を大振幅で駆動できるようになってい
る。
〔発明が解決しようとする課題〕
上述した従来のデータ出力回路は、大容量の負荷を大
振幅で駆動できるようにトランジスタQ1,Q2のサイズが
大きくなっているので、第５図に示すように、アドレス
信号ADが切換わり、内部データDBが変化（例えば高レベ
ルから低レベルへ）するとき、出力データDTOの判定レ
ベル（例えば、TTLインタフェースとすると0.8V）に達
するまでに時間がかかり、アクセス時間が長くなるとい
う欠点があり、また大容量，大振幅で駆動するために電
源線，接続線に雑音が発生し誤動作を起す原因となると
いう欠点がある。
本発明の目的は、アクセス時間を短縮すると共に、電
源線，接地線に発生する雑音を低減し誤動作を防止する
ことができるデータ出力回路を提供することがある。
〔課題を解決するための手段〕
本発明のデータ出力回路は、ソース及びドレインを高
電位側の第１の電源供給端子とデータ入出力端子との間
に接続した第１のトランジスタと、ソース及びドレイン
を低電位側の第２の電源供給端子と前記データ入出力端
子との間に接続した第２のトランジスタとを備えた出力
段回路と、複数の論理ゲートを備え制御信号に従って各
動作サイクルごとの内部データを前記出力段回路の各ト
ランジスタのゲートへ伝達制御する制御回路とを有する
データ出力回路において、前記出力段回路の出力データ
を反転してラッチする回路と、制御パルスにより前記ラ
ッチ回路の出力データを反転して前記出力段回路の各ト
ランジスタのゲートへ伝達する３ステートインバータ
と、前記各動作サイクルの所定のタイミングで発生し所
定のパルス幅を持つ制御パルスにより内部データの前記
出力段回路の各トランジスタのゲートへの伝達を停止す
る制御回路内の所定の論理ゲートとを含む切換手段とを
設けて構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例が第４図に示された従来のデータ出力回路
と相違する点は、インバータIV4,IV5を備え出力段回路
１の出力データを反転してラッチするラッチ回路３と、
このラッチ回路３の出力データを反転するインバータIV
6,IV7、これらインバータIV6,IV7の出力データを、各動
作サイクルの所定のタイミングで発生し所定のパルス幅
をもつ制御パルスΦにより、この制御パルスΦのパルス
幅の期間、出力段回路１の各トランジスタQ1,Q2のゲー
トへ伝達するトランスファゲートTG1,TG2、及び制御パ
ルスΦにより、この制御パルスΦのパルス幅の期間、内
部データDBの各トランジスタQ1,Q2のゲートへの伝達を
停止するトランスファゲートTG3,TG4を備えた切換回路
４とを設けた点にある。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号
の波形図である。
制御パルスΦには、アドレス信号ADのアドレスの変化
を検知して発生するワンショットパルスを利用する。
この制御パルスΦが発生すると、トランスファーゲー
トTG3,TG4はオフとなり、トランスファゲートTG1,TG2が
オンとなることによって、１動作サイクル前にラッチさ
れたラッチ回路３からのデータが出力段回路１のトラン
ジスタQ1,Q2に伝えられる。
この時、例えば第２図の波形のように、１サイクル前
の出力データDTOが高レベルであると、ラッチ回路３の
出力は低レベル、インバータIV6,IV7の出力は高レベル
になるため、トランジスタQ2がオンとなり出力データDT
Oのレベルを引き下げる。
制御パルスΦのパルス幅を制御して出力データDTOの
レベルが約1.5V程度になった時にこの制御パルスΦが低
レベルになるようにし、トランスファーゲートTG1,TG2
をオフ、トランスファーゲートTG3,TG4をオンにし、内
部データDBをトランジスタQ1,Q2に伝え、出力データDTO
を低レベルにする。
この時、出力データDTOは予め約1.5V程度に引き下げ
られているため、低レベルの出力判定レベル（0.8V）に
達するまでの時間は十分に縮小され、出力データDTOの
振幅変化も従来より著しく小さくなるため、電源線や接
地線の雑音の発生を抑えることができる。
以上の説明において、制御パルスΦによる出力データ
DTOのレベルを約1.5Vにした理由は、TTLインタフェース
の出力判定の高レベル，低レベルが、例えば2.2V,0.8V
であるため、その中間値が最適の値となるからである。
第３図（ａ）〜（ｄ）はそれぞれ本発明の第２の実施
例及びこの実施例の各部回路の具体例を示す回路図であ
る。
この実施例では、切換回路に第１の実施例のようなト
ランスファーゲートTG1〜TG4を用いずに、制御パルスΦ
によりラッチ回路３の出力データを反転して出力段回路
の各トランジスタQ1,Q2のゲートへ伝達する３ステート
インバータTI1,TI2と、制御パルスΦにより内部データD
BのトランジスタQ1,Q2のゲートへの伝達を停止する制御
回路2A内の３ステートの論理ゲートG2A,G3Aとにより切
換回路５を構成したもので、第１の実施例に比べてトラ
ンスファゲートがない分だけ信号の伝達時間が早くなる
という利点がある。
〔発明の効果〕
以上説明したように本発明は、出力データをラッチす
るラッチ回路を設け、制御パルスによりこのラッチ回路
の出力データを所定のタイミングで所定の期間、出力段
回路の各トランジスタのゲートに伝達する構成とするこ
とにより、出力データが予め低レベル，高レベルの中間
レベルになってから内部データにより低レベル又は高レ
ベルとなるので、出力判定レベルに達するまでの時間が
短縮され、アクセス時間を短縮することができ、また振
幅変化が小さくなるので接地線，電源線の雑音の発生が
抑えられ、誤動作を防止することができる効果がある。
【図面の簡単な説明】 第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明するための各部信
号の波形図、第３図（ａ）〜（ｄ）はそれぞれ本発明の
第２の実施例及びこの実施例の各部の具体例を示す回路
図、第４図及び第５図はそれぞれ従来のデータ出力回路
の一例を示す回路図及びこの例の課題を説明するための
各部信号の波形図である。 １……出力段回路、2,2A……制御回路、３……ラッチ回
路、4,5……切換回路、G1〜G3,G2A,G3A……論理ゲー
ト、IV1〜IV9……インバータ、Q1,Q2……トランジス
タ、TG1〜TG4……トランスファゲート、TI1,TI2……３
ステートインバータ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ソース及びドレインを高電位側の第１の電
    源供給端子とデータ入出力端子との間に接続した第１の
    トランジスタと、ソース及びドレインを低電位側の第２
    の電源供給端子と前記データ入出力端子との間に接続し
    た第２のトランジスタとを備えた出力段回路と、複数の
    論理ゲートを備え制御信号に従って各動作サイクルごと
    の内部データを前記出力段回路の各トランジスタのゲー
    トへ伝達制御する制御回路とを有するデータ出力回路に
    おいて、前記出力段回路の出力データを反転してラッチ
    する回路と、制御パルスにより前記ラッチ回路の出力デ
    ータを反転して前記出力段回路の各トランジスタのゲー
    トへ伝達する３ステートインバータと、前記各動作サイ
    クルの所定のタイミングで発生し所定のパルス幅を持つ
    制御パルスにより内部データの前記出力段回路の各トラ
    ンジスタのゲートへの伝達を停止する制御回路内の所定
    の論理ゲートとを含む切換手段とを設けて構成されるこ
    とを特徴とするデータ出力回路。
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