JP2803466B2 - 半導体記憶装置の救済方法 - Google Patents
半導体記憶装置の救済方法Info
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Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
を主な構成要素とする半導体装置に関し、特に量産時の
スピード不良の救済手段を有する半導体装置に関する。
を主な構成要素とする半導体装置に関し、特に量産時の
スピード不良の救済手段を有する半導体装置に関する。
【０００２】
【従来の技術】まず、従来の半導体装置について、図面
を参照して説明する。ここでは半導体装置の一置部分回
路である出力バッファ回路の設計方法及び半導体装置の
量産時の製造フローについて説明する。
を参照して説明する。ここでは半導体装置の一置部分回
路である出力バッファ回路の設計方法及び半導体装置の
量産時の製造フローについて説明する。
【０００３】ここで、図７は半導体装置の従来例を示す
回路ブロック図であり、図８は出力バッファ回路の回路
図であり、図９はアクセスタイム（ＴＡＣＣ）のゲート
幅（Ｗ）依存性を示すグラフ、図１０はアクセスタイム
（ＴＡＣＣ）の電流駆動能力（ＩＯＮＮ）依存性を示す
グラフ、図１１は量産時の製造手順を示すフローチャー
ト、図１２は記憶素子の構造を示す断面図である。
回路ブロック図であり、図８は出力バッファ回路の回路
図であり、図９はアクセスタイム（ＴＡＣＣ）のゲート
幅（Ｗ）依存性を示すグラフ、図１０はアクセスタイム
（ＴＡＣＣ）の電流駆動能力（ＩＯＮＮ）依存性を示す
グラフ、図１１は量産時の製造手順を示すフローチャー
ト、図１２は記憶素子の構造を示す断面図である。
【０００４】なお、ここで説明する半導体装置は具体的
にはＰｒｏｇｒａ−ｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ すなわち書き込み可能な読み出し専用メ
モリー（以下、ＰＲＯＭと称す）である。
にはＰｒｏｇｒａ−ｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ すなわち書き込み可能な読み出し専用メ
モリー（以下、ＰＲＯＭと称す）である。
【０００５】さて、図７を用いてＰＲＯＭの読み出し方
法について説明する。図示していないが、メモリーセル
マトリクス部１０１には、複数の記憶素子（以下、メモ
リーセルと称す）がマトリクス状に配置されており、記
憶素子の記憶情報は書き込み時に“真”または“偽”の
２値の内のいずれかが選択的に割り当てられている。な
お、ＰＧＭ入力及びＯＥ入力は書き込みモード及び読み
出しモード設定用の入力である。
法について説明する。図示していないが、メモリーセル
マトリクス部１０１には、複数の記憶素子（以下、メモ
リーセルと称す）がマトリクス状に配置されており、記
憶素子の記憶情報は書き込み時に“真”または“偽”の
２値の内のいずれかが選択的に割り当てられている。な
お、ＰＧＭ入力及びＯＥ入力は書き込みモード及び読み
出しモード設定用の入力である。
【０００６】いま、アドレス入力がアドレスバッファ回
路１０２からＸデコーダ１０４とＹデコーダ１０５、さ
らにＹセレクタ１０７に送られ、メモリーセルマトリク
ス部１０１の複数のメモリーセルの中から、任意の１個
が選択されたとする。選択されたメモリーセルの記憶情
報は、“真”または“偽”のいずれであるかが、センス
アンプ回路部１０８において、例えば“真”の情報であ
れば、高レベル（ＶＣＣレベル）に、“偽”の情報であ
れば、低レベル（ＧＮＤレベル）というように、ＣＭＯ
Ｓレベルに増幅されて出力される。
路１０２からＸデコーダ１０４とＹデコーダ１０５、さ
らにＹセレクタ１０７に送られ、メモリーセルマトリク
ス部１０１の複数のメモリーセルの中から、任意の１個
が選択されたとする。選択されたメモリーセルの記憶情
報は、“真”または“偽”のいずれであるかが、センス
アンプ回路部１０８において、例えば“真”の情報であ
れば、高レベル（ＶＣＣレベル）に、“偽”の情報であ
れば、低レベル（ＧＮＤレベル）というように、ＣＭＯ
Ｓレベルに増幅されて出力される。
【０００７】さらに、センスアンプ回路１０８の出力は
出力バッファ回路１０９に入力され、出力バッファ回路
１０９より、半導体装置の外部へ出力される。
出力バッファ回路１０９に入力され、出力バッファ回路
１０９より、半導体装置の外部へ出力される。
【０００８】以上に、ＰＲＯＭの読み出し方法について
述べたが、ここで特に、ＰＲＯＭにアドレス信号が入力
されてから、出力が決定するまでに、遅延時間が生じ
る。この遅延時間をアクセスタイム（以下にＴＡＣＣと
記す）と称する。
述べたが、ここで特に、ＰＲＯＭにアドレス信号が入力
されてから、出力が決定するまでに、遅延時間が生じ
る。この遅延時間をアクセスタイム（以下にＴＡＣＣと
記す）と称する。
【０００９】次に、出力バッファ回路１０９の設計方法
について説明する。図８において、信号ＳＩはセンスア
ンプ回路１０８の出力信号であり、出力バッファ回路１
０９の入力である。また、信号ＳＯが出力バッファ回路
１０９の出力、言いかえればＰＲＯＭの出力である。な
お、ＯＥ及びＯＥＢは読み出しモード設定用の信号であ
り、読み出し時には、ＯＥは高レベル、ＯＥＢは低レベ
ルに設定される。
について説明する。図８において、信号ＳＩはセンスア
ンプ回路１０８の出力信号であり、出力バッファ回路１
０９の入力である。また、信号ＳＯが出力バッファ回路
１０９の出力、言いかえればＰＲＯＭの出力である。な
お、ＯＥ及びＯＥＢは読み出しモード設定用の信号であ
り、読み出し時には、ＯＥは高レベル、ＯＥＢは低レベ
ルに設定される。
【００１０】ＱＰ１はゲート幅Ｗを３００μｍとしたＰ
型電界効果型トランジスタ、ＱＮ１はゲート幅Ｗを３０
０μｍとしたＮ型電界効果型トランジスタである。今、
入力ＳＩが低レベルであれば、ナンドゲート１０９Ａは
高レベル信号でＱＰ１を非導通とし、一方、ノアゲート
１０９Ｂは高レベル信号でＱＮ１を導通させる。接点Ｓ
Ｏの容量は放電され、低レベルが出力される。
型電界効果型トランジスタ、ＱＮ１はゲート幅Ｗを３０
０μｍとしたＮ型電界効果型トランジスタである。今、
入力ＳＩが低レベルであれば、ナンドゲート１０９Ａは
高レベル信号でＱＰ１を非導通とし、一方、ノアゲート
１０９Ｂは高レベル信号でＱＮ１を導通させる。接点Ｓ
Ｏの容量は放電され、低レベルが出力される。
【００１１】逆に入力ＳＩが高レベルであればＱＮ１が
非導通となり、一方、ＱＰ１が導通し、接点ＳＯの容量
は充電され、高レベルが出力される。ここで、接点ＳＯ
には、ＰＲＯＭの出力負荷容量として、およそ１００Ｐ
Ｆの容量が寄生している。
非導通となり、一方、ＱＰ１が導通し、接点ＳＯの容量
は充電され、高レベルが出力される。ここで、接点ＳＯ
には、ＰＲＯＭの出力負荷容量として、およそ１００Ｐ
Ｆの容量が寄生している。
【００１２】したがって、ＴＡＣＣを高速に設計する一
手段はＱＰ１及びＱＮ１の電流能力を高く設定し、接点
ＳＯの充放電速度を高速に設計することである。
手段はＱＰ１及びＱＮ１の電流能力を高く設定し、接点
ＳＯの充放電速度を高速に設計することである。
【００１３】なお、トランジスタの電流能力を高く設定
する容易な方法はトランジスタのゲート幅Ｗを大きく設
定することである。
する容易な方法はトランジスタのゲート幅Ｗを大きく設
定することである。
【００１４】一例として、図９にＴＡＣＣのＷ依存性を
示す。説明を容易にするために、以下にＱＮ１について
のみ述べるが、ＱＰ１のＷ依存性も同様の傾向を持つも
のである。図示した通り、ＱＮ１のゲート幅を大きく設
計するほど、ＴＡＣＣが高速となる。
示す。説明を容易にするために、以下にＱＮ１について
のみ述べるが、ＱＰ１のＷ依存性も同様の傾向を持つも
のである。図示した通り、ＱＮ１のゲート幅を大きく設
計するほど、ＴＡＣＣが高速となる。
【００１５】ただし、設計時には高速性の他に、動作の
安定性も考慮しなければならない。具体的にはＱＮ１の
電流能力を高く設定しすぎると、電源電圧の変動が起こ
り、出力バッファ回路１０９自体あるいは、他の部分回
路において誤動作が生じ、ＴＡＣＣが遅くなる。
安定性も考慮しなければならない。具体的にはＱＮ１の
電流能力を高く設定しすぎると、電源電圧の変動が起こ
り、出力バッファ回路１０９自体あるいは、他の部分回
路において誤動作が生じ、ＴＡＣＣが遅くなる。
【００１６】したがって、ＱＮ１のゲート幅は、高速性
と安定性を同時に満足できる最適値に設計するべきであ
る。
と安定性を同時に満足できる最適値に設計するべきであ
る。
【００１７】なお、図９においては、ＱＮ１はゲート幅
を３００μｍに設計されており、その結果ＴＡＣＣは１
００ｎｓであることを示している。
を３００μｍに設計されており、その結果ＴＡＣＣは１
００ｎｓであることを示している。
【００１８】さて、次にＰＲＯＭの量産時の製造フロー
（図１１）の中のグレード選別及びメモリーセルの書き
込み方法について説明する。ここでグレード選別とは、
拡散入庫後にＰＲＯＭのＴＡＣＣを測定し、特定のＴＡ
ＣＣ毎に製品を分類する選別工程である。
（図１１）の中のグレード選別及びメモリーセルの書き
込み方法について説明する。ここでグレード選別とは、
拡散入庫後にＰＲＯＭのＴＡＣＣを測定し、特定のＴＡ
ＣＣ毎に製品を分類する選別工程である。
【００１９】たとえ、同一品種であっても拡散時に拡散
パラメタがばらつくことによって、製品の電気器特性、
例えばＴＡＣＣがばらつくことはいうまでもない。
パラメタがばらつくことによって、製品の電気器特性、
例えばＴＡＣＣがばらつくことはいうまでもない。
【００２０】ここで、グレード選別を行った上で、製品
の在庫を蓄えておくことにより、ユーザーの要求するＴ
ＡＣＣに対応した製品を的確に出荷できるという利点が
ある。なお、拡散パラメータのばらつきに伴うＴＡＣＣ
のばらつきを示す一例として、図１０にＴＡＣＣのＩＯ
ＮＮ依存性を示す。ここでＩＯＮＮは電流測定用のＮ型
電界効果型トランジスタの電流値（言いかえれば、電流
駆動能力）を表すパラメータである。最後に、メモリー
セルの書き込み方法について説明する。先に述べた通
り、メモリーセルにはその記憶情報として“真”または
“偽”の２値のうち一方が、任意に割り当てられる。さ
らに具体的にいえば、２つのしきい値電圧、例えばＶＴ
Ｌ及びＶＴＨの内いずれか１つが任意に割り当てられる
ことになる。今、読み出し時のメモリーセルのコントロ
ールゲート電圧をＶＧ（＝５Ｖ）とすれば、ＶＴＬ，Ｖ
ＴＨは次式のように設定される。 ＶＴＬ＜ＶＧ＜ＶＴＨ・・・・・・式１ したがって、読み出し時に選択されたメモリーセルのし
きい値がＶＴＬであれば、このメモリーセルは導通し、
メモリーセルの出力は低レベルとなる（このメモリーセ
ルをオンビットと称す）。逆に読み出し時に選択された
メモリーセルのしきい値がＶＴＨであれば、このメモリ
ーセルは非導通となり、メモリーセルの出力は高レベル
となる（このメモリーセルをオフビットと称す）。
の在庫を蓄えておくことにより、ユーザーの要求するＴ
ＡＣＣに対応した製品を的確に出荷できるという利点が
ある。なお、拡散パラメータのばらつきに伴うＴＡＣＣ
のばらつきを示す一例として、図１０にＴＡＣＣのＩＯ
ＮＮ依存性を示す。ここでＩＯＮＮは電流測定用のＮ型
電界効果型トランジスタの電流値（言いかえれば、電流
駆動能力）を表すパラメータである。最後に、メモリー
セルの書き込み方法について説明する。先に述べた通
り、メモリーセルにはその記憶情報として“真”または
“偽”の２値のうち一方が、任意に割り当てられる。さ
らに具体的にいえば、２つのしきい値電圧、例えばＶＴ
Ｌ及びＶＴＨの内いずれか１つが任意に割り当てられる
ことになる。今、読み出し時のメモリーセルのコントロ
ールゲート電圧をＶＧ（＝５Ｖ）とすれば、ＶＴＬ，Ｖ
ＴＨは次式のように設定される。 ＶＴＬ＜ＶＧ＜ＶＴＨ・・・・・・式１ したがって、読み出し時に選択されたメモリーセルのし
きい値がＶＴＬであれば、このメモリーセルは導通し、
メモリーセルの出力は低レベルとなる（このメモリーセ
ルをオンビットと称す）。逆に読み出し時に選択された
メモリーセルのしきい値がＶＴＨであれば、このメモリ
ーセルは非導通となり、メモリーセルの出力は高レベル
となる（このメモリーセルをオフビットと称す）。
【００２１】さて、しきい値電圧は図１２に示すメモリ
セルのフローティングゲート１３１に電子を注入する
か、あるいは注入しないかにより、２値のいずれかを設
定することができる。
セルのフローティングゲート１３１に電子を注入する
か、あるいは注入しないかにより、２値のいずれかを設
定することができる。
【００２２】フローティングゲート１３１に電子を注入
しない場合、言いかえれば、書き込み前のメモリーセル
のしきい値電圧は、およそ１Ｖに設定されており、これ
がＶＴＬに相当する。
しない場合、言いかえれば、書き込み前のメモリーセル
のしきい値電圧は、およそ１Ｖに設定されており、これ
がＶＴＬに相当する。
【００２３】一方、フローティングゲート１３１に電子
を注入した場合、言いかえれば、書き込み後のメモリー
セルのしきい値電圧は、およそ７Ｖに設定されており、
これがＶＴＨに相当する。
を注入した場合、言いかえれば、書き込み後のメモリー
セルのしきい値電圧は、およそ７Ｖに設定されており、
これがＶＴＨに相当する。
【００２４】なお、フローティングゲート１３１に電子
を注入する代表的な方法として、チャネル注入方式が挙
げられる。これは、コントロールゲート１３０ならび
に、ドレイン１３３に高電圧、例えば１２．５Ｖを印加
することにより、高電界となったドレイン１３３近傍で
電離衝突を起こし、高エネルギーを得た電子が、ゲート
酸化膜１３４を飛び越えフローティングゲートに蓄積さ
れるものである。図１２において、１３２はソースを示
している。
を注入する代表的な方法として、チャネル注入方式が挙
げられる。これは、コントロールゲート１３０ならび
に、ドレイン１３３に高電圧、例えば１２．５Ｖを印加
することにより、高電界となったドレイン１３３近傍で
電離衝突を起こし、高エネルギーを得た電子が、ゲート
酸化膜１３４を飛び越えフローティングゲートに蓄積さ
れるものである。図１２において、１３２はソースを示
している。
【００２５】
【発明が解決しようとする課題】従来の半導体装置で
は、拡散時に生じる拡散パラメータのばらつきに起因し
て、ＴＡＣＣにもばらつきが生じる。例えば、Ｎ型電界
効果型トランジスタのオン電流ＩＯＮＮが少ないほど、
ＴＡＣＣは遅くなる。
は、拡散時に生じる拡散パラメータのばらつきに起因し
て、ＴＡＣＣにもばらつきが生じる。例えば、Ｎ型電界
効果型トランジスタのオン電流ＩＯＮＮが少ないほど、
ＴＡＣＣは遅くなる。
【００２６】図１０と図１１に一例を示すが、ＩＯＮＮ
が製造規格の最小値に近い値１０ｍＡ〜１１ｍＡであれ
ば、下位グレードのＴＡＣＣ＝１１０ｎｓは満足できる
が、上位グレードのＴＡＣＣ＝９０ｎｓは満足できな
い。また、ＩＯＮＮが製造規格外、例えば、９．５ｍＡ
の時に、ＴＡＣＣが１１３ｎｓであったとすると、この
半導体装置は下位グレードのＴＡＣＣ＝１１０ｎｓすら
満足できず、廃品となる。
が製造規格の最小値に近い値１０ｍＡ〜１１ｍＡであれ
ば、下位グレードのＴＡＣＣ＝１１０ｎｓは満足できる
が、上位グレードのＴＡＣＣ＝９０ｎｓは満足できな
い。また、ＩＯＮＮが製造規格外、例えば、９．５ｍＡ
の時に、ＴＡＣＣが１１３ｎｓであったとすると、この
半導体装置は下位グレードのＴＡＣＣ＝１１０ｎｓすら
満足できず、廃品となる。
【００２７】なお、この拡散パラメータの値は、拡散装
置のコンディションに大きく依存するものであり、ばら
つきは免れない。したがって、従来の半導体装置ではＴ
ＡＣＣは拡散パラメータのばらつきに左右され、例えば
ＩＯＮＮが少ない場合、上位グレードの派生が見込めな
い。あるいは下位グレードすら満足できないというスピ
ード不良を多発するという問題点がある。
置のコンディションに大きく依存するものであり、ばら
つきは免れない。したがって、従来の半導体装置ではＴ
ＡＣＣは拡散パラメータのばらつきに左右され、例えば
ＩＯＮＮが少ない場合、上位グレードの派生が見込めな
い。あるいは下位グレードすら満足できないというスピ
ード不良を多発するという問題点がある。
【００２８】言いかえれば、従来の半導体装置では、よ
り高速性の要求される半導体装置に適用できないという
問題点がある。加えて、不良品を多発し、製造コストが
高くなるという問題点がある。
り高速性の要求される半導体装置に適用できないという
問題点がある。加えて、不良品を多発し、製造コストが
高くなるという問題点がある。
【００２９】
【課題を解決するための手段】本願発明の要旨は、複数
の第１のＰＲＯＭから成るメモリセルマトリックスと、
該メモリセルマトリックスから読み出されたデータをセ
ンスアンプ回路を介して出力する第１の出力バッファ回
路と、前記第１の出力バッファ回路と並列に設けられた
第２の出力バッファ回路と、第２のＰＲＯＭのフローテ
ィングゲートに電子を注入することにより前記第２の出
力バッファ回路を駆動させる制御回路とを備えた半導体
記憶装置の救済法法において、拡散入庫後に前記第１の
ＰＲＯＭのアクセスタイムを測定して、前記第１のＰＲ
ＯＭを複数のグレードに選別する第１の選別工程と、該
第１の選別工程により、前記アクセスタイムが所定以下
であることを示すグレードに選別された前記第１のＰＲ
ＯＭに接続された前記制御回路の前記第２のＰＲＯＭに
書き込みを行う工程と、書き込みを行った前記第１のＰ
ＲＯＭのアクセスタイムを再び測定して、前記第１のＰ
ＲＯＭを複数のグレードに選別する第２の選別工程とを
有することである。
の第１のＰＲＯＭから成るメモリセルマトリックスと、
該メモリセルマトリックスから読み出されたデータをセ
ンスアンプ回路を介して出力する第１の出力バッファ回
路と、前記第１の出力バッファ回路と並列に設けられた
第２の出力バッファ回路と、第２のＰＲＯＭのフローテ
ィングゲートに電子を注入することにより前記第２の出
力バッファ回路を駆動させる制御回路とを備えた半導体
記憶装置の救済法法において、拡散入庫後に前記第１の
ＰＲＯＭのアクセスタイムを測定して、前記第１のＰＲ
ＯＭを複数のグレードに選別する第１の選別工程と、該
第１の選別工程により、前記アクセスタイムが所定以下
であることを示すグレードに選別された前記第１のＰＲ
ＯＭに接続された前記制御回路の前記第２のＰＲＯＭに
書き込みを行う工程と、書き込みを行った前記第１のＰ
ＲＯＭのアクセスタイムを再び測定して、前記第１のＰ
ＲＯＭを複数のグレードに選別する第２の選別工程とを
有することである。
【００３０】
【００３１】
【実施例】次に本発明の実施例について、図面を参照し
て説明する。ただし従来例と同一の箇所については、同
一の名称，記号を用いて記し、説明は省略する。
て説明する。ただし従来例と同一の箇所については、同
一の名称，記号を用いて記し、説明は省略する。
【００３２】図１は本発明一実施例の半導体装置の回路
ブロック図であり、図２は本発明一実施例の出力バッフ
ァ回路の回路図であり、図３は本発明一実施例の量産時
の製造フローを示すフローチャートである。
ブロック図であり、図２は本発明一実施例の出力バッフ
ァ回路の回路図であり、図３は本発明一実施例の量産時
の製造フローを示すフローチャートである。
【００３３】まず、初めに本実施例において最も特徴的
な部分回路である制御回路１１０について説明する。図
２を参照すると、制御回路１１０は以下の構成を備えて
いる。なお、図２中（）内の数値はゲート幅を示してい
る。図２において、Ｍ１は書き込み可能な記憶素子（以
下、プログラムトランジスタと称す）であり、ここでは
メモリーセルと同一構造のトランジスタを用いるとす
る。ＱＮ３はトランスファーゲート、またＱＰ３は負荷
ＭＯＳトランジスタであり、読み出し時のゲート電圧Ｖ
Ｇ０は低レベルとする。
な部分回路である制御回路１１０について説明する。図
２を参照すると、制御回路１１０は以下の構成を備えて
いる。なお、図２中（）内の数値はゲート幅を示してい
る。図２において、Ｍ１は書き込み可能な記憶素子（以
下、プログラムトランジスタと称す）であり、ここでは
メモリーセルと同一構造のトランジスタを用いるとす
る。ＱＮ３はトランスファーゲート、またＱＰ３は負荷
ＭＯＳトランジスタであり、読み出し時のゲート電圧Ｖ
Ｇ０は低レベルとする。
【００３４】さらに、制御回路１１０は、書き込み回路
１０６の出力を入力とし、出力は出力バッファ回路１０
９の入力とする。
１０６の出力を入力とし、出力は出力バッファ回路１０
９の入力とする。
【００３５】制御回路１１０の出力レベルは、プログラ
ムトランジスタＭ１が未書き込みであるか、書き込み後
であるかにより異なる。
ムトランジスタＭ１が未書き込みであるか、書き込み後
であるかにより異なる。
【００３６】今、プログラムトランジスタＭ１の読み出
し時のゲート電圧をＶＧＭ＝５Ｖとすると、Ｍ１が未書
き込みである場合、そのしきい値電圧は、およそ１Ｖで
あるからＭ１が導通し、出力ＳＮは低レベルとなる。
し時のゲート電圧をＶＧＭ＝５Ｖとすると、Ｍ１が未書
き込みである場合、そのしきい値電圧は、およそ１Ｖで
あるからＭ１が導通し、出力ＳＮは低レベルとなる。
【００３７】一方、Ｍ１が書き込み後であれば、そのし
きい値電圧はおよそ７Ｖであり、Ｍ１は非導通となり、
出力ＳＮは高レベルとなる。
きい値電圧はおよそ７Ｖであり、Ｍ１は非導通となり、
出力ＳＮは高レベルとなる。
【００３８】なお、Ｍ１の書き込み方法は、従来技術に
て説明したメモリーセルの書き込み方法と同様である。
すなわち、ＶＧＯを高レベルとし、ＶＧＭに高電圧例え
ば１２．５Ｖを印加すればよい。
て説明したメモリーセルの書き込み方法と同様である。
すなわち、ＶＧＯを高レベルとし、ＶＧＭに高電圧例え
ば１２．５Ｖを印加すればよい。
【００３９】さて、プログラムトランジスタＭ１に書き
込みを行うか否かの判断は、次のように行う。
込みを行うか否かの判断は、次のように行う。
【００４０】以下に図３の製造フローを参照する。拡散
入庫後、製品のＴＡＣＣが仮に８５ｎｓであった場合、
この製品は上位グレードの９０ｎｓ品として、出荷でき
る。ここでは、プログラムトランジスタＭ１の書き込み
は行わない。したがって、制御回路１１０の出力ＳＮは
低レベルであり、その結果、出力バッファ回路１０９の
トランジスタＱＰ２，ＱＮ２はいずれも非導通である。
入庫後、製品のＴＡＣＣが仮に８５ｎｓであった場合、
この製品は上位グレードの９０ｎｓ品として、出荷でき
る。ここでは、プログラムトランジスタＭ１の書き込み
は行わない。したがって、制御回路１１０の出力ＳＮは
低レベルであり、その結果、出力バッファ回路１０９の
トランジスタＱＰ２，ＱＮ２はいずれも非導通である。
【００４１】一方、拡散入庫後、製品のＴＡＣＣが仮
に、１１３ｎｓであった場合、この製品は下位グレード
のＴＡＣＣ＝１１０ｎｓすら満足できない。ここで、従
来技術においては、この製品は廃品となるところであ
る。しかしながら、本実施例においては、プログラムト
ランジスタＭ１に書き込みを行う。その結果、制御回路
１１０の出力ＳＮが高レベルとなり、出力バッファ回路
１０９のトランジスタＱＰ２，ＱＮ２が導通する。
に、１１３ｎｓであった場合、この製品は下位グレード
のＴＡＣＣ＝１１０ｎｓすら満足できない。ここで、従
来技術においては、この製品は廃品となるところであ
る。しかしながら、本実施例においては、プログラムト
ランジスタＭ１に書き込みを行う。その結果、制御回路
１１０の出力ＳＮが高レベルとなり、出力バッファ回路
１０９のトランジスタＱＰ２，ＱＮ２が導通する。
【００４２】したがって、トランジスタＱＰ１，ＱＮ１
に、ＱＰ２，ＱＮ２の電流能力がそれぞれ追加されるこ
とになり、出力ＳＯの充放電速度が向上し、ＴＡＣＣの
高速化が図られる。
に、ＱＰ２，ＱＮ２の電流能力がそれぞれ追加されるこ
とになり、出力ＳＯの充放電速度が向上し、ＴＡＣＣの
高速化が図られる。
【００４３】具体例として、Ｎ型トランジスタのゲート
幅Ｗに着目すると、ＱＮ１のみが導通する場合に比べ、
ＱＮ１とＱＮ２が導通する場合、Ｗが１００μｍ大きく
なることに相当する。
幅Ｗに着目すると、ＱＮ１のみが導通する場合に比べ、
ＱＮ１とＱＮ２が導通する場合、Ｗが１００μｍ大きく
なることに相当する。
【００４４】図９のＴＡＣＣのＷ依存性においては、Ｗ
＝３００μｍをＷ＝４００μｍとすることにより、約３
ｎｓ高速化が図られている。すなわち従来技術におい
て、廃品となる拡散入庫後のＴＡＣＣが１１３ｎｓであ
る製品は、本実施例においては、１１０ｎｓ品として、
出荷できることになる。
＝３００μｍをＷ＝４００μｍとすることにより、約３
ｎｓ高速化が図られている。すなわち従来技術におい
て、廃品となる拡散入庫後のＴＡＣＣが１１３ｎｓであ
る製品は、本実施例においては、１１０ｎｓ品として、
出荷できることになる。
【００４５】同様に従来技術においては、下位グレード
となる製品を本実施例においては、中位グレードの製品
として出荷できる可能性もあることが、容易に理解でき
る。
となる製品を本実施例においては、中位グレードの製品
として出荷できる可能性もあることが、容易に理解でき
る。
【００４６】なお、従来技術の説明においては、高速性
に加えて動作の安定性を考慮し、ＱＮ１のゲート幅Ｗを
３００μｍに設計していると述べた。また、本実施例で
はゲート幅Ｗが４００μｍに拡張されたことに相当する
と上述した。
に加えて動作の安定性を考慮し、ＱＮ１のゲート幅Ｗを
３００μｍに設計していると述べた。また、本実施例で
はゲート幅Ｗが４００μｍに拡張されたことに相当する
と上述した。
【００４７】しかしながら、かかる拡張は拡散パラメー
タのばらつきにより（例えばＩＯＮＮが少ないというた
めに）、設計時に比べ低下したＱＮ１の電流能力を回路
的手段により、補正しようとするものである。したがっ
て、本実施例によって、誤動作が起こりやすくなるとい
うことはない。
タのばらつきにより（例えばＩＯＮＮが少ないというた
めに）、設計時に比べ低下したＱＮ１の電流能力を回路
的手段により、補正しようとするものである。したがっ
て、本実施例によって、誤動作が起こりやすくなるとい
うことはない。
【００４８】次に本発明の第２実施例について説明す
る。ただし、従来例及び本発明の第１実施例と同一の構
成については、同一の名称，記号を付し、説明を省略す
る。
る。ただし、従来例及び本発明の第１実施例と同一の構
成については、同一の名称，記号を付し、説明を省略す
る。
【００４９】図４は第２実施例の半導体装置の回路ブロ
ック図であり、図５は第２実施例のセンスアンプ回路図
を示す回路図であり、図６は電圧増幅率のＷ依存性を示
すグラフである。
ック図であり、図５は第２実施例のセンスアンプ回路図
を示す回路図であり、図６は電圧増幅率のＷ依存性を示
すグラフである。
【００５０】ここで、センスアンプ回路部１０８の一部
分回路である反転増幅器１２０は、デジット線の微小な
振幅を増幅する機能を有し、その電圧増幅率ｄＶが大き
いほどＴＡＣＣは高速となる。
分回路である反転増幅器１２０は、デジット線の微小な
振幅を増幅する機能を有し、その電圧増幅率ｄＶが大き
いほどＴＡＣＣは高速となる。
【００５１】なお、ここで電圧増幅率ｄＶは、反転増幅
器１２０の入力電圧の変化分をｄＶＩＮとし、出力電圧
の変化分をｄＶＯＵＴとすれば、式２のように表すこと
ができる。 ｄＶ＝ｄＶＯＵＴ／ｄＶＩＮ・・・・式２
器１２０の入力電圧の変化分をｄＶＩＮとし、出力電圧
の変化分をｄＶＯＵＴとすれば、式２のように表すこと
ができる。 ｄＶ＝ｄＶＯＵＴ／ｄＶＩＮ・・・・式２
【００５２】設計時にはセンスアンプ回路１０８の動作
の高速性と安定性を考慮し、電圧増幅率が設定される。
の高速性と安定性を考慮し、電圧増幅率が設定される。
【００５３】具体的には、反転増幅器のＰ型トランジス
タＱＰ４，ＱＰ５の電流能力がＮ型トランジスタＱＮ４
のそれより小さいほど、つまり、Ｐ型トランジスタＱＰ
４，ＱＰ５のゲート幅が小さいほど、反転増幅器の電圧
増幅率が大きい。
タＱＰ４，ＱＰ５の電流能力がＮ型トランジスタＱＮ４
のそれより小さいほど、つまり、Ｐ型トランジスタＱＰ
４，ＱＰ５のゲート幅が小さいほど、反転増幅器の電圧
増幅率が大きい。
【００５４】一例として図６に示すように、Ｐ型トラン
ジスタのゲート幅は、ＱＰ４とＱＰ５（いずれも導通状
態）の合計として、４０μｍに設計している。
ジスタのゲート幅は、ＱＰ４とＱＰ５（いずれも導通状
態）の合計として、４０μｍに設計している。
【００５５】さて拡散パラメータのばらつきにより、電
圧増幅率が設計値よりも小さく製造されることがある
が、本実施例においては、制御回路１１０の出力によ
り、拡散入庫後において電圧増幅率を所望の値に設定す
ることができる（ＱＰ５を非導通にできる）。
圧増幅率が設計値よりも小さく製造されることがある
が、本実施例においては、制御回路１１０の出力によ
り、拡散入庫後において電圧増幅率を所望の値に設定す
ることができる（ＱＰ５を非導通にできる）。
【００５６】なお、制御回路１１０の機能は第１実施例
に同じであるので、説明を省略する。
に同じであるので、説明を省略する。
【００５７】上述の通り、本実施例は出力バッファ回路
１０９のみならず、他の部分回路１０８においても適用
が容易で、かつ、ＰＲＯＭの高速化に有効である。
１０９のみならず、他の部分回路１０８においても適用
が容易で、かつ、ＰＲＯＭの高速化に有効である。
【００５８】
【発明の効果】以上説明したように、本発明はプログラ
ム手段を有する制御回路１１０の出力により、部分回
路、例えば、センスアンプ回路１０８あるいは出力バッ
ファ回路１０９などを構成する電界効果トランジスタの
ゲート幅を、言い換えれば、電流駆動能力を可変とする
ことができる。したがって、この機能を利用して選別及
び救済を図ることができるという効果が得られる。
ム手段を有する制御回路１１０の出力により、部分回
路、例えば、センスアンプ回路１０８あるいは出力バッ
ファ回路１０９などを構成する電界効果トランジスタの
ゲート幅を、言い換えれば、電流駆動能力を可変とする
ことができる。したがって、この機能を利用して選別及
び救済を図ることができるという効果が得られる。
【図１】本発明の第１実施例に係る半導体装置の回路ブ
ロック図である。
ロック図である。
【図２】第１実施例の出力バッファ回路の回路図であ
る。
る。
【図３】半導体装置の量産時の製造フローを示すフロー
チャートである。
チャートである。
【図４】本発明の第２実施例に係る半導体装置の回路ブ
ロック図である。
ロック図である。
【図５】第２実施例のセンスアンプ回路の回路図であ
る。
る。
【図６】電圧増幅率のＷ依存性を示すグラフである。
【図７】従来例を示す回路ブロック図である。
【図８】従来例の出力バッファ回路を示す回路図であ
る。
る。
【図９】ＴＡＣＣのＷ依存性を示すグラフである。
【図１０】ＴＡＣＣのＩＯＮＮ依存性を示すグラフであ
る。
る。
【図１１】半導体装置の量産時の製造フローを示すフロ
ーチャートである。
ーチャートである。
【図１２】メモリーセルの構造を示す断面図である。
１０１ メモリーセルマトリクス部 １０２ アドレスバッファ回路 １０３ プログラムバッファ回路 １０４ Ｘデコーダ回路 １０４Ａ ＯＥバッファ回路 １０５ Ｙデコーダ回路 １０６ 書き込み回路 １０７ Ｙセレクタ部 １０８ センスアンプ回路 １０９ 出力バッファ回路 １１０ 制御回路 １２０ 反転増幅器 １３０ コントロールゲート １３１ フローティングゲート １３２ ソース １３３ ドレイン １３４ ゲート酸化膜 ＱＰ１〜ＱＰ６ Ｐ型電界効果型トランジスタ ＱＮ１〜ＱＮ５ Ｎ型電界効果型トランジスタ Ｍ１ 書き込み可能な記憶素子 １４０ 書き込み回路 １４１ 読み出し回路
Claims (5)
- 【請求項１】 複数の第１のＰＲＯＭから成るメモリセ
ルマトリックスと、該メモリセルマトリックスから読み
出されたデータをセンスアンプ回路を介して出力する第
１の出力バッファ回路と、前記第１の出力バッファ回路
と並列に設けられた第２の出力バッファ回路と、第２の
ＰＲＯＭのフローティングゲートに電子を注入すること
により前記第２の出力バッファ回路を駆動させる制御回
路とを備えた半導体記憶装置の救済法法において、拡散
入庫後に前記第１のＰＲＯＭのアクセスタイムを測定し
て、前記第１のＰＲＯＭを複数のグレードに選別する第
１の選別工程と、該第１の選別工程により、前記アクセ
スタイムが所定以下であることを示すグレードに選別さ
れた前記第１のＰＲＯＭに接続された前記制御回路の前
記第２のＰＲＯＭに書き込みを行う工程と、書き込みを
行った前記第１のＰＲＯＭのアクセスタイムを再び測定
して、前記第１のＰＲＯＭを複数のグレードに選別する
第２の選別工程とを有することを特徴とする半導体記憶
装置の救済方法。 - 【請求項２】 前記制御回路は第１信号源と第１ノード
との間に介在し第１ゲート信号で制御される一導電型の
トランスファトランジスタと、第１固定電圧源と前記第
１ノードとの間に介在し前記第１ゲート信号で制御され
る逆導電型の負荷トランジスタと、前記第１ノードと第
２固定電圧源との間に介在し第２ゲート電圧で制御され
る前記第２のＰＲＯＭと、前記第１ノードに直列に接続
された複数のインバータとを備えた請求項１記載の半導
体記憶装置の救済方法。 - 【請求項３】複数の第１のＰＲＯＭから成るメモリセル
マトリックスと、該メモリセルマトリックスから読み出
されたデータを増幅するセンスアンプの反転増幅器を構
成する第１のＰ型電界効果型トランジスタと、該第１の
Ｐ型電界効果型トランジスタと並列に設けられた第２の
Ｐ型電界効果型トランジスタと、第２のＰＲＯＭのフロ
ーティングゲートに電子を注入することにより前記第２
のＰ型電界効果型トランジスタを駆動させる制御回路
と、前記センスアンプの出力を受ける出力バッファ回路
とを備えた半導体装置の救済方法において、拡散入庫後
に前記第１のＰＲＯＭのアクセスタイムを測定して、前
記第１のＰＲＯＭを複数のグレードに選別する第１の選
別工程と、該第１の選別工程により、前記アクセス タイ
ムが所定以下であることを示すグレードに選別された前
記第１のＰＲＯＭに接続された前記制御回路の前記第２
のＰＲＯＭに書き込みを行う工程と、書き込みを行った
前記第１のＰＲＯＭのアクセスタイムを再び測定して、
前記第１のＰＲＯＭを複数のグレードに選別する第２の
選別工程とを有することを特徴とする半導体記憶装置の
救済方法。 - 【請求項４】前記制御回路は第１信号源と第１ノードと
の間に介在し第１ゲート信号で制御される一導電型のト
ランスファトランジスタと、第１固定電圧源と前記第１
ノードとの間に介在し前記第１ゲート信号で制御される
逆導電型の負荷トランジスタと、前記第１ノードと第２
固定電圧源との間に介在し第２ゲート電圧で制御される
前記第２のＰＲＯＭとを備えた請求項３記載の半導体記
憶装置の救済方法。 - 【請求項５】前記センスアンプは第１固定電圧源と第１
ノードとの間に介在し前記制御回路の出力ノードに接続
されたゲートを有する第１のＰ型トランジスタと、前記
第１固定電圧源と前記第１ノードとの間に介在し第２固
定電圧源に接続されたゲートを有する第２のＰ型トラン
ジスタと、前記メモリセルマトリックスに接続された出
力ノードと、前記第１ノードと前記第２固定電圧源との
間に介在し前記出力ノードに接続されたゲートを有する
第１のＮ型トランジスタと、前記第１固定電圧源と第２
ノードとの間に介在し前記第２ノードに接続されたゲー
トを有する第３のＰ型トランジスタと、前記第２ノード
と前記出力ノードとの間に介在し前記第１ノードに接続
されたゲートを有する第２のＮ型トランジスタとを有す
る請求項３記載の半導体記憶装置の救済方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136231A JP2803466B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体記憶装置の救済方法 |
| US08/052,664 US5303188A (en) | 1992-04-28 | 1993-04-27 | Semiconductor memory device regulable in access time after fabrication thereof |
| US08/179,717 US5388071A (en) | 1992-04-28 | 1994-01-11 | Semiconductor memory device regulable in access time after fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136231A JP2803466B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体記憶装置の救済方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH05307894A JPH05307894A (ja) | 1993-11-19 |
| JP2803466B2 true JP2803466B2 (ja) | 1998-09-24 |
Family
ID=15170356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136231A Expired - Fee Related JP2803466B2 (ja) | 1992-04-28 | 1992-04-28 | 半導体記憶装置の救済方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5303188A (ja) |
| JP (1) | JP2803466B2 (ja) |
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| JP2718399B2 (ja) * | 1995-08-10 | 1998-02-25 | 日本電気株式会社 | コンピュータ接続対応データ無線機 |
| DE69630943D1 (de) * | 1996-03-29 | 2004-01-15 | St Microelectronics Srl | Zeitcharakterisierungsschaltung und -verfahren für Speicheranlagen |
| US5732027A (en) * | 1996-12-30 | 1998-03-24 | Cypress Semiconductor Corporation | Memory having selectable output strength |
| JP3602294B2 (ja) | 1997-05-28 | 2004-12-15 | 株式会社ルネサステクノロジ | 半導体メモリおよび情報記憶装置 |
| DE19856690A1 (de) * | 1997-12-30 | 1999-07-01 | Samsung Electronics Co Ltd | Ausgangstreiberschaltung und eine solche enthaltendes integriertes Speicherschaltkreisbauelement |
| JP3723507B2 (ja) * | 2002-01-29 | 2005-12-07 | 三洋電機株式会社 | 駆動回路 |
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Family Cites Families (14)
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|---|---|---|---|---|
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| JPH0196889A (ja) * | 1987-10-07 | 1989-04-14 | Nec Corp | 記憶回路 |
| JPH0196887A (ja) * | 1987-10-08 | 1989-04-14 | Hitachi Maxell Ltd | 記録用カートリツジ |
| KR970008786B1 (ko) * | 1987-11-02 | 1997-05-29 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 |
| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
| US5034922A (en) * | 1987-12-21 | 1991-07-23 | Motorola, Inc. | Intelligent electrically erasable, programmable read-only memory with improved read latency |
| JP3071434B2 (ja) * | 1988-02-02 | 2000-07-31 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ |
| JPH02235294A (ja) * | 1989-03-07 | 1990-09-18 | Nec Corp | 出力バッファ回路 |
| JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
| US5198997A (en) * | 1989-08-11 | 1993-03-30 | Sony Corporation | Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier |
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| JPH0447598A (ja) * | 1990-06-15 | 1992-02-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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- 1992-04-28 JP JP4136231A patent/JP2803466B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-27 US US08/052,664 patent/US5303188A/en not_active Expired - Lifetime
-
1994
- 1994-01-11 US US08/179,717 patent/US5388071A/en not_active Expired - Lifetime
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|---|---|
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| US5303188A (en) | 1994-04-12 |
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