JP3071434B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3071434B2 JP3071434B2 JP2338488A JP2338488A JP3071434B2 JP 3071434 B2 JP3071434 B2 JP 3071434B2 JP 2338488 A JP2338488 A JP 2338488A JP 2338488 A JP2338488 A JP 2338488A JP 3071434 B2 JP3071434 B2 JP 3071434B2
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- mode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に読出専用メモリに
関する。
関する。
従来、読出専用メモリの読出回路としてカレントミラ
ー型センス増幅回路が多く用いられている。第３図にカ
レントミラー型センス増幅回路の例を示す。図において
P1,P2はpMOSトランジスタ、N1,N2はnMOSトランジスタで
ある。P1とP2のゲート長が等しく、N1とN2のゲート長が
等しいものとし、P1,P2,N1,N2のゲート幅をそれぞれ とする。P2のゲート電位VGの値はP1とN1の導通抵抗の比
によって決定され、P1には一定の電流i1が流れる。読出
回路の動作許可期間中アクティブとなる制御信号、例え
ば読出専用半導体メモリのアドレスが決定されると列デ
コーダ（図示しない）の出力が制御信号端子１に供給さ
れ、P2には の比を比例定数とするi1に比例した電流i2が流れビット
線３に供給する。このとき、ワード線２にメモリセル・
トランジスタN2が接続されていると（コンタクトコード
マスク方式の場合）ビット線３の電位は“L"レベルとな
る。又、メモリセル・トランジスタが接続されていない
とVDDレベルへ移行する。従って、この読出時間はi2が
大きいと小さくなり、高速読出しが可能であるが、消費
電力が大きくなる。
ー型センス増幅回路が多く用いられている。第３図にカ
レントミラー型センス増幅回路の例を示す。図において
P1,P2はpMOSトランジスタ、N1,N2はnMOSトランジスタで
ある。P1とP2のゲート長が等しく、N1とN2のゲート長が
等しいものとし、P1,P2,N1,N2のゲート幅をそれぞれ とする。P2のゲート電位VGの値はP1とN1の導通抵抗の比
によって決定され、P1には一定の電流i1が流れる。読出
回路の動作許可期間中アクティブとなる制御信号、例え
ば読出専用半導体メモリのアドレスが決定されると列デ
コーダ（図示しない）の出力が制御信号端子１に供給さ
れ、P2には の比を比例定数とするi1に比例した電流i2が流れビット
線３に供給する。このとき、ワード線２にメモリセル・
トランジスタN2が接続されていると（コンタクトコード
マスク方式の場合）ビット線３の電位は“L"レベルとな
る。又、メモリセル・トランジスタが接続されていない
とVDDレベルへ移行する。従って、この読出時間はi2が
大きいと小さくなり、高速読出しが可能であるが、消費
電力が大きくなる。
上述した従来の半導体メモリは、ビット線への電流供
給手段が固定されているので、センス増幅回路の高速動
作を要求すると消費電力が大きくなってしまい、低消費
電力化を要求すると高速動作することができず、融通性
がないという欠点がある。
給手段が固定されているので、センス増幅回路の高速動
作を要求すると消費電力が大きくなってしまい、低消費
電力化を要求すると高速動作することができず、融通性
がないという欠点がある。
本発明の読出専用半導体メモリは、ビット線とワード
線の交点に配置されたメモリセルと、電源ラインと前記
ビット線との間に接続され、前記メモリセルからデータ
を読み出すための電圧が前記ワード線に印加される読み
出し期間中に導通状態となる第１の出力トランジスタ
と、前記電源ラインと前記ビット線との間に接続された
第２の出力トランジスタとでカレントミラー回路の出力
側を構成し、メモリセルの読み出し期間中に高速モード
および低速モードを示すモード設定信号を受け、前記モ
ード設定信号が前記高速モードを示すときは前記第１の
出力トランジスタの導通期間中前記第２の出力トランジ
スタを導通状態とし、前記モード設定信号が前記低速モ
ードを示すときは前記第１の出力トランジスタの導通状
態にかかわらず前記第２の出力トランジスタを非導通状
態とする制御手段とを有する、というものである。
線の交点に配置されたメモリセルと、電源ラインと前記
ビット線との間に接続され、前記メモリセルからデータ
を読み出すための電圧が前記ワード線に印加される読み
出し期間中に導通状態となる第１の出力トランジスタ
と、前記電源ラインと前記ビット線との間に接続された
第２の出力トランジスタとでカレントミラー回路の出力
側を構成し、メモリセルの読み出し期間中に高速モード
および低速モードを示すモード設定信号を受け、前記モ
ード設定信号が前記高速モードを示すときは前記第１の
出力トランジスタの導通期間中前記第２の出力トランジ
スタを導通状態とし、前記モード設定信号が前記低速モ
ードを示すときは前記第１の出力トランジスタの導通状
態にかかわらず前記第２の出力トランジスタを非導通状
態とする制御手段とを有する、というものである。
また、好適な態様によれば、第２の出力トランジスタ
のゲートは第１の出力トランジスタのゲートに接続さ
れ、制御手段は、電源ラインと第２の出力トランジスタ
との間に接続され、モード設定信号によりオン・オフす
る第３のトランジスタを有する。または、制御手段は、
第１および第２の出力トランジスタのゲート間に接続さ
れ、モード設定信号によりオン・オフするトランスファ
ーゲートを有する。
のゲートは第１の出力トランジスタのゲートに接続さ
れ、制御手段は、電源ラインと第２の出力トランジスタ
との間に接続され、モード設定信号によりオン・オフす
る第３のトランジスタを有する。または、制御手段は、
第１および第２の出力トランジスタのゲート間に接続さ
れ、モード設定信号によりオン・オフするトランスファ
ーゲートを有する。
次に、本発明の実施例について図面を参照して説明す
る。第１図は本発明の第１の実施例の主要部を示す回路
図である。外部端子（図示せず）又はマイクロプロセッ
サ（図示せず）からモード設定信号線５に信号が供給さ
れるものとする。P4はオン抵抗が小さいpMOSトランジス
タとする。電流ミラー回路の一次側の電流i1は、制御信
号端子１に加わる、読出回路の動作許可期間中アクティ
ブとなる制御信号（例えば列デコーダの出力信号）が
“1"になると、P1,N1の特性で定まるよって定常の値と
なり、nMOSトランジスタN1とN2のゲート長・ゲート幅を
等しくすると、モード設定信号が“0"の場合は、pMOSト
ランジスタP4がオフし、i2＝Wp2/Wp1・i1なる電流がビ
ット線３に供給される。モード設定信号が“1"の場合は
P4がオンし、P3のオン抵抗＝P2のオン抵抗とすると2Wp2
/Wp1・i1なる電流がビット線に流れ、従ってメモリセル
からの読み出しはP3がオフの場合に比べて高速になる。
このように、ユーザの希望に従って、高速モード、低消
費電力モードのいずれか一方を選択して使用できる。
る。第１図は本発明の第１の実施例の主要部を示す回路
図である。外部端子（図示せず）又はマイクロプロセッ
サ（図示せず）からモード設定信号線５に信号が供給さ
れるものとする。P4はオン抵抗が小さいpMOSトランジス
タとする。電流ミラー回路の一次側の電流i1は、制御信
号端子１に加わる、読出回路の動作許可期間中アクティ
ブとなる制御信号（例えば列デコーダの出力信号）が
“1"になると、P1,N1の特性で定まるよって定常の値と
なり、nMOSトランジスタN1とN2のゲート長・ゲート幅を
等しくすると、モード設定信号が“0"の場合は、pMOSト
ランジスタP4がオフし、i2＝Wp2/Wp1・i1なる電流がビ
ット線３に供給される。モード設定信号が“1"の場合は
P4がオンし、P3のオン抵抗＝P2のオン抵抗とすると2Wp2
/Wp1・i1なる電流がビット線に流れ、従ってメモリセル
からの読み出しはP3がオフの場合に比べて高速になる。
このように、ユーザの希望に従って、高速モード、低消
費電力モードのいずれか一方を選択して使用できる。
第２図は本発明の第２の実施例の主要部を示す回路図
である。モード設定信号線５をVDD端子及びGND端子とヒ
ューズ型のPROM素子F1,F2で接続する。図示の場合、F1
はオフなのでP5,N3はオフ,P6はオンとなりP3のゲート電
圧がVDDレベルとなり、P3はオフとなる。従ってP2のみ
がオンとなって低速モードとなる。逆に、F2をオフと
し、F1をオンにすると、P2,P3がオンとなり高速モード
となる。F1,F2はマスクROMにしてもよい。
である。モード設定信号線５をVDD端子及びGND端子とヒ
ューズ型のPROM素子F1,F2で接続する。図示の場合、F1
はオフなのでP5,N3はオフ,P6はオンとなりP3のゲート電
圧がVDDレベルとなり、P3はオフとなる。従ってP2のみ
がオンとなって低速モードとなる。逆に、F2をオフと
し、F1をオンにすると、P2,P3がオンとなり高速モード
となる。F1,F2はマスクROMにしてもよい。
この実施例は、ユーザの要求に応じて短いTAT（ター
ンアラウンドタイム）で高速モードあるいは低消費電力
モードいずれか一方の半導体記憶装置を供給できる。
ンアラウンドタイム）で高速モードあるいは低消費電力
モードいずれか一方の半導体記憶装置を供給できる。
以上説明したように本発明は、モード設定信号でビッ
ト線に供給する電流を制御することにより、簡単かつ効
率的に半導体メモリの高速動作モードあるいは低消費電
力モードのいずれか一方を選択できるという効果があ
る。
ト線に供給する電流を制御することにより、簡単かつ効
率的に半導体メモリの高速動作モードあるいは低消費電
力モードのいずれか一方を選択できるという効果があ
る。
第１図及び第２図はそれぞれ本発明の第１の実施例及び
第２の実施例の主要部を示す回路図、第３図は従来例の
主要部を示す回路図である。 １……制御信号端子、２……ワード線、３……ビット
線、４……センス増幅回路、５……モード設定信号線、
６……インバータ、F1,F2……ヒューズ型のPROM素子、N
1〜N3……nMOSトランジスタ、P1〜P6……pMOSトランジ
スタ。
第２の実施例の主要部を示す回路図、第３図は従来例の
主要部を示す回路図である。 １……制御信号端子、２……ワード線、３……ビット
線、４……センス増幅回路、５……モード設定信号線、
６……インバータ、F1,F2……ヒューズ型のPROM素子、N
1〜N3……nMOSトランジスタ、P1〜P6……pMOSトランジ
スタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 英一 東京都港区芝５丁目７番15号 日本電気 アイシーマイコンシステム株式会社内 (56)参考文献 特開 昭61−233499（ＪＰ，Ａ) 特開 昭61−55197（ＪＰ，Ａ) 特開 昭61−32300（ＪＰ，Ａ)
Claims (3)
- 【請求項１】ビット線とワード線の交点に配置されたメ
モリセルと、電源ラインと前記ビット線との間に接続さ
れ、前記メモリセルからデータを読み出すための電圧が
前記ワード線に印加される読み出し期間中に導通状態と
なる第１の出力トランジスタと、前記電源ラインと前記
ビット線との間に接続された第２の出力トランジスタと
でカレントミラー回路の出力側を構成し、メモリセルの
読み出し期間中に高速モードおよび低速モードを示すモ
ード設定信号を受け、前記モード設定信号が前記高速モ
ードを示すときは前記第１の出力トランジスタの導通期
間中前記第２の出力トランジスタを導通状態とし、前記
モード設定信号が前記低速モードを示すときは前記第１
の出力トランジスタの導通状態にかかわらず前記第２の
出力トランジスタを非導通状態とする制御手段とを有す
ることを特徴とする半導体メモリ。 - 【請求項２】前記第２の出力トランジスタのゲートは前
記第１の出力トランジスタのゲートに接続され、前記制
御手段は、前記電源ラインと前記第２の出力トランジス
タとの間に接続され、前記モード設定信号によりオン・
オフする第３の出力トランジスタを有することを特徴と
する請求項１記載の半導体メモリ。 - 【請求項３】前記制御手段は、前記第１および第２の出
力トランジスタのゲート間に接続され、前記モード設定
信号によりオン・オフするトランスファーゲートを有す
ることを特徴とする請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338488A JP3071434B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338488A JP3071434B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01199396A JPH01199396A (ja) | 1989-08-10 |
| JP3071434B2 true JP3071434B2 (ja) | 2000-07-31 |
Family
ID=12109028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338488A Expired - Lifetime JP3071434B2 (ja) | 1988-02-02 | 1988-02-02 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071434B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2803466B2 (ja) * | 1992-04-28 | 1998-09-24 | 日本電気株式会社 | 半導体記憶装置の救済方法 |
| JP5048535B2 (ja) * | 2008-01-29 | 2012-10-17 | ルネサスエレクトロニクス株式会社 | センスアンプ回路、及びそれを用いた半導体記憶装置 |
| JP7091113B2 (ja) * | 2018-03-30 | 2022-06-27 | ラピスセミコンダクタ株式会社 | 半導体装置、および半導体装置の制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132300A (ja) * | 1984-07-24 | 1986-02-14 | Seiko Epson Corp | 半導体記憶装置 |
| JPS6155197A (ja) * | 1984-08-27 | 1986-03-19 | Matsushita Electric Ind Co Ltd | 潤滑剤 |
| JPS6155197U (ja) * | 1984-09-17 | 1986-04-14 | ||
| JPH0658760B2 (ja) * | 1985-03-12 | 1994-08-03 | 松下電子工業株式会社 | 半導体集積回路 |
| US4754167A (en) * | 1985-04-04 | 1988-06-28 | Cecil Conkle | Programmable reference voltage generator for a read only memory |
-
1988
- 1988-02-02 JP JP2338488A patent/JP3071434B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01199396A (ja) | 1989-08-10 |
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