JPS6132300A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6132300A JPS6132300A JP15479284A JP15479284A JPS6132300A JP S6132300 A JPS6132300 A JP S6132300A JP 15479284 A JP15479284 A JP 15479284A JP 15479284 A JP15479284 A JP 15479284A JP S6132300 A JPS6132300 A JP S6132300A
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- row
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体記録装置におけるメモリ素子のデータ検
出回路に関する。
出回路に関する。
半導体記憶装置において、プリチャージ回路を具備する
従来のデータ検出回路は、特許出願階５８−１０３１０
「半導体記憶装置」のような構成であり、第１図にその
データ検出回路を示す。
従来のデータ検出回路は、特許出願階５８−１０３１０
「半導体記憶装置」のような構成であり、第１図にその
データ検出回路を示す。
第１図はメモリ素子がＮチャネルＭＯ８トランジスタか
ら成り、メモリ素子を並列に接続して構成サレ、センス
アンプとしてＯＭ ＯＳ （ンｐ＜ −タを用いた一例
であり、１は電源、２は行線９のプリチャージ信号、６
はプリチャージ用ＰチャネルＭＯ８トランジスタ、４は
行デコーダの出力線、５は行線９を選択するためのＮチ
ャネルＭＯ８トランジスタ、６はメモリ素子であるＮチ
ャネルＭＯ８トランジスタ、７は列デコーダの出力であ
る列線、８はセンスアンプの入力線、１０はセンスアン
プを構成するＰチャネルＭＯ８トランジスタ、１１は同
様にＮチャネルＭＯ３トランジスタである。このような
データ検出回路では、特許出願陰５８−１０’３１０に
記載の通りデータ検出時間は早いが、行線９をプリチャ
ージするために非常に時間がかかってしまう。
ら成り、メモリ素子を並列に接続して構成サレ、センス
アンプとしてＯＭ ＯＳ （ンｐ＜ −タを用いた一例
であり、１は電源、２は行線９のプリチャージ信号、６
はプリチャージ用ＰチャネルＭＯ８トランジスタ、４は
行デコーダの出力線、５は行線９を選択するためのＮチ
ャネルＭＯ８トランジスタ、６はメモリ素子であるＮチ
ャネルＭＯ８トランジスタ、７は列デコーダの出力であ
る列線、８はセンスアンプの入力線、１０はセンスアン
プを構成するＰチャネルＭＯ８トランジスタ、１１は同
様にＮチャネルＭＯ３トランジスタである。このような
データ検出回路では、特許出願陰５８−１０’３１０に
記載の通りデータ検出時間は早いが、行線９をプリチャ
ージするために非常に時間がかかってしまう。
第２図に示す動作波形を見ながら説明すると、メモリ素
子６がデータとしてそのシキイ値電圧が電源電圧より高
く書き込まれている場合でメモリ素子６が選択されてい
る時、行デコーダの出力線４及び列線７は高レベルにあ
って、プリチャージ時間が充分長い場合、第２Ａ図に示
すように、プリチャージ信号１２が低レベルになると、
センスアンプの入力線８の電圧波形１３及び行線９の電
圧波形１４はしだいに高レベル側に上昇スル。ここで、
センスアンプの入力線８はプリチャージ用ＰチャネルＭ
Ｏ８トランジスタ３の能力によって比較的早く高レベル
（電源電圧）まで上ってしまうが、行線９はＮチャネル
ＭＯ８トランジスタ５を介して充電するため、Ｎチャネ
ルＭＯ３トランジスタ５のバックゲート効果によって電
源電圧まで上昇せず中間電位で止まってしまう。このよ
うにＮチャネルＭＯ３トランジスタ５は行線９の電位が
上昇するにつれて、極端にその充電能力が低下してしま
い、その電圧波形に示すように上昇する時間が遅くなっ
てしまう１、ここで行［９はメモリ素子６のドレイン端
子が接続されており、第１図の構成のように行線９に並
列にメモリ素子が接続されている場合、行＠９と接地間
の容量は大きく、特に大容量の記憶装置では非常に大き
くなってしまう。この状態でプリチャージ時間を短かく
すると第２Ｂ図に示すようにプリチャージ信号１２が高
レベルになると、センスアンプの入力線８は、入力線８
と接地及び電源端子間の容量と行線９の容量の間で電荷
の移動が起り、センスアンプの入力線８の電圧波形１３
は低レベル側に下ってしまう。前述のように行線９の容
量が非常に大きい場合、プリチャージ時行線９の上昇が
遅くなると共に、センスアンプの入力１ＩＪ８と行線９
の容量比が大きくなってしまうことで、行線９を充分に
充電する必要がありプリチャージ時間が大幅に大きくな
ってしまう。
子６がデータとしてそのシキイ値電圧が電源電圧より高
く書き込まれている場合でメモリ素子６が選択されてい
る時、行デコーダの出力線４及び列線７は高レベルにあ
って、プリチャージ時間が充分長い場合、第２Ａ図に示
すように、プリチャージ信号１２が低レベルになると、
センスアンプの入力線８の電圧波形１３及び行線９の電
圧波形１４はしだいに高レベル側に上昇スル。ここで、
センスアンプの入力線８はプリチャージ用ＰチャネルＭ
Ｏ８トランジスタ３の能力によって比較的早く高レベル
（電源電圧）まで上ってしまうが、行線９はＮチャネル
ＭＯ８トランジスタ５を介して充電するため、Ｎチャネ
ルＭＯ３トランジスタ５のバックゲート効果によって電
源電圧まで上昇せず中間電位で止まってしまう。このよ
うにＮチャネルＭＯ３トランジスタ５は行線９の電位が
上昇するにつれて、極端にその充電能力が低下してしま
い、その電圧波形に示すように上昇する時間が遅くなっ
てしまう１、ここで行［９はメモリ素子６のドレイン端
子が接続されており、第１図の構成のように行線９に並
列にメモリ素子が接続されている場合、行＠９と接地間
の容量は大きく、特に大容量の記憶装置では非常に大き
くなってしまう。この状態でプリチャージ時間を短かく
すると第２Ｂ図に示すようにプリチャージ信号１２が高
レベルになると、センスアンプの入力線８は、入力線８
と接地及び電源端子間の容量と行線９の容量の間で電荷
の移動が起り、センスアンプの入力線８の電圧波形１３
は低レベル側に下ってしまう。前述のように行線９の容
量が非常に大きい場合、プリチャージ時行線９の上昇が
遅くなると共に、センスアンプの入力１ＩＪ８と行線９
の容量比が大きくなってしまうことで、行線９を充分に
充電する必要がありプリチャージ時間が大幅に大きくな
ってしまう。
本発明はこのような問題点を解決するもので、その目的
は行線のプリチャージ時間を短縮し、高速度でしかも安
定な半導体記憶装置を得ることにある。
は行線のプリチャージ時間を短縮し、高速度でしかも安
定な半導体記憶装置を得ることにある。
本発明の半導体記憶装置はメモリ素子の出力端子を接続
する行線を行デコーダの出力信号によって選択される前
記メモリ素子と同じ第１の導電型のＭＯＳトランジスタ
を介して第２の導電型の第１のＭＯＳトランジスタ及び
第２のＭＯＳトランジスタのドレイン端子に接続し、前
記第１のＭＯＳトランジスタのゲート端子に前記行線の
プリチャージ信号を接続し、前記第２のＭＯＳトランジ
スタのゲート端子にデータ検出期間導通状態とする信号
を接続し、前記第１及び第２のＭＯＳトランジスタのド
レイン端子接続点をセンスアンプに接続するデータ検出
回路から成ることを特徴とするＯ 〔実施例〕 以下、実施例に基づき詳細に説明する。
する行線を行デコーダの出力信号によって選択される前
記メモリ素子と同じ第１の導電型のＭＯＳトランジスタ
を介して第２の導電型の第１のＭＯＳトランジスタ及び
第２のＭＯＳトランジスタのドレイン端子に接続し、前
記第１のＭＯＳトランジスタのゲート端子に前記行線の
プリチャージ信号を接続し、前記第２のＭＯＳトランジ
スタのゲート端子にデータ検出期間導通状態とする信号
を接続し、前記第１及び第２のＭＯＳトランジスタのド
レイン端子接続点をセンスアンプに接続するデータ検出
回路から成ることを特徴とするＯ 〔実施例〕 以下、実施例に基づき詳細に説明する。
第６図に示すのは、メモリ素子がＮチャネルＭＯ８トラ
ンジスタの場合であり、メモリ素子を並列に行線に接続
する構成で、プリチャージ用ＰチャネルＭＯ８トランジ
スタのソース端子を電源端子に接続した実施例であり、
１５はデータ検出期間センスアンプの入力線８をＰチャ
ネルＭＯＢトランジスタ１６により高レベルに引き上げ
る信号である。
ンジスタの場合であり、メモリ素子を並列に行線に接続
する構成で、プリチャージ用ＰチャネルＭＯ８トランジ
スタのソース端子を電源端子に接続した実施例であり、
１５はデータ検出期間センスアンプの入力線８をＰチャ
ネルＭＯＢトランジスタ１６により高レベルに引き上げ
る信号である。
第４図は第３図の実施例の電圧波形であり、１７はＰチ
ャネルＭＯ９トランジスタ１６のゲート信号１５であり
、１３はセンスアンプの入力線８の電圧波形で、メモリ
素子がデータとして高シキイ値電圧に書き込まれている
時の波形であり、１８はメモリ素子がデータとして低シ
キイ値電圧に書き込まれている時の電圧波形である。こ
こでメモリ素子６が選択されているとして、列１１１７
及ヒ行デコーダの出力線４は高レベルになっている。
ャネルＭＯ９トランジスタ１６のゲート信号１５であり
、１３はセンスアンプの入力線８の電圧波形で、メモリ
素子がデータとして高シキイ値電圧に書き込まれている
時の波形であり、１８はメモリ素子がデータとして低シ
キイ値電圧に書き込まれている時の電圧波形である。こ
こでメモリ素子６が選択されているとして、列１１１７
及ヒ行デコーダの出力線４は高レベルになっている。
まず、メモリ素子が高シキイ値電圧になっている時、フ
リチャージ信号２が波形１２のように高レベルから低レ
ベルになると、センスアンプの入力［８は電圧波形１６
のようにしだいに高レベルに上昇する０又、行線９は電
圧波形１４のようにＮチャネルＭＯＳトランジスタ５の
オフする中間電位に向けて上昇する。そして、プリチャ
ージ信号が低レベルから高レベル、すなわちプリチャー
ジを終了すると、センスアンプの入力線８は行線９が充
分に充電されていないため電圧波形１３のようにわずか
に低レベル側に下る。その後ＰチャネルＭＯ８トランジ
スタ１６により高レベルにｉ９１キ上げられる。メモリ
素子が低シキイ値電圧の時は、電圧波形１８のようにプ
リチャージ終了後、行線９がＮチャネルＭＯＳトランジ
スタのオフする電位を基準に制限されているため、プリ
チャージ終了時点でＮチャネルＭＯＳトランジスタ５を
Ｍして低レベル側に流れている電流とセンスアンプの入
力Ｉｓ８の容量で決まる速度でプリチャージ終了時点の
行Ｉ！９の電位まで下り、その後、第４図に示していな
いが行線９がメモリ素子に流れる電流により電圧が下る
のに追随して下っていく。
リチャージ信号２が波形１２のように高レベルから低レ
ベルになると、センスアンプの入力［８は電圧波形１６
のようにしだいに高レベルに上昇する０又、行線９は電
圧波形１４のようにＮチャネルＭＯＳトランジスタ５の
オフする中間電位に向けて上昇する。そして、プリチャ
ージ信号が低レベルから高レベル、すなわちプリチャー
ジを終了すると、センスアンプの入力線８は行線９が充
分に充電されていないため電圧波形１３のようにわずか
に低レベル側に下る。その後ＰチャネルＭＯ８トランジ
スタ１６により高レベルにｉ９１キ上げられる。メモリ
素子が低シキイ値電圧の時は、電圧波形１８のようにプ
リチャージ終了後、行線９がＮチャネルＭＯＳトランジ
スタのオフする電位を基準に制限されているため、プリ
チャージ終了時点でＮチャネルＭＯＳトランジスタ５を
Ｍして低レベル側に流れている電流とセンスアンプの入
力Ｉｓ８の容量で決まる速度でプリチャージ終了時点の
行Ｉ！９の電位まで下り、その後、第４図に示していな
いが行線９がメモリ素子に流れる電流により電圧が下る
のに追随して下っていく。
第３図の実施例ではプリチャージ用ＭＯ８トランジスタ
及びプルアップ用ＭＯ３トランジスタを直接電源端子に
接続したが、行選択を分割する構成で・選択用Ｍ’ＯＳ
トランジスタを介して接続しても良い。又、プリチャ
ージを安定化するために初期設定用ＭＯ８トランジスタ
をセンスアンプの入力線又は行線に接続することでプリ
チャージ及びデータ検出時の行線及びセンスアンプ入力
線の電圧変化を安定化することができる。さらに第３図
ではメモリ素子が並列に行線に接続される構成で説明し
たが、直並列接続の場合でも可能であり、メモリ素子の
シキイ値電圧が低い時のセンスアンプ入力線が行線の負
荷容量に無関係に動作することを利用して行線からメモ
リ素子を介して接地間のインピーダンスが大きくなって
も速度をあまり遅くすることなく可能である。
及びプルアップ用ＭＯ３トランジスタを直接電源端子に
接続したが、行選択を分割する構成で・選択用Ｍ’ＯＳ
トランジスタを介して接続しても良い。又、プリチャ
ージを安定化するために初期設定用ＭＯ８トランジスタ
をセンスアンプの入力線又は行線に接続することでプリ
チャージ及びデータ検出時の行線及びセンスアンプ入力
線の電圧変化を安定化することができる。さらに第３図
ではメモリ素子が並列に行線に接続される構成で説明し
たが、直並列接続の場合でも可能であり、メモリ素子の
シキイ値電圧が低い時のセンスアンプ入力線が行線の負
荷容量に無関係に動作することを利用して行線からメモ
リ素子を介して接地間のインピーダンスが大きくなって
も速度をあまり遅くすることなく可能である。
第４図に示すセンスアンプ入力線の電圧波形１６のプリ
チャージ後の波形をセンスアンプの検出レベルに対して
等しく動作するように、プリチャージ用ＭＯ８トランジ
スタ及びプルアップ用ＭＯＳトランジスタの能力及びプ
リチャージ時間を設定することで、メモリ素子が低シキ
イ値電圧時の読み出し速度を遅くすることなく可能であ
る〇実際の試作例では、３μ毒プロセスで従来プリチャ
ージに約５Ｏｎ（６）必要としていたのが、１５ｆｉ１
１１１０程度と１／３に低減することができた。又、プ
リチャージをメモリ素子を選択状態で行う本発明の方法
では、データ読み出し時間は特許出願Ｎｈ５Ｂ−１０３
１０に示される通り、メモリ素子を直並列に行線に接続
する構成でも５０ｎ（６）と早く、又センスアンプ入力
線の負荷容量を選択回路の分割、又センスアンプを作動
増幅器を使う等により小さくすることで２３ｎ１！１１
１０以下に高速化できており、プリチャージからデータ
検出までを３０〜４゜ｚｓｅｃと高速度な半導体記憶装
置が得られる。
チャージ後の波形をセンスアンプの検出レベルに対して
等しく動作するように、プリチャージ用ＭＯ８トランジ
スタ及びプルアップ用ＭＯＳトランジスタの能力及びプ
リチャージ時間を設定することで、メモリ素子が低シキ
イ値電圧時の読み出し速度を遅くすることなく可能であ
る〇実際の試作例では、３μ毒プロセスで従来プリチャ
ージに約５Ｏｎ（６）必要としていたのが、１５ｆｉ１
１１１０程度と１／３に低減することができた。又、プ
リチャージをメモリ素子を選択状態で行う本発明の方法
では、データ読み出し時間は特許出願Ｎｈ５Ｂ−１０３
１０に示される通り、メモリ素子を直並列に行線に接続
する構成でも５０ｎ（６）と早く、又センスアンプ入力
線の負荷容量を選択回路の分割、又センスアンプを作動
増幅器を使う等により小さくすることで２３ｎ１！１１
１０以下に高速化できており、プリチャージからデータ
検出までを３０〜４゜ｚｓｅｃと高速度な半導体記憶装
置が得られる。
以上述べたように本発明によれば、行線のプリチャージ
をメモリ素子を選択時に行い、行選択用のＭＯＳトラン
ジスタをメモリ素子と同じ導電型とすることでデータ検
出時間を高速化できることと、合せてプリチャージ用Ｍ
Ｏ８トランジスタと並列にＭＯＳトランジスタを接続す
ることでプリチャージ時間を大幅に短縮することができ
、又行線のリーク電流等に対しても安定で高速度な半導
体記憶装置を得ることができる。
をメモリ素子を選択時に行い、行選択用のＭＯＳトラン
ジスタをメモリ素子と同じ導電型とすることでデータ検
出時間を高速化できることと、合せてプリチャージ用Ｍ
Ｏ８トランジスタと並列にＭＯＳトランジスタを接続す
ることでプリチャージ時間を大幅に短縮することができ
、又行線のリーク電流等に対しても安定で高速度な半導
体記憶装置を得ることができる。
第１図は従来のデータ検出回路であり、３，１０はＰチ
ャネルＭＯＥＩトランジスタ、５，１１はＮチャネルＭ
ＯＳトランジスタ、６はメモリ素子であるＮチャネルＭ
ＯＳトランジスタ、２はプリチャージ信号線、４は行デ
コーダ出力線、７は列線、９は行線である。 第２図（α） 、 （ｂ）は第１図の回路の動作波形で
あり、１２はプリチャージ信号、１３はセンスアンプ入
力線の電圧波形、１４は行線の電圧波形である。 第６図は本発明の一実施例であり、１６はＰチャネルＭ
Ｏ８トランジスタ、１５はＰチャネルＭＯ８トランジス
タ１６をデータ検出期間導通状態にする信号である。 第４図は第６図の動作波形であり、１７はＰチャネルＭ
Ｏ８トランジスタ１６のゲート信号、１８はメモリ素子
が低シキイ値電圧時のセンスアンプ入力線の電圧波形で
ある。 以 上
ャネルＭＯＥＩトランジスタ、５，１１はＮチャネルＭ
ＯＳトランジスタ、６はメモリ素子であるＮチャネルＭ
ＯＳトランジスタ、２はプリチャージ信号線、４は行デ
コーダ出力線、７は列線、９は行線である。 第２図（α） 、 （ｂ）は第１図の回路の動作波形で
あり、１２はプリチャージ信号、１３はセンスアンプ入
力線の電圧波形、１４は行線の電圧波形である。 第６図は本発明の一実施例であり、１６はＰチャネルＭ
Ｏ８トランジスタ、１５はＰチャネルＭＯ８トランジス
タ１６をデータ検出期間導通状態にする信号である。 第４図は第６図の動作波形であり、１７はＰチャネルＭ
Ｏ８トランジスタ１６のゲート信号、１８はメモリ素子
が低シキイ値電圧時のセンスアンプ入力線の電圧波形で
ある。 以 上
Claims (1)
- マトリクス状に配置されたＭＯＳトランジスタから成
るメモリ素子と、前記メモリ素子を選択するための行デ
コーダ及び列デコーダと、前記メモリ素子のデータを検
出するデータ検出回路と、入出力回路、及びタイミング
信号発生回路から成り、前記データ検出回路が前記行線
をプリチャージする回路を具備し、前記行線のプリチャ
ージ期間にデータを読み出そうとするメモリ素子が選択
された状態が存在する半導体記憶装置において、前記メ
モリ素子の出力端子を接続する行線を前記行デコーダの
出力信号によって選択される前記メモリ素子と同じ第１
の導電型のＭＯＳトランジスタを介して第２の導電型の
第１のＭＯＳトランジスタ及び第２のＭＯＳトランジス
タのドレイン端子に接続し、前記第１のＭＯＳトランジ
スタのゲート端子に前記行線のプリチャージ信号を接続
し、前記第２のＭＯＳトランジスタのゲート端子にデー
タ検出期間導通状態とする信号を接続し、前記第１及び
第２のＭＯＳトランジスタのドレイン端子接続点をセン
スアンプに接続するデータ検出回路から成ることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15479284A JPS6132300A (ja) | 1984-07-24 | 1984-07-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15479284A JPS6132300A (ja) | 1984-07-24 | 1984-07-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132300A true JPS6132300A (ja) | 1986-02-14 |
Family
ID=15591993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15479284A Pending JPS6132300A (ja) | 1984-07-24 | 1984-07-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199396A (ja) * | 1988-02-02 | 1989-08-10 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
-
1984
- 1984-07-24 JP JP15479284A patent/JPS6132300A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199396A (ja) * | 1988-02-02 | 1989-08-10 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
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