JPS60212896A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するもので、例えば、自動リフレッ
シュ回路を内蔵したダイナミック型ＲＡＭに有効な技術
に関するものである。

〔背景技術〕

ダイナミック型メモリセルは、情報を電荷の形態で記憶
するキャパシタとアドレス選択用の絶縁ゲート型電界効
果トランジスタ（以下、ＭＯＳＦＥＴと称する。）とに
よって構成される。半導体基板上において形成されたメ
モリセルにおいては、上記キャパシタに蓄積された電荷
が、リーク電流等によって時間とともに減少してしまう
。このため、常にメモリセルに正確な情報を記憶させて
おくためには、メモリセルに記憶されている情報を、そ
の情報が失われる前に読み出して、これを増幅して再び
同じメモリセルに書込む動作、いわゆるリフレッシュ動
作を行う必要がある。例えば、６４にビットのダイナミ
ック型ＲＡＭにおけるメモリセルの自動リフレッシュ方
式として、「電子技術１誌のＶｏ１２３、Ｎｏ　３のｐ
ｐ３０〜３３に示されている自動リフレッシュ回路が公
知である。すなわち、ダイナミック型ＲＡＭに、リフレ
ッシュ制御用の外部端子を設けて、この外部端子に所定
のレベルのりフレッシ二信号ＲＥＳＨを印加することに
より、グイナミソク型ＲＡＭ内の複数のメモリセルが自
動的にリフレッシュされるようにしていた。

上記の自動リフレッシュ方式は、外面制御信号ＲＥＳＨ
を必要とするので、完全自動リフレッシュとは言えない
、また、そのセルフリフレッシュ動作においては、実際
のメモリセルにおけるリーク電流について何等考慮して
いないので、その消費電流が必要以上に大きくなる。す
なわち、リーク電流は、温度の上昇とともに大きくなる
ので、全温度範囲にわたってセルフリフレッシュ動作を
行わせるためには、一定の余裕をもった短い周期に設定
しなければならないからである。

〔発明の目的〕

この発明の目的は、Ｉｋ通タイミングにより完全自動リ
フレッシュを実行する機能を備えたダイナミック型ＲＡ
Ｍを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

（発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルの情報記憶用キャパシタに比べて
段階的に容量値を小さく形成した複数のダミーセルを設
けて、このダミーセルの記憶情報からリーク電流をモニ
ターすることよって、最適なりフレッシュ周期を自動設
定するものである。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
ＤＯ〜Ｄ７．ＡＯ−Ａ１４゜ＷＥ、Ｃ３，Ｂ５５Ｙ及び
Ｖｃｃ、Ｖｓｓは、その外部端子とされ、端子Ｖ　ｃｃ
、Ｖ　ｓｓに図示しない適当な外部電源装置から給電が
行われる。

回路記号Ｍ−ＡＲＹで示されているのは、メモリアレイ
であり、アドレス選択用のＭＯＳＦＥＴと情報記憶用の
キャパシタからなる１ＭＯ３型メモリセルがマトリック
ス状に配置されている。この実施例では、特に制限され
ないが、上記メモリセルは一対の平行に配置された相補
データ線り。

百に、その入出力ノードが結合された２交点方式で配置
される。

回路記号ＰＣＩで示されているのは、データ線プリチャ
ージ回路であり、プリチャージパルスφｐｃｌを受けて
、相補データ線り、Ｄを短絡して、特に制限されないが
、相補データ線り、ＤをＶｃｃ／２にプリチャージする
ＭＯＳＦＥＴにより構成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、電源電圧Ｖｃｃと回路の接地電
位ＶｓｓにそれぞれパワースイッチＭＯ３ＦＥＴが設け
られたＣＭＯ３（相補型ＭＯ３）ランチ回路で構成され
、その一対の入出力ノードは、上記相補データ線り、Ｄ
に結合されている。

タイミングパルスφｐａは、上記パワースイッチＭＯ３
ＦＥＴを制御するためのものである。パワースイッチＭ
ＯＳ　Ｆ　ＥＴは、プリチャージ直前にオフにされ、相
補データ線り、Ｄがフローティング状態でＶ　ｃｃ、Ｖ
　ｓｓレベルを保持する。そして、上記プリチャージＭ
Ｏ３ＦＥＴのオンによりＶｃｃ／２にプリチャージされ
る。

回路記号Ｃ−５Ｗで示されているのは、カラムスイッチ
であり、カラム選択信号に従って、選択された相補デー
タ線を共通相補データ線に結合させる。

回路記号Ｒ−ＡＤＢで示されているのは、ロウアドレス
バッファであり、外部端子ＡＯ〜Ａ８からの外部アドレ
ス信号を受けて、内部相補アドレス信号１０〜１８を形
成する。ここで、外部端子ＡＯから供給されたアドレス
信号と同相の内部アドレス信号ａＯと逆相のアドレス信
号ａＯとを合わせて内部相補アドレス信号ａＯのように
表す。

このことは、他の全ての相補アドレス信号についても同
様である。

回路記号Ｃ−ＡＤＢで示されているのは、カラムアドレ
スバッファであり、外部端子Ａ９〜Ａ１４からの外部ア
ドレス信号を受けて、内部相補アドレス信号見９〜土１
４を形成する。

回路記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た　内部相補アドレス信号１０〜土８を受けて、Ｍ−Ａ
ＲＹのワード線選択信号を形成する。このワード線選択
信号は、ワード線選択タイミング信号φＸに同期して、
メモリアレイＭ−ＡＲＹに伝えられる。

回路記号Ｃ−ＤＣＲで示されているのは、カラムアドレ
スデコーダであり、内部相補アドレス信号ａ９〜ａ１４
を受けて、メモリアレイＭ−ＡＲＹのデータ線選択信号
を形成する。このデータ線選択信号は、データ線選択タ
イミング信号φｙに同期して、Ｃ−５Ｗに伝えられる。

回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受けて共通相補データ線を短
絡する上記同様なＭＯＳＦＥＴにより構成されている。

回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプと同様な回路構成とされる。タイミ
ングパルスφｍａは、そのパワースイッチＭＯ３ＦＥＴ
を制御するためのものである。

回路記号ＤＯＢで示されているのは、データ出力バッフ
ァであり、読み出しタイミングパルスφｒｗにより、Ｍ
Ａからの読み出しデータを外部端子ＤＯ〜Ｄ７にそれぞ
れ送出する。なお、書込み時には、読み出しタイミング
パルスφｒ−によりこのデータ出力バッファＤＯＢは、
不動作（出力ハイインピーダンス）にされる。

回路記号ＤＩＢで示されているのは、データ入カバソフ
ァであり、書込みタイミングパルスφｒＨにより、外部
端子ＤＯ〜Ｄ７からの書込みデータを共通相補データ線
に伝える。なお、読み出し時には、書込みタイミングパ
ルスφｒ−によりこのデータ入カバソファＤＩＢは、不
動作にされる。

上記各種タイミング信号は、次の各回路ブロックにより
形成される。

回路記号ＲＥＧで示されているのは、特に制限されない
が、アドレス信号ａＯ〜ａ８（又はａＯ〜７８）を受け
て、その立ち上がり又は立ち下がりのエツジを検出する
エツジトリガ回路である。

回路記号ＣＥＧで示されているのは、特に制限されない
が、アドレス信号ａ９〜ａ１４（又は１９〜丁１４）を
受けて、その立ち上がり又は立ち下がりのエツジを検出
するエツジトリガ回路である。これらのエツジトリガ回
路は、特に制限されないが、アドレス信号ａｏ−ａ８．
アドレス信号ａ９〜ａ１４と、その遅延信号とをそれぞ
れ受ける排他的論理和回路と、その出力信号を受ける論
理和回路とにより構成され、いずれかのアドレス信号ａ
Ｏ〜ａ３．アドレス信号ａ９〜ａ１４の変化タイミング
に同期したエツジ検出パルスφ「。

φＣをそれぞれ形成する。

回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要なタイミング信号
等を形成する。このタイミング発生回路は、エツジ検出
パルスφ罰、φＣの他、外部端子から供給されるライト
イネーブル信号ＷＥ。

チップ選択信号Ｃ８を受けて、上記一連のタイミングパ
ルスを形成する。

回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、上記アドレスバッフｙＲ−ＡＤＢと後述する自動
リフレッシュ回路ＲＥＦで形成された内部相補アドレス
信号上Ｏ−土８を選択的に上記デコーダＲ−ＤＣＨに伝
える。

回路記号Ｖｂｂ−Ｇで示されているのは、基板バイアス
発注回路である。

回路記号ＲＥＦで示されているのは、自動リフレッシユ
回路であり、後述するようにリフレッシュアドレスカウ
ンタ、可変設定時間のタイマー回路及びリーク電流のモ
ニター回路５宛振回路等を含んでいる。

上記実施例のように、アドレス信号の変化を検出して内
部タイミング信号を形成する方式とした場合には、ダイ
ナミック型メモリセルに対して外部からはスタティック
型メモリと同様に扱えるので、後述する完全自動リフレ
ッシュ動作と相俟ってユーザーにおいて極めて扱い易い
ＭＯ３記憶装置とすることが出来る。

さらに、メモリアレイのプリチャージ動作は、一対の相
補データ線、共通相補データ線を単に短絡させることに
より、約Ｖｃｃ／２の中間レベルにするものであるので
、０ボルトからＶｃｃレベルまでチャージアップするも
のに比べ、そのレベル変化量が小さく、プリチャージＭ
Ｏ３ＦＥＴのゲート電圧を通常の論理レベル（Ｖｃｃ）
を用いても十分に非飽和状態でオンさせることが出来る
からプリチャージ動作を高速に、しかも低消費電力の下
に行うことができる。

そして、上記のように、プリチャージレベルを約Ｖｃｃ
／２の中間レベルにするものであるので、メモリセルの
読み出し時においても、メモリセルのスイッチＭＯ３Ｆ
ＥＴのゲート電圧（ワード線選択電圧）として通常の論
理レベル（Ｖｃｃ）を用いても十分に非飽和状態でオン
させることが出来るから、プートストランプ電圧を用い
ることなく、情報記憶キャパシタの全電荷読み出しが可
能となる。

また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型ＲＡＭのように読み出し基準
電圧を形成するダミーセルが不要になる。

第２図には、上記自動リフレッシエ回路ＲＥＦの一実施
例の回路図が示されている。

図示しない発振回路Ｏ３Ｃで形成されたパルスは、セル
フリフレッシュ動作のためのアドレス歩道用のパルスで
ある。このパルスは、アンド（ＡＮＤ）ゲート回路Ｇを
通して次のカウンタ回路Ｃ０ＮＴに供給される。

回路記号Ｃ０ＮＴで示されているのは、リフレッシュア
ドレスカウンタであり、上記ｆｆ１１図に示したりフレ
ッシュ用の内部相補アドレス信号上０〜土８を形成する
。

そして、特に制限されないが、第１図に示したメモリア
レイＭ−ＡＲＹには、複数のダミーメモリセル（ダミー
セル）ＤＣＩ〜ＤＣｎが設けられてる。このダミーセＤ
Ｃは、その１つが代表として示されているように、アド
レス選択用のＭＯＳＦＥＴと情報記憶用のキャパシタと
により構成される。これらのダミーセルＤＣＩ〜ＤＣｎ
のキャパシタの容量値は、メモリセルのキャパシタより
段階的に順次小さな値に設定されている。

また、特に制限されないが、上記ダミーセルＤＣ１〜Ｄ
Ｃｎの読み出し信号を基準電圧を形成するダミーセルＤ
ＣＩ’　〜ＤＣｎ’がそれぞれ設けられている。ダミー
セルＤＣＩ〜ＤＣｎの上記アドレス選択用のＭＯＳＦＥ
Ｔのゲートは、ダミーワード線ＤＷＬに接続される。基
準電圧を形成するダミーセルＤＣＩ°〜Ｄ　Ｃｎ　’　
の上記ＭＯ３ＦＥＴは、ダミーワード線ＤＷＬ″に接続
される。

これらのダミーワード線ＤＷＬ、Ｄｗｔ、’　は、タイ
ミング発生回路ＴＯ”によって形成されたタイミング信
号によって選択状態にされる。

上記ダミーセルＤＣ１〜ＤＣｎの情報は、タイミング発
生回路ＴＯ”により形成されたタイミング信号により動
作状態になるセンスアンプＳＡＩ〜ＳＡｎによってレベ
ル判定される。これらのセンスアンプＳＡＩ〜ＳＡｎの
出力信号は、デコーダＤＣＨに供給され、タイマー回路
ＴＭの設定時間を制御する。

タイマー回路ＴＭは、複数の遅延回路ＤＬＩ〜ＤＬｎが
縦列形態に接続されて構成される。各遅延回路の出力端
子は、ＭＯ３ＦＥＴＱＩ〜Ｑｎを介して出力端子に共通
に接続される。上記ＭＯ３ＦＥＴＱＩ〜Ｑｎのゲートに
は、上記デコーダＤＣＲの出力信号が供給されることに
よって、いずれかのＭＯＳＦＥＴがオン状態にされる。

したがって、上記デコーダＤＣＲの出力信号、すなわち
、上記ダミーセルＤＣＩ〜ＤＣｎの反転出力数に従った
タイマー設定時間が選ばれる。

上記タイマー回路ＴＭの出力信号は、特に制限されない
が、フリップフロップ回路ＦＦのセント−′ 入力端子Ｓに供給される。そして、このフリップフロッ
プ回路ＦＦの出力信号Ｑは、一方においてゲート回路Ｇ
の制御信号として用いられる。上記フリップフロップ回
路ＦＦの出力信号Ｑは、他方において外部端子Ｂ５５Ｙ
を通して出力されるとともに、マルチプレクサＭＰＸの
切り換え信号及び上記タイミング発生回路ＴＧ’　の起
動信号として用いられる。また、上記カウンタ回路Ｃ０
ＮＴのオーバーフロー信号ＯＶＦはく上記フリップフロ
ップ回路ＦＦのリセット端子Ｒと、上記タイマー回路Ｔ
Ｍの起動入力端子に供給される。

次に、この実施例における自動リフレッシュ動作を第３
図に示したの動作概略図に従って説明する。

タイマー回路ＴＭの出力信号Ｓが送出されると、フリッ
プフロップ回路ＦＦがセットされ、その出力Ｑを論理“
１”にする。これによって、ゲート回路Ｇが開くので、
上記発振回路Ｏ８Ｃで形成したパルスがリフレフシュ用
のカウン回路Ｃ０ＮＴに供給される。これによってリフ
レッシュ用のアドレス信号ａＯ−ａ８が順次形成される
。この動作に先立って、上記フリップフロップ回路ＦＦ
の出力信号ＱによってマルチプレクサＭＰＸは、上記カ
ウンタ回路Ｃ０ＮＴ側に切り換えられている。また、外
部端子Ｂ５５Ｙをハイレベルにして書込み又は読み出し
アクセスを禁止するものである。

上記リフレッシュ動作と平行して、タイミング発生回路
ＴＧ’　に起動がかかり、上記ダミーワード線ＤＷＬ、
ＤＷＬ’　をハイレベルにしてキャパシタに蓄積された
レベルを取り出す。そして、センスアンプＳＡＩ〜ＳＡ
ｎを動作状態にして、そのレベル判定を行う、このレベ
ル判定出力は、デコーダ回路ＤＣＨに供給され、タイマ
ー回路ＴＭのＭＯ３ＦＥＴＱＩ〜Ｑｎのうちいずれかを
オン状態にして、タイマーの時間設定を行う。上記ダミ
ーセルのキャパシタの容量値が段階的に小さくされてい
るので、その読み出し反転数が多い時には、上記縦列形
態の遅延回路の数が減らされる。

このレベル判定動作が終了すると、図示しないが、プリ
チャージ回路によって、ダミーセルＤＣＩ〜ＤＣｎには
、プリチャージが行われる。

上記カウンタ回路Ｃ０ＮＴが１回りして全メモリセルへ
のリフレッシュが終了すると、そのオーバーフロー信号
ＯＶＦによって上記フリッププロップ回路ＦＦがリセツ
トされるので、もとのデータ保持状態に復帰するととも
に、外部端子Ｂ５５Ｙをロウレベルにして外部からのア
クセスを受け付ける。また、タイマー回路ＴＭを起動さ
せるものである。このような動作によって、次のタイマ
ー出力が形成される時間ＴＭは、上記ダミーセルＤＣＩ
〜ＤＣｎのレベル判定、言い換えるならば、キャパシタ
のリーク電流のモニター出力に従って設定されるもので
ある。これにより、例えば、温度が高くなると、上記ダ
ミーセルの反転数が増加するので、タイマー設定時間が
短くされ、逆に温度が低下すると、上記ダミーセルの反
転数が減少するので、タイマー設定時間が長くされる。

なお、電源投入時には、ダミーセルのキャパシタには、
プリチャージが行われていないから、最短時間のもとて
タイマー回路が作動して、まず最少にリフレッシュ動作
を行うものである。

〔効　果〕

（１２メモリセルのキャパシタの容量値より、段階的に
小さなキャパシタを持つ複数のダミーセルの情報レベル
を判定して、その反転数に従ってタイマー回路の時間設
定、言い換えるならば、リフレッシュ周期を設定するこ
とによって、温度変化等に従った最適タイミングで自動
リフレッシュを行うことができる。これによって、無駄
なりフレッシュ動作を防止できるから、低消費電力化を
図ることができるという効果が得られる。特に、温度変
化の激しい条件で使用しても、その温度に適したタイミ
ングでリフレッシュが行われるので信頼性の高い情報記
憶動作を行うものとなる。

（２）外部からのリフレッシュ制御信号を必要としない
ので、完全自動リフレッシュ動作を実現することができ
るという効果が得られる。

（３）上記（１１及び（２）により、パンテリーバック
アップに適したものとすることができるという効果が得
られる。

（４）メモリセルのキャパシタの容量値より、段階的に
小さな容量値のキャパシタを用いてそのレベル判定を行
うとこにより、メモリセルの情報レベルの保持状態を間
接的にモニターしているので、信頼性の高い自動リフレ
ッシュ動作を行わせることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、外部端子Ｂ５
５Ｙを利用して、外部からも上記リフレッシュ動作を起
動させるようにするものであってもよい、また、タイマ
ー回路を起動タイミングは、ダミーセルのレベル判定終
了後に行うものであってもよい。

また、ダイナミック型ＲＡＭにおけるアドレス信号の供
給方式は、共通の外部端子からＸアドレス信号とＹアド
レス信号とをアドレスストローブ信号に同期して行うも
のであってもよい。

メモリセルの読み出し動作は、データ線へのプリチャー
ジレベルを電源電圧レベルとするとともに、ダミーセル
を用いて読み出し用の基準電圧を形成するものであって
もよい。また、ダイナミック型ＲＡＭの周辺回路の構成
は、種々の変形を採ることができる。

〔利用分野〕

この発明は、リフレッシュ動作を必要とするダイナミッ
ク型ＲＡＭに広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロック図。 Ｍ−ＡＲＹ・・メモリアレイ、ｐｃｉ　・・プリチャー
ジ回路、ＳＡ・・センスアンプ、Ｒ−ＡＤＢ・・ロウア
ドレスバッファ、Ｃ−５Ｗ・・カラムスイッチ、Ｃ−Ａ
ＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣＲ・・ロウ
アドレスデコーダ、Ｃ−ＤＣＲ・・カラムアドレスデコ
ーダ、ＰＯ２・・プリチャージ回路、ＭＡ・・メインア
ンプ、ＲＥＣ，ＣＥＧ・・エツジトリガ回路、ＴＯ・・
タイミング発生回路、ＲＥＦ・・自動リフレッシュ回路
、ＤＯＢ・・データ出カバソファ、ＤＩＢ・・データ入
カバンファ、ＭＰＸ・・マルチプレクサ、ＤＣＩ　〜Ｄ
Ｃｎ、ＤＣ１°〜ＤＣｎ’−−ダミーセル、５ＡＩ−３
Ａｎ・・センスアンプ、ＦＦ・・フリソブフロンプ回路
、Ｇ・・ＡＮＤゲート回路、ＴＭ・・タイマー回路、Ｄ
ＬＩ〜ＤＬｎ・・遅延回路、ＤＣＲ・・デコーダ、ＴＧ
’　・・タイミング発生回路、Ｃ０ＮＴ・・カウンタ回
路代理人弁理士　高橋　明夫 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、タイマー回路の設定時間の到来により起動さレルリ
   フレソシュ制御回路と、このリフレッシュ制御回路のり
   フレッシュ動作期間に情報記憶用キャパシタがプリチャ
   ージされ、メモリセルの情報記憶用キャパシタに対して
   その情報記憶用キャパシタの容量値が段階的に小さく設
   定された複数のダミーセルと、上記タイマー回路の設定
   時間の到来毎に起動され、上記プリチャージ動作に先立
   ってダミーセルの記憶情報をそれぞれ検出するダミーセ
   ンスアンプと、上記センスアンプの反転出力信号の数に
   従って上記タイマー回路の設定時間を制御する可変遅延
   回路とからなる自動リフレッシュ回路を具備することを
   特徴とするダイナミック型ＲＡＭ。 ２、上記リフレッシュ制御回路によるリフレンシュ動作
   期間中は、外部からのアクセスを禁止するビジー信号を
   送出するものであることを特徴とする特許請求の範囲第
   １項記載のダイナミック型ＲＡＭ。 ３、上記可変遅延回路は、縦列形態に接続された複数の
   遅延回路と、各遅延回路を信号伝達径路に対して選択的
   に短絡するスイッチＭＯ３ＦＥＴとにより構成されるも
   のであることを特徴とする特許請求の範囲第１又は第２
   項記載のダイナミック型ＲＡＭ。