JPH0459714B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミツク型RAM（ランダ
ム・アクセス・メモリ）に関するもので、例え
ば、自動リフレツシユ回路を内蔵したダイナミツ
ク型RAMに有効な技術に関するものである。 〔背景技術〕 ダイナミツク型メモリセルは、情報を電荷の形
態で記憶するキヤパシタとアドレス選択用の絶縁
ゲート型電界効果トランジスタ（以下、
MOSFETと称する。）とによつて構成される。
半導体基板上において形成されたメモリセルにお
いては、上記キヤパシタに蓄積された電荷が、リ
ーク電流等によつて時間とともに減少してしま
う。このため、常にメモリセルに正確な情報を記
憶させておくためには、メモリセルに記憶されて
いる情報を、その情報が失われる前に読み出し
て、これを増幅して再び同じメモリセルに書込む
動作、いわゆるリフレツシユ動作を行う必要があ
る。例えば、64Kビツトのダイナミツク型RAM
におけるメモリセルの自動リフレツシユ方式とし
て、「電子技術」誌のVol23、No.３のpp30〜33に
示されている自動リフレツシユ回路が公知であ
る。すなわち、ダイナミツク型RAMに、リフレ
ツシユ制御用の外部端子を設けて、この外部端子
に所定のレベルのリフレツシユ信号RESHを印加
することにより、ダイナミツク型RAM内の複数
のメモリセルが自動的にリフレツシユされるよう
にしていた。 上記の自動リフレツシユ方式は、外部制御信号
RESHを必要とするので、完全自動リフレツ動作
とは言えない。また、そのセルフリフレツシユ動
作においては、実際のメモリセルにおけるリーク
電流について何等考慮していないので、その消費
電流が必要以上に大きくなる。すなわち、リーク
電流は、温度の上昇とともに大きくなるので、全
温度範囲にわたつてセルフリフレツシユ動作を行
わせるためには、一定の余裕をもつた短い周期に
設定しなければならないからである。 〔発明の目的〕 この発明の目的は、低消費電力のもとで完全自
動リフレツシユ機能を備えたダイナミツク型
RAMを提供することにある。 この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、複数のダミーセルを設けて、この
ダミーセルの記憶情報レベルをモニターすること
よつて情報記憶量を監視し、その情報が失われる
前に、自動リフレツシユ回路を起動させるように
するものである。 〔実施例〕 第１図には、この発明の一実施例のブロツク図
が示されている。 同図において、点線で囲まれた各回路ブロツク
は、公知の半導体集積回路の製造技術によつて、
シリコンのような１個の半導体基板において形成
され、例えば、端子Ｄ０〜Ｄ７，Ａ０〜Ａ１４，
WE，，及びVcc，Vssは、その外部端
子とされ、端子Vcc，Vssに図示しない適当な外
部電源装置から給電が行われる。 回路記号Ｍ―ARYで示されているのは、メモ
リアレイであり、1MOS型メモリセルがマトリツ
クス状に配置されている。この実施例では、特に
制限されないが、上記メモリセルは一対の平行に
配置された相補データ線Ｄ，に、その入出力ノ
ードが結合された２交点方式で配置される。 回路記号PC１で示されているのは、データ線
プリチヤージ回路であり、プリチヤージパルス
φpc１を受けて、相補データ線Ｄ，を短絡して
Vcc／２にプリチヤージするMOSFETにより構
成される。 回路記号SAで示されているのは、センスアン
プであり、特に制限されないが、電源電圧Vccと
回路の接地電位Vssにそれぞれパワースイツチ
MOSFETが設けられたCMOS（相補型MOS）ラ
ツチ回路で構成され、その一対の入出力ノード
は、上記相補データ線Ｄ，に結合されている。
タイミングパルスφpaは、上記パワースイツチ
MOSFETを制御するためのものである。パワー
スイツチMOSFETは、プリチヤージ直前にオフ
にされ、相補データ線Ｄ，がフローテイング状
態でVcc，Vssレベルを保持する。そして、上記
プリチヤージMOSFETのオンによりVcc／２に
プリチヤージされる。 回路記号Ｃ−SWで示されているのは、カラム
スイツチであり、カラム選択信号に従つて、選択
された相補データ線を共通相補データ線に結合さ
せる。 回路記号Ｒ−ADBで示されているのは、ロウ
アドレスバツフアであり、外部端子Ａ０〜Ａ８か
らの外部アドレス信号を受けて、内部相補アドレ
ス信号ａ０〜ａ８を形成する。ここで、外部端子
Ａ０から供給されたアドレス信号と同相の内部ア
ドレス信号ａ０と逆相のアドレス信号０とを合
わせて内部相補アドレス信号ａ０のように表す。
このことは、他の全ての相補アドレス信号につい
ても同様である。 回路記号Ｃ−ADBで示されているのは、カラ
ムアドレスバツフアであり、外部端子Ａ９〜Ａ１
４からの外部アドレス信号を受けて、内部相補ア
ドレス信号ａ９〜ａ１４を形成する。 回路信号Ｒ−DCRで示されているのは、ロウ
アドレスデコーダであり、後述するマルチプレク
サMPXを介した内部相補アドレス信号ａ０〜ａ
８を受けて、Ｍ−ARYのワード線選択信号を形
成する。このワード線選択信号は、ワード線選択
タイミング信号φxに同期して、メモリアレイＭ
−ARYに伝えられる。 回路信号Ｃ−DCRで示されているのは、カラ
ムアドレスレコーダであり、内部相補アドレス信
号ａ９〜ａ１４を受けて、メモリアレイＭ−
ARYのデータ線選択信号を形成する。このデー
タ線選択信号は、データ線選択タイミング信号
φyに同期して、Ｃ−SWに伝えられる。 回路信号PC２で示されているのは、共通相補
データ線のプリチヤージ回路であり、特に制限さ
れないが、プリチヤージパルスφpc２を受けて共
通相補データ線を短絡する上記同様なMOSFET
により構成されている。 回路信号MAで示されているのは、メインアン
プであり、上記センスアンプと同様な回路構成と
される。タイミングパルスφmaは、そのパワー
スイツチMOSFETを制御するためのものであ
る。 回路信号DOBで示されているのは、データ出
力バツフアであり、読み出しタイミングパルス
rwにより、MAからの読み出しデータを外部端
子Ｄ０〜Ｄ７にそれぞれ送出する。なお、書込み
時には、読み出しタイミングパルスrwにより
このデータ出力バツフアDOBは、不動作（出力
ハイインピーダンス）にされる。 回路信号DIBで示されているのは、データ入力
バツフアであり、書込みタイミングパルスφrwに
より、外部端子Ｄ０〜Ｄ７からの書込みデータを
共通相補データ線に伝える。なお、読み出し時に
は、書込みタイミングパルスφrwによりこのデー
タ入力バツフアDIBは、不動作にされる。 上記各種タイミング信号は、次の各回路ブロツ
クにより形成される。 回路信号REGで示されているのは、特に制限
されないが、アドレス信号ａ０〜ａ８（又は０
〜８）を受けて、その立ち上がり又はは立ち下
がりのエツジを検出するエツジトリガ回路であ
る。 回路記号CEGで示されているのは、特に制限
されないが、アドレス信号ａ９〜ａ１４（又は
９〜１４）を受けて、その立ち上がり又は立ち
下がりのエツジを検出するエツジトリガ回路であ
る。これらのエツジトリガ回路は、特に制限され
ないが、アドレス信号ａ０〜ａ８、アドレス信号
ａ９〜ａ１４と、その遅延信号とをそれぞれ受け
る排他的論理和回路と、その出力信号を受ける論
理和回路とにより構成され、いずれかのアドレス
信号ａ０〜ａ８、アドレス信号ａ９〜ａ１４の変
化タイミングに同期したエツジ検出パルスφr，
φcをそれぞれ形成する。 回路信号TGで示されているのは、タイミング
発生回路であり、上記代表として示された主要な
タイミング信号等を形成する。このタイミング発
生回路は、エツジ検出パルスφr，φcの他、外部
端子から供給されるライトイネーブル信号、
チツプ選択信号を受けて、上記一連のタイミ
ングパルスを形成する。 回路記号MPXで示されているのは、マルチプ
レクサであり、上記アドレスバツフアＲ−ADB
と後述する自動リフレツシユ回路REFで形成さ
れた内部相補アドレス信号ａ０〜ａ８を選択的に
上記デコーダＲ−DCRに伝える。 回路記号Vbb−Ｇで示されているのは、基板バ
イアス発生回路である。 回路記号REFで示されているのは、自動リフ
レツシユ回路であり、後述するようにリフレツシ
ユアドレスカウンタ、リーク電流のモニター回
路、発振回路等を含んでいる。 上記実施例のように、アドレス信号の変化を検
出して内部タイミング信号を形成する方式とした
場合には、ダイナミツク型メモリセルに対して外
部からはスタテイツク型メモリと同様に扱えるの
で、上記完全自動リフレツシユ動作と相俟つてユ
ーザーにおいて極めて扱い易いMOS記憶装置と
することが出来る。 さらに、メモリアレイのプリチヤージ動作は、
一対の相補データ線、共通相補データ線を単に短
絡させることにより、約Vcc／２の中間レベルに
するものであるので、従来のダイナミツク型
RAMのように、０ボルトからVccレベルまでチ
ヤージアツプするものに比べ、そのレベル変化量
が小さく、プリチヤージMOSFETのゲート電圧
を通常の論理レベル（Vcc）を用いても十分に非
飽和状態でオンさせることが出来るからプリチヤ
ージ動作を高速に、しかも低消費電力の下に行う
ことができる。 そして、上記のように、プリチヤージレベルを
約Vcc／２の中間レベルにするものであるので、
メモリセルの読み出し時においても、メモリセル
のスイツチMOSFETのゲート電圧（ワード線選
択電圧）として通常の論理レベル（Vcc）を用い
ても十分に非飽和状態でオンさせることが出来る
から、従来のダイナミツク型RAMのようにブー
トストラツプ電圧を用いることなく、情報記憶キ
ヤパシタの全電荷読み出しが可能となる。 また、読み出し基準電圧は、メモリセルが選択
されない一方のデータ線のプリチヤージレベルを
利用しているので、従来のダイナミツク型RAM
のように読み出し基準電圧を形成するダミーセル
が不要になる。 第２図には、上記自動リフレツシユ回路REF
の一実施例の回路図が示されている。 回路記号OSCで示されているのは、発振回路
であり、セルフリフレツシユ動作のためのアドレ
ス歩進用のパルスを形成する。このパルスは、ア
ンド（AND）ゲート回路Ｇ２を通して次のカウ
ンタ回路CONTにに供給される。 回路記号CONTで示されているのは、リフレ
ツシユアドレスカウンタであり、上記第１図に示
したリフレツシユ用の内部相補アドレス信号ａ０
〜ａ８を形成する。 そして、上記メモリアレイＭ−ARYには、複
数のダミーメモリセル（ダミーセル）DCが設け
られている。このダミーセルDCは、その１つが
代表として示されいるように、アドレス選択用の
MOSFETQと情報記憶用のキヤパシタＣとによ
り構成される。このダミーセルDCは、メモリセ
ルと同じ設計条件のもとに形成される。上記アド
レス選択用のMOSFETQのゲートは、ダミーワ
ード線DWLに接続される。このダミーワード線
DWLは、例えば、ワード線選択タイミング信号
φxに基づいて選択状態にされることによつて、
そのアクセスの毎に接地電位レベルがキヤパシタ
Ｃに書込まれる。 他のダミーセルDCも同様である。これらのダ
ミーセルは、特に制限されないが、メモリアレイ
Ｍ−ARYの周辺部に適宜配置される。この理由
は、メモリアレイＭ−ARYの周辺部では、他の
回路の動作によつて半導体基板に発生するキヤリ
アの影響を受けて、その情報保持時間が短くなる
からである。 上記ダミーセルDCのキヤパシタＣにおける情
報レベルは、それぞれ電圧比較回路VC１〜VCn
の泌非反転入力端子（＋）に供給される。これら
の電圧比較回路VC１〜VCnの反転転入力端子
（−）には、それぞれ共通に基準電圧Vrefが供給
される。この基準電圧Vrefは、上記キヤパシタ
Ｃの記憶レベルがセンスアンプSAによつてハイ
レベルと読み出されてしまう前の所定の電圧に設
定される。 そして、上記各電圧比較回路VC１〜VCnの出
力信号は、オア（OR）ゲート回路Ｇ１に供給さ
れる。このORゲート回路Ｇ１の出力信号は、特
に制限されないが、フリツプフロツプ回路FFの
セツト入力端子Ｓに供給される。そして、このフ
リツプフロツプ回路FFの出力信号Ｑは、一方に
おいてアンド（AND）ゲート回路Ｇ２の制御信
号として用いられる。また、上記フリツプフロツ
プ回路FFの出力信号Ｑは、他方において外部端
子を通して出力されるとともに、マルチプ
レクサMPXの切り換え信号として用いられる。
また、上記カウンタ回路CONTのオーバーフロ
ー信号は、上記フリツプフロツプ回路FFのリセ
ツト端子Ｒに供給される。 次に、この実施例回路の動作を説明する。 リーク電流、温度によつて発生する小数キヤリ
ア、α線などによつて上記ダミーセルのうち、そ
の記憶レベルがハイレベルに変化してハイレベル
として読み出されてしまうようになる前に、電圧
比較回路がこれを検出して、その出力をハイレベ
ル（論理“１”）にする。この検出出力は、OR
ゲート回路Ｇ１を通してフリツプフロツプ回路
FFをセツトして、その出力Ｑをハイレベルにす
る。これによつて、ANDゲート回路Ｇ２が開く
ので、上記発振回路OSCで形成したパルスがリ
フレツシユ用のカンウタ回路CONTに供給され
る。これによつてリフレツシユ用のアドレス信号
ａ０〜ａ８が順次形成される。この動作に先立つ
て、上記フリツプフロツプ回路FFの出力信号Ｑ
によつてマルチプレクサMPXは、上記カウンタ
回路CONT側に切り換えられている。また、外
部端子をハイレベルにして書込み又は読み
出しアクセスを禁止するものである。 上記リフレツシユ動作によつて上記ダミーセル
の内容がリフレツシユされてもフリツプフロツプ
回路FFがセツトされたままであるので、上記カ
ウンタ回路CONTが１回りして全メモリセルへ
のリフレツシユを継続する。そして、そのオーバ
ーフロー信号によつて上記フリツプフロツプ回路
FFがリセツトされるので、もとのデータ保持状
態に復帰するととに、外部端子をロウレベ
ルにして外部からのアクセスを受け付ける。 〔効 果〕 (1) メモリセルと同じ構成のダミーセルの情報レ
ベルをモニターすることによつて、最適タイミ
ングで自動リフレツシユを行うことができる。
これによつて、無駄なリフレツシユ動作を防止
できるから、低消費電力化を図ることができる
という効果が得られる。 (2) 外部からのリフレツシユ制御信号を必要とし
ないので、完全自動リフレツシユ動作を実現す
ることができるという効果が得られる。 (3) 上記(1)及び(2)により、バツテリーバツクアツ
プに適したものとすることができるという効果
が得られる。 (4) 情報保持条件の悪い位置に配置されたメモリ
セルの情報レベルを間接的にモニターしている
ので、信頼性の高い自動リフレツシユ動作を行
わせることができるという効果が得られる。 (5) リーク電流などによつて生じるダミーセルの
保持電圧の変化をモニターして、リフレツシユ
タイミングを規定しているため、温度変化の激
しい条件で使用しても、その温度に適したタイ
ミングでリフレツシユが行われるようにするこ
とが可能である。これにより、無駄なリフレツ
シユ動作が行われるのを防止して、低消費電力
化を図ることができるという効果が得られる。 以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、外部端子を利用して、外部
からも上記リフレツシユ動作を起動させるように
するものであつてもよい。また、ダイナミツク型
RAMは、データ線へのプリチヤージレベルを電
源電圧レベルとするとともに、ダミーセルを用い
て読み出し用の基準電圧を形成するものであつて
もよい。また、ダイナミツク型RAMの周辺回路
の構成は、種々の変形を採ることができる。 〔利用分野〕 この発明は、リフレツシユ動作を必要とするダ
イナミツク型RAMに広く利用できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すのブロツ
ク図、第２図は、その自動リフレツシユ回路の一
実施例を示す回路図である。 Ｍ−ARY…メモリアレイ、PC１…プリチヤー
ジ回路、SA…センスアンプ、Ｒ−ADB…ロウア
ドレスバツフア、Ｃ−SW…カラムスイツチ、Ｃ
−ADB…カラムアドレスバツフア、Ｒ−DCR…
ロウアドレスデコーダ、Ｃ−DCR…カラムアド
レスデコーダ、PC２…プリチヤージ回路、MA
…メインアンプ、RBG，CEG…エツジトリガ回
路、TG…タイミング発生回路、REF…自動リフ
レツシユ回路、DOB…データ出力バツフア、
DIB…データ入力バツフア、MPX…マルチプレ
クサ、DC…ダミーセル、VC１〜VCn…電圧比較
回路、FF…フリツプフロツプ回路、Ｇ１…ORゲ
ート回路、Ｇ２…ANDゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ メモリアクセスの毎に情報記憶キヤパシタが
   チヤージアツプされる複数のダミーセルと、これ
   らのダミーセルにおける情報記憶キヤパシタの情
   報記憶レベルと所定の基準電圧とをそれぞれ比較
   して、上記情報記憶レベルが上記基準電圧によつ
   て規定されるレベルよりも実質的に減少されたレ
   ベルに変化したことを検出する複数の電圧比較回
   路と、これらの電圧比較回路のいずれかもつとも
   早く現れた検出出力によつて起動されて上記ダミ
   ーセルを含む全てのメモリセルに対して１回のリ
   フレツシユ動作を行わせる自動リフレツシユ回路
   と、この自動リフレツシユ回路によるリフレツシ
   ユ期間中外部からのアクセスを禁止する出力信号
   を形成する論理回路とを備えてなることを特徴と
   するダイナミツク型RAM。 ２ 上記ダイナミツク型RAMは、外部端子から
   ロウ系とカラム系のアドレス信号がそれぞれ独立
   して供給され、これら外部から供給されたアドレ
   ス信号又は上記自動リフレツシユ回路により形成
   されたアドレス信号によりメモリアクセスが行わ
   れたときにその変化を検出して、このアドレス信
   号の変化検出信号に基づいて内部回路の動作に必
   要なタイミング信号が形成されるものであること
   を特徴とする特許請求の範囲第１項記載のダイナ
   ミツク型RAM。