JPH04252490A - 半導体記憶装置のリフレッシュ回路 - Google Patents
半導体記憶装置のリフレッシュ回路Info
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- JPH04252490A JPH04252490A JP3008185A JP818591A JPH04252490A JP H04252490 A JPH04252490 A JP H04252490A JP 3008185 A JP3008185 A JP 3008185A JP 818591 A JP818591 A JP 818591A JP H04252490 A JPH04252490 A JP H04252490A
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- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 230000007423 decrease Effects 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
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- 101150110971 CIN7 gene Proteins 0.000 description 1
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Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体ダイナミックメモ
リに用いられるリフレッシュ回路に関する。
リに用いられるリフレッシュ回路に関する。
【０００２】
【従来の技術】従来、この種のリフレッシュ回路はリフ
レッシュが必要か否かを判断するために、ワード線ごと
にフリップフロップもしくはカウンタを配置し、所定の
周期で信号を発するタイマによってフリップフロップの
セットもしくはカウントが行われ、チップ外部からのリ
フレッシュ要求信号が入力された時にフリップフロップ
がセットされているか、カウンタが所定の回数までカウ
ントされている場合のみにリフレッシュを行い、リフレ
ッシュや外部からの読み書きの動作が終了するとフリッ
プフロップもしくはカウンタのリセットが行われる方式
（特公平１−２６７８９６号公報）があった。またチッ
プ外にワード線ごとにワンショットマルチバイブレータ
を用意し、メモリアクセスやリフレッシュを行うたびに
これをセットし、一定時間後にリセット状態にもどった
時だけリフレッシュを行う方式（電子情報通信学会技術
研究報告 計算機アーキテクチャ ８０−１４ｐ１
０５〜１１２）もある。
レッシュが必要か否かを判断するために、ワード線ごと
にフリップフロップもしくはカウンタを配置し、所定の
周期で信号を発するタイマによってフリップフロップの
セットもしくはカウントが行われ、チップ外部からのリ
フレッシュ要求信号が入力された時にフリップフロップ
がセットされているか、カウンタが所定の回数までカウ
ントされている場合のみにリフレッシュを行い、リフレ
ッシュや外部からの読み書きの動作が終了するとフリッ
プフロップもしくはカウンタのリセットが行われる方式
（特公平１−２６７８９６号公報）があった。またチッ
プ外にワード線ごとにワンショットマルチバイブレータ
を用意し、メモリアクセスやリフレッシュを行うたびに
これをセットし、一定時間後にリセット状態にもどった
時だけリフレッシュを行う方式（電子情報通信学会技術
研究報告 計算機アーキテクチャ ８０−１４ｐ１
０５〜１１２）もある。
【０００３】
【発明が解決しようとする課題】上述した従来のリフレ
ッシュ回路では、フリップフロップをフラグとした場合
にはフラグのセットが全てのワード線に対して同時に行
われるので、メモリセルにまだ十分に電荷が残っている
ワード線のフラグまでリセットされて、余分なリフレッ
シュ動作が行われるという欠点がある。カウンタをフラ
グとした場合には、全てのワード線にカウンタをもたせ
ると回路が大規模になり、面積のオーバーヘッドが大き
く、ワード線ごとにリフレッシュの周期を微調整するこ
ともできないという欠点がある。ワンショットマルチバ
イブレーターをフラグとした場合も、回路が大規模にな
り、さらに周囲の温度変化に対して、メモリセルの放電
時間の変化量とワンショットマルチバイブレーターのパ
ルス幅の変化量が異なるという欠点がある。
ッシュ回路では、フリップフロップをフラグとした場合
にはフラグのセットが全てのワード線に対して同時に行
われるので、メモリセルにまだ十分に電荷が残っている
ワード線のフラグまでリセットされて、余分なリフレッ
シュ動作が行われるという欠点がある。カウンタをフラ
グとした場合には、全てのワード線にカウンタをもたせ
ると回路が大規模になり、面積のオーバーヘッドが大き
く、ワード線ごとにリフレッシュの周期を微調整するこ
ともできないという欠点がある。ワンショットマルチバ
イブレーターをフラグとした場合も、回路が大規模にな
り、さらに周囲の温度変化に対して、メモリセルの放電
時間の変化量とワンショットマルチバイブレーターのパ
ルス幅の変化量が異なるという欠点がある。
【０００４】本発明の目的は、余分なリフレッシュ動作
を行わず、温度変化に対しても安定で、回路規模の小さ
いリフレッシュ回路を提供することにある。
を行わず、温度変化に対しても安定で、回路規模の小さ
いリフレッシュ回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、半導体ダイナ
ミックメモリにおいて、ワード線１本ごとにメモリセル
と同じ構造のフラグ用セルを配置し、前記ワード線がア
クセスされる時に対応する前記フラグ用セルに“Ｈ”を
書き込み、チップ内に設けられたリフレッシュ１回ごと
に出力が一定量増減するリフレッシュアドレス発生手段
からの信号に従って選択された前記フラグ用セルの電荷
を検出し、前記電荷が一定レベル以下に減少していた場
合のみにリフレッシュを行う半導体記憶装置のリフレッ
シュ回路である。
ミックメモリにおいて、ワード線１本ごとにメモリセル
と同じ構造のフラグ用セルを配置し、前記ワード線がア
クセスされる時に対応する前記フラグ用セルに“Ｈ”を
書き込み、チップ内に設けられたリフレッシュ１回ごと
に出力が一定量増減するリフレッシュアドレス発生手段
からの信号に従って選択された前記フラグ用セルの電荷
を検出し、前記電荷が一定レベル以下に減少していた場
合のみにリフレッシュを行う半導体記憶装置のリフレッ
シュ回路である。
【０００６】またこのリフレッシュ回路において前記フ
ラグ用セルのコンデンサが並列に接続される複数のコン
デンサで構成され、メモリの製造後に前記コンデンサの
うちの数個のコンデンサの配線を切断することにより、
前記コンデンサ全体での容量を減少させ、前記ワード線
のうち特定のワード線のリフレッシュ間隔を短くするこ
とができる。
ラグ用セルのコンデンサが並列に接続される複数のコン
デンサで構成され、メモリの製造後に前記コンデンサの
うちの数個のコンデンサの配線を切断することにより、
前記コンデンサ全体での容量を減少させ、前記ワード線
のうち特定のワード線のリフレッシュ間隔を短くするこ
とができる。
【０００７】
【作用】本発明のリフレッシュ回路は、リフレッシュが
必要か否かの情報をメモリセルと同じ構造のセルに蓄え
ることで、簡単な回路で、むだなリフレッシュ動作をな
くすことができる。さらにチップ温度の変化に対しても
メモリセルとリフレッシュフラグ用セルは同じように放
電時間が変化するため安定に動作する。
必要か否かの情報をメモリセルと同じ構造のセルに蓄え
ることで、簡単な回路で、むだなリフレッシュ動作をな
くすことができる。さらにチップ温度の変化に対しても
メモリセルとリフレッシュフラグ用セルは同じように放
電時間が変化するため安定に動作する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１，２は本発明のフラグ用セルの実施例である。 共にｎ型トランジスタＱｎ１とコンデンサＣの部分はメ
モリセルの部分と同じ構成である。まず図１で動作を説
明する。チップ外部からのメモリアクセスもしくは内部
でのリフレッシュ動作によって特定のワード線（ＷＬ）
が選択されるとＷＬが“Ｈ”となってＣに電荷が蓄えら
れる。アクセスまたはリフレッシュが終了するとＷＬは
“Ｌ”となるが、しばらくの間は電荷がＣに十分残って
いるためにノードＣＥＬＬの電圧は“Ｈ”のままである
。ここでリフレッシュデコード信号でこのフラグ用セル
の電圧を読み出すと、セルフリフレッシュ制御回路に“
Ｈ”が出力され、このワード線へのリフレッシュは行わ
れない。時間が経過し、Ｑｎ１のもれ電流によってコン
デンサＣが放電してＣＥＬＬの電圧が下がり、ｐ型トラ
ンジスタＱｐ１のしきい値電圧よりも低くなると、ＯＵ
Ｔの出力は反転して“Ｌ”となり、リフレッシュ時にこ
のセルが選択されるとセルフリフレッシュ制御回路には
“Ｌ”が出力されて、このワード線へのリフレッシュが
行われる。図３はそのタイムチャートである。ワード線
の本数をＮとすると、リフレッシュ要求信号Ｎ回につき
１回ｎ番目のフラグ用セルにリフレッシュデコード信号
が送られ、その時のＯＵＴの出力が“Ｌ”の時のみセル
フリレッシュ制御回路からリフレッシュ実行信号が出力
され、リフレッシュが行われる。
る。図１，２は本発明のフラグ用セルの実施例である。 共にｎ型トランジスタＱｎ１とコンデンサＣの部分はメ
モリセルの部分と同じ構成である。まず図１で動作を説
明する。チップ外部からのメモリアクセスもしくは内部
でのリフレッシュ動作によって特定のワード線（ＷＬ）
が選択されるとＷＬが“Ｈ”となってＣに電荷が蓄えら
れる。アクセスまたはリフレッシュが終了するとＷＬは
“Ｌ”となるが、しばらくの間は電荷がＣに十分残って
いるためにノードＣＥＬＬの電圧は“Ｈ”のままである
。ここでリフレッシュデコード信号でこのフラグ用セル
の電圧を読み出すと、セルフリフレッシュ制御回路に“
Ｈ”が出力され、このワード線へのリフレッシュは行わ
れない。時間が経過し、Ｑｎ１のもれ電流によってコン
デンサＣが放電してＣＥＬＬの電圧が下がり、ｐ型トラ
ンジスタＱｐ１のしきい値電圧よりも低くなると、ＯＵ
Ｔの出力は反転して“Ｌ”となり、リフレッシュ時にこ
のセルが選択されるとセルフリフレッシュ制御回路には
“Ｌ”が出力されて、このワード線へのリフレッシュが
行われる。図３はそのタイムチャートである。ワード線
の本数をＮとすると、リフレッシュ要求信号Ｎ回につき
１回ｎ番目のフラグ用セルにリフレッシュデコード信号
が送られ、その時のＯＵＴの出力が“Ｌ”の時のみセル
フリレッシュ制御回路からリフレッシュ実行信号が出力
され、リフレッシュが行われる。
【０００９】図２ではＣＥＬＬの電圧をトランジスタＱ
ｐ１，Ｑｐ２，Ｑｎ２，Ｑｎ３，Ｑｎ４，で構成される
差動アンプで比較電圧Ｖｒｅｆ と比較し、ＣＥＬＬの
電圧がＶｒｅｆ よりも高いときＯＵＴに“Ｈ”が出力
され、低いと“Ｌ”が出力される。このように図２の回
路では図１の回路でのトランジスタＱｐ１，Ｑｎ２のし
きい値のばらつきの影響を無視できる。
ｐ１，Ｑｐ２，Ｑｎ２，Ｑｎ３，Ｑｎ４，で構成される
差動アンプで比較電圧Ｖｒｅｆ と比較し、ＣＥＬＬの
電圧がＶｒｅｆ よりも高いときＯＵＴに“Ｈ”が出力
され、低いと“Ｌ”が出力される。このように図２の回
路では図１の回路でのトランジスタＱｐ１，Ｑｎ２のし
きい値のばらつきの影響を無視できる。
【００１０】図４，５はこのようなリフレッシュ用フラ
グセルを使用した全体のセルフリフレッシュ回路の実施
例である。まず図４の動作を説明する。タイマーは一定
間隔でリフレッシュ要求信号をセルフリフレッシュ制御
回路に送る。制御回路はリフレッシュアドレス発生回路
に信号を送り、アドレスを１つ増加させる。アドレス発
生回路から出力されたリフレッシュアドレスはデコーダ
２でデコードされ、リフレッシュデコード信号がリフレ
ッシュフラグに送られる。リフレッシュフラグ内でデコ
ード信号により選択されたフラグ用セルの出力がセルフ
リフレッシュ制御回路に送られ、セルフリフレッシュ制
御回路はそのデータに従って、リフレッシュを行う場合
にはアドレスマルチプレクサをリフレッシュアドレス側
に切り換えて、デコーダ１を通して対応するワード線を
“Ｈ”にし、メモリセルを動作させてリフレッシュを行
い，同時にチップ外部にリフレッシュ実行信号を送って
外部からのメモリアクセスを停止させる。リフレッシュ
を行わない場合にはアドレスは切りかわらず、通常のメ
モリアクセスが行われる。以上の動作で、フラグセルの
内容を読み出すところまでは、外部からのメモリアクセ
スと平行して行われるため、リフレッシュを行わない場
合はリフレッシュに要する時間は０となる。
グセルを使用した全体のセルフリフレッシュ回路の実施
例である。まず図４の動作を説明する。タイマーは一定
間隔でリフレッシュ要求信号をセルフリフレッシュ制御
回路に送る。制御回路はリフレッシュアドレス発生回路
に信号を送り、アドレスを１つ増加させる。アドレス発
生回路から出力されたリフレッシュアドレスはデコーダ
２でデコードされ、リフレッシュデコード信号がリフレ
ッシュフラグに送られる。リフレッシュフラグ内でデコ
ード信号により選択されたフラグ用セルの出力がセルフ
リフレッシュ制御回路に送られ、セルフリフレッシュ制
御回路はそのデータに従って、リフレッシュを行う場合
にはアドレスマルチプレクサをリフレッシュアドレス側
に切り換えて、デコーダ１を通して対応するワード線を
“Ｈ”にし、メモリセルを動作させてリフレッシュを行
い，同時にチップ外部にリフレッシュ実行信号を送って
外部からのメモリアクセスを停止させる。リフレッシュ
を行わない場合にはアドレスは切りかわらず、通常のメ
モリアクセスが行われる。以上の動作で、フラグセルの
内容を読み出すところまでは、外部からのメモリアクセ
スと平行して行われるため、リフレッシュを行わない場
合はリフレッシュに要する時間は０となる。
【００１１】図５はリフレッシュアドレス発生回路のか
わりにシフトレジスタを使った場合の実施例である。こ
の回路ではデコーダは１つ（図ではｘデコーダ）でよい
。シフトレジスタは１ビットのみが“Ｈ”で他はすべて
“Ｌ”にしておき、制御回路からの信号に従って“Ｈ”
のヒットを隣へシフトさせていく。
わりにシフトレジスタを使った場合の実施例である。こ
の回路ではデコーダは１つ（図ではｘデコーダ）でよい
。シフトレジスタは１ビットのみが“Ｈ”で他はすべて
“Ｌ”にしておき、制御回路からの信号に従って“Ｈ”
のヒットを隣へシフトさせていく。
【００１２】図６（ａ），（ｂ）は図５のシフトレジス
タの具体的な回路の例である。図６（ａ）はＤ型フリッ
プフロップを縦につないだものでクロック信号ＣＬＫの
１クロックごとに“Ｈ”のデータがＷ１ →Ｗ２ …→
ＷＮ →Ｗ１ と送られていく。図６（ｂ）はコンデン
サを使ってシフトレジスタを構成した場合で、図６（ｃ
）はそのタイムチャートである。ただし、Ｗ１ ，Ｗ３
，Ｗ５ ，…は出力が負論理になる。図６（ｂ）にお
いて、奇数番のトランジスタではｐ型の方がｎ型よりも
オン抵抗が低く、偶数番はその逆にしておく。つまりＱ
ｐ１とＱｎ１ではＱｐ１の方がオン抵抗が低く、そのた
め両方が同時にオンになると出力は“Ｈ”となり、Ｑｎ
２とＱｐ２ではＱｎ２の方が低く、両方がオンとなれば
出力は“Ｌ”である。図６（ｃ）で（ｂ）の動作を説明
すると、時刻Ｔ０ ではＷ１ は“Ｌ”とすると、Ｔ１
でＣＬＫ２が“Ｌ”となればＱｎ２はオフとなり、Ｑ
ｐ２はオンであるからＷ２ は“Ｈ”となる。このため
Ｑｎ３もオンとなるがＱｐ３がオンなのでＷ３ は“Ｈ
”のままである。次にＴ２ でＣＬＫ１が“Ｌ”となる
とＱｐ１，Ｑｎ１が共にオンとなりＷ１ は“Ｈ”とな
る。その次にＴ３ でＣＬＫ３を“Ｈ”とすればＱｐ３
がオフとなりＷ３ は“Ｌ”となる。このようにして、
データが順に送られていく。
タの具体的な回路の例である。図６（ａ）はＤ型フリッ
プフロップを縦につないだものでクロック信号ＣＬＫの
１クロックごとに“Ｈ”のデータがＷ１ →Ｗ２ …→
ＷＮ →Ｗ１ と送られていく。図６（ｂ）はコンデン
サを使ってシフトレジスタを構成した場合で、図６（ｃ
）はそのタイムチャートである。ただし、Ｗ１ ，Ｗ３
，Ｗ５ ，…は出力が負論理になる。図６（ｂ）にお
いて、奇数番のトランジスタではｐ型の方がｎ型よりも
オン抵抗が低く、偶数番はその逆にしておく。つまりＱ
ｐ１とＱｎ１ではＱｐ１の方がオン抵抗が低く、そのた
め両方が同時にオンになると出力は“Ｈ”となり、Ｑｎ
２とＱｐ２ではＱｎ２の方が低く、両方がオンとなれば
出力は“Ｌ”である。図６（ｃ）で（ｂ）の動作を説明
すると、時刻Ｔ０ ではＷ１ は“Ｌ”とすると、Ｔ１
でＣＬＫ２が“Ｌ”となればＱｎ２はオフとなり、Ｑ
ｐ２はオンであるからＷ２ は“Ｈ”となる。このため
Ｑｎ３もオンとなるがＱｐ３がオンなのでＷ３ は“Ｈ
”のままである。次にＴ２ でＣＬＫ１が“Ｌ”となる
とＱｐ１，Ｑｎ１が共にオンとなりＷ１ は“Ｈ”とな
る。その次にＴ３ でＣＬＫ３を“Ｈ”とすればＱｐ３
がオフとなりＷ３ は“Ｌ”となる。このようにして、
データが順に送られていく。
【００１３】図１，２の回路でリフレッシュ動作が完全
に行われるためには、コンデンサＣの容量をメモリセル
のコンデンサの容量よりも小さくしておき、Ｃの放電に
要する時間とリフレッシュアドレスが一巡する時間の和
がメモリセルの放電に要する時間よりも短かければ、メ
モリセルの内容が消えることはない。ここでＣの放電に
要する時間はリフレッシュアドレスが一巡する時間より
も十分に大きくしておくことが望ましい。メモリセルの
中には製造上のばらつきにより、放電時間の短いものが
できることがあるが、図７のようにリフレッシュフラグ
のコンデンサを並列に接続される複数のコンデンサに分
割すれば、放電時間の短いワード線に対応するフラグ用
セルのコンデンサのうち数個の配線を切断することで、
容量を減少させ、フラグの放電時間を短くできるように
しておけば、そのワード線のみリフレッシュの間隔を短
くできる。
に行われるためには、コンデンサＣの容量をメモリセル
のコンデンサの容量よりも小さくしておき、Ｃの放電に
要する時間とリフレッシュアドレスが一巡する時間の和
がメモリセルの放電に要する時間よりも短かければ、メ
モリセルの内容が消えることはない。ここでＣの放電に
要する時間はリフレッシュアドレスが一巡する時間より
も十分に大きくしておくことが望ましい。メモリセルの
中には製造上のばらつきにより、放電時間の短いものが
できることがあるが、図７のようにリフレッシュフラグ
のコンデンサを並列に接続される複数のコンデンサに分
割すれば、放電時間の短いワード線に対応するフラグ用
セルのコンデンサのうち数個の配線を切断することで、
容量を減少させ、フラグの放電時間を短くできるように
しておけば、そのワード線のみリフレッシュの間隔を短
くできる。
【００１４】
【発明の効果】以上説明したように本発明はメモリセル
に十分に電荷が残っている場合はリフレッシュを行わな
いことにより、消費電力を減少させ、リフレッシュを行
わない時はリフレッシュにかかる時間が０となるために
、リフレッシュによるウエイトの回数が減少してシステ
ム全体を高速化できる効果がある。またリフレッシュフ
ラグのセルをメモリセルと同じ構造としたため、ワンシ
ョットマルチバイブレーターをフラグとした場合より回
路の規模が小さく、しかもチップ温度が変化しても両者
の放電時間は同じように増減するため、温度が変化して
も安定に動作する。
に十分に電荷が残っている場合はリフレッシュを行わな
いことにより、消費電力を減少させ、リフレッシュを行
わない時はリフレッシュにかかる時間が０となるために
、リフレッシュによるウエイトの回数が減少してシステ
ム全体を高速化できる効果がある。またリフレッシュフ
ラグのセルをメモリセルと同じ構造としたため、ワンシ
ョットマルチバイブレーターをフラグとした場合より回
路の規模が小さく、しかもチップ温度が変化しても両者
の放電時間は同じように増減するため、温度が変化して
も安定に動作する。
【図１】本発明の実施例によるリフレッシュフラグ回路
の図である。
の図である。
【図２】本発明の実施例によるリフレッシュフラグ回路
の図である。
の図である。
【図３】リフレッシュフラグの動作のタイミングチャー
ト。
ト。
【図４】リフレッシュ回路の全体の構成図。
【図５】リフレッシュ回路の全体の構成図。
【図６】リフレッシュ回路に使用するシフトレジスタの
回路、タイミングチャートを示す図である。
回路、タイミングチャートを示す図である。
【図７】フラグ用セルのコンデンサを複数に分割して容
量を変化させた例を示す図である。
量を変化させた例を示す図である。
１ Ｑｎ１〜Ｑｎ５，ＱｎＨ ｎ型トランジスタ２
Ｑｐ１〜Ｑｐ５，ＱｐＮ ｐ型トランジスタ３
Ｃ，Ｃ１ 〜Ｃ５ ，ＣＮ コンデンサ４ Ｉ
ＮＶ，ＩＮＶ１，ＩＮＶ２ インバータ５ ＦＦ１
〜ＦＦ３，ＦＦＮ Ｄ型フリップフロップ６ Ｆ１
，Ｆ２ ヒューズ ７ ＶＤＤ 基準電源
Ｑｐ１〜Ｑｐ５，ＱｐＮ ｐ型トランジスタ３
Ｃ，Ｃ１ 〜Ｃ５ ，ＣＮ コンデンサ４ Ｉ
ＮＶ，ＩＮＶ１，ＩＮＶ２ インバータ５ ＦＦ１
〜ＦＦ３，ＦＦＮ Ｄ型フリップフロップ６ Ｆ１
，Ｆ２ ヒューズ ７ ＶＤＤ 基準電源
Claims (2)
- 【請求項１】 半導体ダイナミックメモリにおいて、
ワード線１本ごとにメモリセルと同じ構造のフラグ用セ
ルを配置し、前記ワード線がアクセスされる時に対応す
る前記フラグ用セルに“Ｈ”を書き込み、チップ内に設
けられたリフレッシュ１回ごとに出力が一定量増減する
リフレッシュアドレス発生手段からの信号に従って選択
された前記フラグ用セルの電荷を検出し、前記電荷が一
定しレベル以下に減少していた場合のみにリフレッシュ
を行うことを特徴とする半導体記憶装置のリフレッシュ
回路。 - 【請求項２】 前記リフレッシュ回路において、前記
フラグ用セルのコンデンサが並列に接続される複数のコ
ンデンサで構成され、メモリの製造後に前記コンデンサ
のうちの数個のコンデンサの配線を切断することにより
、前記コンデンサ全体での容量を減少させ、前記ワード
線のうち特定のワード線のリフレッシュ間隔を短くする
ことのできる請求項１に記載の半導体記憶装置のリフレ
ッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008185A JPH04252490A (ja) | 1991-01-28 | 1991-01-28 | 半導体記憶装置のリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008185A JPH04252490A (ja) | 1991-01-28 | 1991-01-28 | 半導体記憶装置のリフレッシュ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252490A true JPH04252490A (ja) | 1992-09-08 |
Family
ID=11686249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008185A Pending JPH04252490A (ja) | 1991-01-28 | 1991-01-28 | 半導体記憶装置のリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252490A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
| JP2012256408A (ja) * | 2011-04-29 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置およびその駆動方法 |
| US9406370B2 (en) | 2014-05-29 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, and semiconductor device and electronic appliance including the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119591A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 半導体メモリ装置 |
| JPS6083293A (ja) * | 1983-10-14 | 1985-05-11 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS63121196A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03242895A (ja) * | 1990-02-21 | 1991-10-29 | Sharp Corp | ダイナミックランダムアクセスメモリ |
-
1991
- 1991-01-28 JP JP3008185A patent/JPH04252490A/ja active Pending
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