KR960001327B1 - 테스트모드기능 내장 다이내믹 랜덤 액세스 메모리장치 - Google Patents

테스트모드기능 내장 다이내믹 랜덤 액세스 메모리장치 Download PDF

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Abstract

내용 없음.

Description

테스트모드기능 내장 다이내믹 랜덤 액세스 메모리장치
제1도는 이 발명의 한 실시예를 표시하는 전기회로도.
제2도는 제1도의 회로의 동작을 설명하기 위한 타이밍도.
제3도는 제1도에 표시하는 2진(進) 카운터회로의 동작을 표시하는 신호파형도.
제4도는 테스트모드에 들어가기 위한 신호파형도.
제5도는 제4도의 신호파형을 검지하기 위한 한 실시예의 표시도.
제6도는 테스트모드에 들어가고 말 가능성이 있는 신호파형도.
제7도는 종내의신호를 발생하기 위한 한 실시예를 표시하는 전기회로도.
제8도는 제7도의 회로의 동작을 설명하기 위한 타이밍도.
제9도는 제5도의 회로를 파워온 리세트 하기 위한 회로.
제10도는 종래의신호 발생회로에서는 테스트모드에 들어가고 말 가능성이 있는 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
1a,1b : 인버터 2a, 2b : NOR 게이트
3 : NAND 게이트 4 : 2진 카운터회로
또한 각 도면중 동일 또는 상당부분을 표시한다.
이 발명은, 특수모드를 가지는 다이내믹 랜덤 액세스 메모리 장치에 관한 것이다.
반도체 기억장치가 컴퓨터 등에 사용되고, 대용량화가 기대되고 있다.
이와같은 용도의 반도체 기억장치로서, 스태틱 랜덤 액세스 메모리 또는 다이내믹 랜덤 액세스 메모리(아래 DRAM이라고 칭함)가 사용되고 있다.
그중 DRAM은, 통상 한개의 메모리셀이 각각 1개의 트랜지스터 및 커패시터에 의하여 구성된다.
이것은 소위 1트랜지스터 1커패시터형 메모리셀이라고 불려지고, 셀면적을 작게 할 수가 있고, 고집적화에 적합하고 있다.
이와같이 고집적화, 대용량화가 진행하는데 수반하여, DRAM의 불량품을 선별하기 위한 기능 테스트 시간은, 집적도에 비례하여 증대하고, 큰폭의 테스트 코스트의 상승을 초래한다.
그러므로 복수비트의 메모리셀로부터 동시에 판독된 정보 논리치가 모두 동일한 때에 있는 논리치를 장치 외부에 출력하는 것에 의하여 복수의 메모리셀의 기능 테스트를 동시에 행하고 (아래, 이 복수개의 메모리셀의 기능테스트를 동시에 행하는 동작모드를 테스트모드라고 칭한다), 기능 테스트에 요하는 시간을 큰 폭으로 단축할 수가 있는 DRAM이 실용화 되고 있다
DRAM은 통상의 판독 또는 기록 동작이 개시될때, 행어드레스 스트로브 (아래라고 칭함)신호가 「L」 상태로 후열 어드레스 스트로브(아래라고 칭함)신호가,「L」상태로 되도록 규정되고 있다.
이것에 대하여, DRAM 이 테스트모드에 들어가기 위한 신호는 다음과 같이 표준화 되었다.
제4도의 타이밍 챠트에 표시하는 바와같이신호를「L」상태로 하가 전에 CAS 신호, 기록제어(아래라고 칭한다)신호를「L」상태로 하는 (아래엔 드비포리플래시 사이클이라 칭한다) 것으로 테스트모드가 개시된다.
이 테스트모드로부터 빼어내서 통상의 판독 또는 기록동작할 수 있는 노말모드에 들어가기 위하여,신호,신호를「H」상태로 유지하고,신호만을「L」상태(아래온리 사이클이라 칭한다)로 하든가,신호를 「H」상태로 유지하고,신호를「L」상태로 한 후,신호를「L」상태(아래비포사이클이라고 칭한다)로 한다.
제5도는 테스트모드에 들어가기 위한 신호 즉엔드비포리플래시 사이클 신호를 검지하기 위한 한 예를 표시하는 전기회로도이다.
제5도를 참조하여, 이 전기회로는 n형 MOS 트랜지스터(5a),(5b), 전압유지용 인버터 (6a),(6b),(6c),(6d)및 AND게이트(7)를 포함한다.
n형 MOS 트랜지스터(5a)의 한쪽 도통단자는에 접속되고, 그 게이트는에 접속되고, 그 다른쪽 도통단자가 전압 유지용 인버터에 접속된다.
다른쪽의 n형 MOS 트랜지스터(5b)의 한쪽 도통단자는에 접속되고, 그 게이트는에 접속되고, 그 다른쪽 도통단자가 전압유지용 인버터(5c),(5d)에 접속된다.
DRAM의 통상의 판독 또는 기록동작일 경우, 최초신호,신호,신호는 모두「H」상태이다.
이때 2개의 MOS 트랜지스터(5a),(5b)는 도통상태로 되고,신호,신호「H」상태가 전압유지용 인버터에 입력되어 AND 게이트(7)의 2개의 입력은 모두 「L」상태로 되고, AND 게이트(7)의 출력은「L」상태로 된다.
다음에신호가 하강하면, 2개의 MOS 트랜지스터 (5a),(5b)는 비도통 상태로 된다.
즉,신호의 하강에 응답하여신호,신호는 래치된다.
2개의 MOS 트랜지스터가 비도통 상태로 되어 있기 때문에 , 다음에신호 ,신호가 하강하였어도, 또 그후 상승하였어도 AND 게이트의 출력은「L」상태로 유지한 그대로이다.
따라서 통상의 판독 또는 기록동작일 경우, AND 게이트(7)의 출력은 「L」상태로 유지된 그대로 변화하지 않는다. 테스트모드에 들어가기 위한 신호 즉엔 드비포리플래시 사이클 신호일 경우, 통상의 판독 또는 기록동작과 마찬가지로, 최초신호,신호,신호는 모두「H」상태이다,
이때 2개의 MOS 트랜지스터 (5a),(5b)는 도통상태로 되고,신호,신호의 H 상태가 전압유지용 인버터에 입력되고, AND 게이트(7)의 2개의 입력은 모두「L」상태로 되고, AND 게이트(7)의 출력은,「L」상태로 된다.
다음에신호와신호가 하강하면, 전압유지용 인버터에「L」상태가 입력되어 AND게이트(7)의 출력은「H」상태로 된다.
즉, 「W」엔드비포리플래시 사이클 신호를 입력하면, AND 게이트(7)의 출력은 일시「H」 상태로 된다.
이 일시적인「H」상태의 신호를 이용하여 DRAM은 테스트모드를 개시한다.
이엔드비포리플래시 사이클 신호 검출회로는, 제6도에 표시하는 바와같이 전원전압(Vcc) 인가시에,,신호 모두가「L」상태이면,신호,신호와신호의 전원전압인가 후의 상승쪽에 의하여서는 테스트모드에 들어가고 말 가능성이 있다.
즉,신호,신호에 비하여신호쪽이 상승이 빠를 경우, 2개의 전압유지용 인버터에「L」상태가 입력되어 AND 게이트의 2개의 입력신호는「H」상태로 되고, AND게이트는 「H」상태로 출력하게 된다.
따라서 이「H」상태의 출력 신호로 테스트모드에 들어가고 만다.
이와같이 테스트모드에 들어가는 것을 방지하기 위하여, 종래는 일반적으로 전원전압 인가 후에 파워온리세트 신호를 내는 것으로서 DRAM 을 파워온 리세트하고 있었다.
제7도는 전원전압 인가 후 파원온 리세트(아래라고 칭한다) 신호를 내기 위한 전기회로도의 한 실시예, 제8도는 그때의 타이밍도이다.
제7도, 제8도를 참조하여 전원전압 인가 후신호를 내기 위한 동작원리를 설명한다.
제7도에 있어서 (8)은 저항, (9)는 커패시터, (10)은 전원전압, (11a),(11b)는 인버터이다.
전원전압 인가 후 커패시터(9)에 전하가 차지되기 위하여는 전하는 저항을 흐르지 않으면 아니된다.
저항에서는 전하가 흐르는 양은 제한되므로 전원전압 인가 후 커패시터(9)에 전하가 챠지되기 위하여 지연이 생긴다.
그러므로 노드(N4)가「H」상태로 되는데에도 지연이 생기고, 인버터(11a)에 전압이 인가될 때까지에는 지연이 생긴다.
마찬가지로 노드(N5)도 지연하고, 인버터(11b)로부터의 출력 신호도 지연하게 된다.
즉 이 인버터(11b)의 출력 신호는 Vcc 인가 후 잠시「L」상태이고, 어느시간이 경과한 후「H」상태로 된다.
그래서 이 「L」상태의 기간을 사용하여 회로의 리세트(초기화)를 행할 수가 있다.
제9도에앤드비포리플래시 사이클 신호 검출회로에신호를 입력하여 파워온 리세트를 하기 위한 한 실시예를 표시한다.
제9도에 있어서 이 전기회로는 n형 MOS 트랜지스터(12a,12b), 전압유지용 인버터(13a,13b,13c,13d) 및 3입력 AND 게이트(14)를 포함한다.
신호가「L」상태일때는,,신호에 의존하지 않고앤드비포리플래시 사이클 신호는「L」상태이다.
그러나 제10도와 같이 이신호가「H」상태로 된 후까지, 전원전압 인가 후로부터,,신호가 모두「L」상태로 유지가 계속되면, 전원전압 인가 후와 마찬가지로 원리로 이 반도체 기억장치는 테스트모드에 들어가고 말 가능성이 있다.
상술한 바와같이 테스트모드를 가지는 종래의 DRAM은, 전원전압 인가시,,신호가「L」상태로, 그후, 그 상태를신호가「H」상태로 된 후까지 유지되면 테스트모드에 들어가고 만다는 문제점이 있었다.
이 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것이며, 파원온 후 규정의 타이밍을 경과하지 않으면 테스트모드에 들어가지 않도록 하는 것을 목적으로 한다.
본 발명에 관한 반도체 기억장치는, 전원전압 인가 후의 더미 사이클(dummy cycle)에 의하여 유기(誘起)된 신호에 의하여 파워온 리세트를 행하는 수단을 가진다.
이 발명에 의하면, 전원전압 인가시로부터,,가 「L」상태로 유지되어도 더미 사이클을 행한후에는 정상 동작한다.
(실시예)
다음에 본 발명의 한 실시예에 관한 반도체 기억장치에 관하여 설명한다.
본 발명은 이 더미 사이클 신호의 1회째이든 복수회째의 강하 에지 타이밍 또는 1회째이든 복수회째의 상승 에지 타이밍을 이용하여신호를 발생시킨다.
이와같은 기능을 내장하면, 전원전압, 전원전압 인가시로부터,,가 「L」상태로 유지되어도, 동작시키기 전에 행하여지는 더미 사이클로 유기된신호를 발생시키는 것으로서 정상동작이 행하여진다.
다음에 더미 사이클의신호에 의하여,신호를 내는 한 실시예의 전기회로도를 제1도에, 그때의 타이밍도를 제2도에 표시한다.
제1도를 참조하여, 이 전기회로는 인버터(1a,1b), NOR 게이트(2a,2b), AND (3) 및 펄스 신호를 카운트 하고, 2진 카운트 값마다에 펄스 신호를 출력하는 2진 카운터회로 (4)를 포함한다.
2진 카운터회로는 제3도에 표시하는 바와같은 카운트 동작을 행한다.
즉, 2진 카운터회로는 리세트회로가 주어져 있고, 리세트 신호가 입력되면는「H」상태, ψ0는「L」상태로 된다.
이신호를 내는 전기회로의 동작은, 최초 리세트 신호가 들어가게 되고, 2진 카운터회로의 출력신호()는 「H」상태, 출력신호(ψ0)는 「L」상태로 되고신호는「L」상태로 된다.
따라서 NOR 게이트 (2a)의 한쪽의 입력신호 (N1)는「L」상태로 된다.
또, NOR 게이트 (2b)의 한쪽의 입력신호는 (N2)는「L」상태로, NAND 게이트 (3)의 한쪽의 입력 신호(N3)는「H」상태로 된다.
다음에 더미 사이클이 시작되어신호가 사이클 한다.
NOR 게이트(2a)의 한쪽의 입력신호 (N1)가「L」상태로 , NOR 게이트 (2b)의 한쪽의 입력신호 (N2)는「L」상태로, NAND 게이트(3)의 한쪽의 입력신호 (N3)는 「H」상태이므로,신호가 「H」상태일 때, 2진 카운터회로에의 입력 신호(ψ1)는「L」상태로,신호가「L」상태일 때, 2진 카운터회로에의 입력 신호(ψ1)는 「H」 상태로 된다.
따라서신호의 사이클로 2진 카운터회로에의 입력은 사이클 한다.
신호의 사이클이 2회 반복되었을 때, 2진 카운터회로의 입력 신호도 2회 사이클하고, 2진 카운터회로의 출력신호는 역전하여,는 「L」상태로, ψ0는「H」상태로 된다.
2진 카운터회로의 출력이 역전하면신호도 역전하여「H」상태로 되고, NOR 게이트 (2a)의 한쪽의 입력 신호는 (N1)도「H」상태로 변화한다.
또한 NOR 게이트 (2b)의 한쪽의 입력 신호 (N2)는「H」상태로, NAND 게이트 (3)의 한쪽의 입력 신호(N3)는「L」상태로 변화한다.
NOR 게이트(2a)의 한쪽의 입력신호 (N1)가「H」상태로 변화하면신호가 「L」, 「H」 어느 쪽의 상태에서도 NOR 게이트(2a)는 「L」 상태의 신호를 출력하게 된다.
또, NOR 게이트(2b)의 한쪽의 입력 신호(N2)는 「H」 상태로, NAND 게이트 (3)의 한쪽의 입력신호 (N3)는「L」상태로 변화하면 NOR 게이트 (2a)의 출력이「L」,「H」어느쪽의 상태에서도 NOR 게이트 (2b)는「L」상태의 신호를 출력하고, NAND 게이트(3)는「H」상태의 신호를 출력하게 된다.
따라서, 2진 카운터회로의 출력신호는 역전하고,는「L」상태로, ψ0은 「H」 상태로 되면 이후신호가 사이클하여도의 신호는 변화하지 않는다.
즉,신호는신호의 더미 사이클에 의하여「L」상태로부터「H」상태로 상승하여 리세트 신호가 입력되지 않는 한「H」상태를 유지한다.
이 POR 신호를 이용하여 집적회로를 파워온 리스트 한다.
또한, 상기 실시예에서는 2진 카운터회로를 이용하여신호가 2회 사이클 하였을 때에신호를 상승하였으나 2진 카운터회로 대신에 8진 카운터회로까지의 카운터회로를 넣어도 마찬가지의 효과가 얻어진다.
또, 상기 실시예에서는신호를 이용하여신호를 출력하였으나 ,신호에 이하여 유기된 신호에서도 마찬가지의 효과가 나타난다.
이상과 같이 이 발명에 의하면, 더미 사이클에 의하여 유기된신호를 출력하므로앤드비포리플래시 사이클을 입력하지 않는 한 테스트모드에서 동작하지 않는다는 효과가 있다.

Claims (1)

  1. 전원전압 인가 후 동작시키기 전에 8회의 행어드레스 스트로브 신호의 사이클, 혹은 8회의 행어드레스 스트로브 신호와 열어드레스 스트로브 신호의 사이클을 행하고 다시금 이 사이클을 행하고 있을 때는 기록제어 신호는「H」상태로 유지(아래 더미 사이클이라고 칭함)하는 것을 행하는 다이내믹 랜덤 액세스 메모리 장치에 있어서, 전원전압 인가동작시키는 더미 사이클을 이용하여 파워온 리세트시키는 것을 특징으로 하는 테스트모드 기능내장 다이내믹 랜덤 액세스 메모리장치.
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