JPS60113392A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS60113392A JPS60113392A JP58221498A JP22149883A JPS60113392A JP S60113392 A JPS60113392 A JP S60113392A JP 58221498 A JP58221498 A JP 58221498A JP 22149883 A JP22149883 A JP 22149883A JP S60113392 A JPS60113392 A JP S60113392A
- Authority
- JP
- Japan
- Prior art keywords
- output
- time
- turned
- semiconductor memory
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は、電源投入時に生じるバス・ファイト又はバス
・コンテンションを防止するように改善された半導体メ
モリ装置に関する。
・コンテンションを防止するように改善された半導体メ
モリ装置に関する。
（２）技術の背景と問題点
従来の半導体メモリでは、電源を投入した瞬間はそのメ
モリの入力レベルが不確実であるために、他の素子とＩ
１０端子をＤＯＴ−ＯＲ接続するような場合には出力同
志がバス・ファイト状態になり、過大電流が流れ、素子
の温度が」二屏して、素子の破壊につながることがあっ
た。
モリの入力レベルが不確実であるために、他の素子とＩ
１０端子をＤＯＴ−ＯＲ接続するような場合には出力同
志がバス・ファイト状態になり、過大電流が流れ、素子
の温度が」二屏して、素子の破壊につながることがあっ
た。
例えば、第１図に示されるように、ＣＰＵ、ＲＡＭ、Ｒ
ＯＭ、その他の素子がＤＯＴ−ＯＲ接続されている場合
、電源投入動作は、第２図に示すように時間ｔｏにおい
てまずＲＡＭ、、ＲＯＭ等のメモリ用電源（例えば＋５
Ｖ）が投入され、次に時間ｔ１においてＴＴＬ回路を含
むその他の回路の電源が投入され、次いで時間ｔ２にお
いてメモリの書き込み動作が行われる。
ＯＭ、その他の素子がＤＯＴ−ＯＲ接続されている場合
、電源投入動作は、第２図に示すように時間ｔｏにおい
てまずＲＡＭ、、ＲＯＭ等のメモリ用電源（例えば＋５
Ｖ）が投入され、次に時間ｔ１においてＴＴＬ回路を含
むその他の回路の電源が投入され、次いで時間ｔ２にお
いてメモリの書き込み動作が行われる。
このような電源投入の瞬間は、入力レベルが不確定であ
るため、電源を投入した時間１．から書き込み動作を開
始する時間ｔ２の間において、ＣＰＵ、ＲＡＭＸＲＯＭ
等の出力がともに読み出し状態になることがあり、これ
らの素子間でバス・ファイト（又はバス・コンテンショ
ン）が生じることがある。
るため、電源を投入した時間１．から書き込み動作を開
始する時間ｔ２の間において、ＣＰＵ、ＲＡＭＸＲＯＭ
等の出力がともに読み出し状態になることがあり、これ
らの素子間でバス・ファイト（又はバス・コンテンショ
ン）が生じることがある。
このバス・ファイトが生じると、各素子の出力回路に過
大電流が流れるため、時間ｔ１〜ｔ２間は極めて短くて
も、素子の劣化および破壊を生じる危険があった。
大電流が流れるため、時間ｔ１〜ｔ２間は極めて短くて
も、素子の劣化および破壊を生じる危険があった。
（３）発明の目的
本発明の目的は、電源投入時にバス・ファイト（又はハ
ス・コンテンション）が生じないように改善された半導
体メモリ装置を提供するにある。
ス・コンテンション）が生じないように改善された半導
体メモリ装置を提供するにある。
（４）発明の構成
本発明は、前記目的を達成するために、半導体メモリセ
ルアレイに書込み及び読出しを行う半導体メモリ装置に
おいて、前記メモリセルアレイから読み出されたデータ
の供給を制御する出力データコントローラと、電源投入
後バス・ファイト期間以上でかつ読出し状態となる時点
前のダミーサイクル期間中前記出力データコントローラ
を高出力インピーダンス状態に保持する出力制御回路を
有し、電源投入時のバス・ファイトを防止するようにし
たことを特徴とする。
ルアレイに書込み及び読出しを行う半導体メモリ装置に
おいて、前記メモリセルアレイから読み出されたデータ
の供給を制御する出力データコントローラと、電源投入
後バス・ファイト期間以上でかつ読出し状態となる時点
前のダミーサイクル期間中前記出力データコントローラ
を高出力インピーダンス状態に保持する出力制御回路を
有し、電源投入時のバス・ファイトを防止するようにし
たことを特徴とする。
（５）発明の実施例
本発明の一実施例を第３図及び第４図に基づいて詳細に
説明する。
説明する。
第３図は本発明の一実施例の構成を示すブロック図、第
４図は第３図の動作を示すタイムチャートである。
４図は第３図の動作を示すタイムチャートである。
第３図において、１１は半導体素子からなるメモリセル
アレイ、１２はロウアドレス（Ｒｏｗアドレス）バッフ
ァ、１３はロウアドレスデコーダ、１４はカラムアドレ
ス（Ｃｏｌｕｍｎアドレス）バッファ、１５はカラムア
ドレスデコーダ、１６は書込みと読取り動作の切り換え
を行うセンスアンプスイッチである。また、１７ば複数
の入出力インターフェース■１０１〜Ｉ ／ Ｏｎから
のデータのメモリセルアレイ１１への書込み動作を制御
するデータ入力コントローラであり、１８はメモリセル
アレイ１１読み出したデータを複数の人出カインターフ
ェースｌ１０１〜Ｉ ／ Ｏｎの中の所定のものに供給
する出力データコントローラである。１９はチソ゛プセ
レクト信号＊Ｃ８及びライトイネイブル信号＊ＷＥがと
もに低レベルｒＬＪの時に出力を発生するナンド（ＮＡ
ＮＤ）回路、２０は＊Ｃ８及び出力イネイブル信号＊Ｏ
Ｅがｒ Ｌ Ｊで＊ＷＥが高レベルｒＨＪのときに出力
（Ｈ）を発生するＮＡＮＤ回路、２１はインバータであ
る。
アレイ、１２はロウアドレス（Ｒｏｗアドレス）バッフ
ァ、１３はロウアドレスデコーダ、１４はカラムアドレ
ス（Ｃｏｌｕｍｎアドレス）バッファ、１５はカラムア
ドレスデコーダ、１６は書込みと読取り動作の切り換え
を行うセンスアンプスイッチである。また、１７ば複数
の入出力インターフェース■１０１〜Ｉ ／ Ｏｎから
のデータのメモリセルアレイ１１への書込み動作を制御
するデータ入力コントローラであり、１８はメモリセル
アレイ１１読み出したデータを複数の人出カインターフ
ェースｌ１０１〜Ｉ ／ Ｏｎの中の所定のものに供給
する出力データコントローラである。１９はチソ゛プセ
レクト信号＊Ｃ８及びライトイネイブル信号＊ＷＥがと
もに低レベルｒＬＪの時に出力を発生するナンド（ＮＡ
ＮＤ）回路、２０は＊Ｃ８及び出力イネイブル信号＊Ｏ
Ｅがｒ Ｌ Ｊで＊ＷＥが高レベルｒＨＪのときに出力
（Ｈ）を発生するＮＡＮＤ回路、２１はインバータであ
る。
点線で囲まれた２２は、出力制御回路で、排他的論理和
（ＥＸ−ＯＲ）回路２３、カウンタ兼ラッチ回路２４及
びインバータ２５からなる。十Ｖｃｃはメモリセルアレ
イをはじめ各回路用の電源、ＧＮＤはアースであるが、
各回路に対する接続の様子は明白のため、また図面を錯
綜させないために省略しである。
（ＥＸ−ＯＲ）回路２３、カウンタ兼ラッチ回路２４及
びインバータ２５からなる。十Ｖｃｃはメモリセルアレ
イをはじめ各回路用の電源、ＧＮＤはアースであるが、
各回路に対する接続の様子は明白のため、また図面を錯
綜させないために省略しである。
次に、第３図の動作を第４図とともに説明する。
メモリセルアレイ１１、ロウアドレスバッファ１２、ロ
ウアドレスデコーダ１３、カラムアドレスバッファ１４
、カラムアドレスデコーダ１５、センスアンプスイッチ
１６、データ入力コントローラ１７、出力データコント
ローラ１８の構成及び動作は、従来の半導体メモリ装置
と同様であるので、その真理値表を示し構成及び動作に
ついての詳細な説明は省略する。従来の半導体メモリ装
置における書込み（ライト）及び読出しくリード）動作
を真理値表で示すと、下表のようになる。
ウアドレスデコーダ１３、カラムアドレスバッファ１４
、カラムアドレスデコーダ１５、センスアンプスイッチ
１６、データ入力コントローラ１７、出力データコント
ローラ１８の構成及び動作は、従来の半導体メモリ装置
と同様であるので、その真理値表を示し構成及び動作に
ついての詳細な説明は省略する。従来の半導体メモリ装
置における書込み（ライト）及び読出しくリード）動作
を真理値表で示すと、下表のようになる。
真理値表
上表でＸ印は、ｒＬＪ及び「１１」に関係しないことを
示す。
示す。
従来の半導体メモリ装置において、ハス・ファイトが生
じるのは、（３）のり−Ｆモードのときである。
じるのは、（３）のり−Ｆモードのときである。
本発明は、電源投入時に入力レベルが不確定のため（３
）のリードモード状態が生じたとき、出力デ−クコント
ローラ１８を一定短期間オフにして高出力インピーダン
ス状態に保持させることにより、バス・ファイトの生じ
るのを阻止したものである。
）のリードモード状態が生じたとき、出力デ−クコント
ローラ１８を一定短期間オフにして高出力インピーダン
ス状態に保持させることにより、バス・ファイトの生じ
るのを阻止したものである。
以下、その動作を、第４図に基づいて説明する。
第４図に示すように、時間ｔｏにおいてメモリセルアレ
イ１１に電源が投入され、次の時間１゜において各ＮＡ
ＮＤ回路、インバータ回路等のＴＴＬ回路やその他の回
路の電源が投入され、さらに時間ｔ３において書込み動
作が行われるとき、時間ｔｏ−ｗｔ３の間に、（３）の
リードモード状態、すなわち＊Ｃ８及び＊ｏＥが「Ｌ」
、＊ｗＥが「Ｉ（」の状態となりバス・ファイト発生状
態が生しると、この’ｋｃｓ、＊ＯＥ及び＊ｗＥ信号は
ＮＡ−ＮＤ回路２０に加えられる。
イ１１に電源が投入され、次の時間１゜において各ＮＡ
ＮＤ回路、インバータ回路等のＴＴＬ回路やその他の回
路の電源が投入され、さらに時間ｔ３において書込み動
作が行われるとき、時間ｔｏ−ｗｔ３の間に、（３）の
リードモード状態、すなわち＊Ｃ８及び＊ｏＥが「Ｌ」
、＊ｗＥが「Ｉ（」の状態となりバス・ファイト発生状
態が生しると、この’ｋｃｓ、＊ＯＥ及び＊ｗＥ信号は
ＮＡ−ＮＤ回路２０に加えられる。
これらの入力を受けると、ＮＡＮＤ回路２ｏの出力はｒ
ＨＪを発生する。このＮＡＮＤ回路２゜の出力ｒ Ｈ
Ｊは、インバータ２１でｒＬＪとなり、出力データコン
トローラＩ８をオフにして高出方インピーダンス状態に
する。したがって、メモリセルアレイ１１は他の入出力
インターフェースｌ１０１〜Ｉ ／ Ｏｎから遮断され
るので、バス・ファイトは生じない。
ＨＪを発生する。このＮＡＮＤ回路２゜の出力ｒ Ｈ
Ｊは、インバータ２１でｒＬＪとなり、出力データコン
トローラＩ８をオフにして高出方インピーダンス状態に
する。したがって、メモリセルアレイ１１は他の入出力
インターフェースｌ１０１〜Ｉ ／ Ｏｎから遮断され
るので、バス・ファイトは生じない。
ところで、半導体メモリ装置では、最初に書き込みを行
う必要があるので、時間ｔ３において書込み動作が開始
されると、＊Ｃ８と）ｋＷＥがＮＡＮＤ回路１９に供給
される。＊Ｃ８は１Ｆ、」状態であるので、＊ＷＥが書
込みサイクルに従ってｒＬＪになる毎に、ＮＡＮｒ）１
９は出力［Ｈ−１を発生してデータ入力コントローラ１
７を作動させ、書き込みを行う。
う必要があるので、時間ｔ３において書込み動作が開始
されると、＊Ｃ８と）ｋＷＥがＮＡＮＤ回路１９に供給
される。＊Ｃ８は１Ｆ、」状態であるので、＊ＷＥが書
込みサイクルに従ってｒＬＪになる毎に、ＮＡＮｒ）１
９は出力［Ｈ−１を発生してデータ入力コントローラ１
７を作動させ、書き込みを行う。
一方、＊Ｃ８と＊ＷＥはＥ Ｘ ＝ ＯＲ回路２３に加
えられ、その出力側に書込みサイクルと同じサイクルの
ダミーサイクルを発生し、カウンタ兼ランチ回路２４に
供給する。
えられ、その出力側に書込みサイクルと同じサイクルの
ダミーサイクルを発生し、カウンタ兼ランチ回路２４に
供給する。
カウンタ兼ラッチ回路２４のカウンタ部ばＮ進カウンタ
からなり、ＥＸ−ＯＲ回路２３から供給されたダミーサ
イクルをＮ１固カウントアツプすると、そのカウントア
ンプ時間（３においてランチの出力をｒＬＪとする。こ
のカウンタ兼ランチ回路２４からのラッチ出力ｒＬＪは
、インバータ２５で反転されてｒＨＪとなり、出力デー
タコントローラ１８に加えられて、それまでオフの高出
力インピーダンス状態であった出力データコントローラ
１８をイネイブル状態とする。出力データコントローラ
１８がイネイブル状態となる時間ｔ３においては、既に
バス・ファイト発生期間を過ぎているので、ハス・ファ
イトが生じる恐れは全くない。
からなり、ＥＸ−ＯＲ回路２３から供給されたダミーサ
イクルをＮ１固カウントアツプすると、そのカウントア
ンプ時間（３においてランチの出力をｒＬＪとする。こ
のカウンタ兼ランチ回路２４からのラッチ出力ｒＬＪは
、インバータ２５で反転されてｒＨＪとなり、出力デー
タコントローラ１８に加えられて、それまでオフの高出
力インピーダンス状態であった出力データコントローラ
１８をイネイブル状態とする。出力データコントローラ
１８がイネイブル状態となる時間ｔ３においては、既に
バス・ファイト発生期間を過ぎているので、ハス・ファ
イトが生じる恐れは全くない。
インバータ２５のｒＨＪ出力は、さらにカウンタ兼ラッ
チ回路２４にも加えられてカウンタ部の計数を停止させ
、次のダミーサイクルが入ってきても、それまでのラン
チ出力をそのまま保持させる。この状態は、電源が切断
され、再び設入されるまで変化しない。電源が切断され
ると、カウンタ兼ラッチ回路２４及びインバータ２５の
出力は括弧内に示すように、それぞれ「Ｈ」及びｒＬＪ
状態となる。このようにして、出力制御回路２２は、電
源投入後、リードモード状態が生じたとき、バス・ファ
イト期間中出力データコントローラ１８を高出力インピ
ーダンス状態に保持する。
チ回路２４にも加えられてカウンタ部の計数を停止させ
、次のダミーサイクルが入ってきても、それまでのラン
チ出力をそのまま保持させる。この状態は、電源が切断
され、再び設入されるまで変化しない。電源が切断され
ると、カウンタ兼ラッチ回路２４及びインバータ２５の
出力は括弧内に示すように、それぞれ「Ｈ」及びｒＬＪ
状態となる。このようにして、出力制御回路２２は、電
源投入後、リードモード状態が生じたとき、バス・ファ
イト期間中出力データコントローラ１８を高出力インピ
ーダンス状態に保持する。
カウンタ兼ラッチ回路２４の計数するダミーサイクルの
個数Ｎは、数サイクル以上で、かつ、読出し状態となっ
たときに出力データコンＩ・ローラ１８がエネイブル状
態となっている範囲で適宜選択される。
個数Ｎは、数サイクル以上で、かつ、読出し状態となっ
たときに出力データコンＩ・ローラ１８がエネイブル状
態となっている範囲で適宜選択される。
また、出力制御回路２２は、図示の構成に限定されるも
のでなく、電源が投入されたときに、出力データコント
ローラ１８をオフ、すなわち高出力インピーダンス状態
とし、書込みサイクルを検出して読出し状態のときに出
力データコントローラ１８をオン、すなわちイネイブル
状態にするとともに出力制御回路をクリアするものであ
れば、所期の目的を達成することができる。
のでなく、電源が投入されたときに、出力データコント
ローラ１８をオフ、すなわち高出力インピーダンス状態
とし、書込みサイクルを検出して読出し状態のときに出
力データコントローラ１８をオン、すなわちイネイブル
状態にするとともに出力制御回路をクリアするものであ
れば、所期の目的を達成することができる。
なお、ダミーサイクルとして、書込みサイクルの他に、
制御用のクロック信号を利用することもでき、また、電
源投入後、リートモード状態の有無にかかわらず、バス
・ファイ１−期間中出力データコントローラ１８を高出
力インピーダンス状態とするようにしてもよい。
制御用のクロック信号を利用することもでき、また、電
源投入後、リートモード状態の有無にかかわらず、バス
・ファイ１−期間中出力データコントローラ１８を高出
力インピーダンス状態とするようにしてもよい。
（６）発明の効果
以上説明したように、本発明によれば、電源が投入され
た時点で出力データコントローラがオフ、すなわち高出
力インピーダンス状態となるので、電源投入時における
バス・ファイトを防止することができ、したがってバス
・ファイトによる過大な電源電流が流れるのを阻止する
ことができる。
た時点で出力データコントローラがオフ、すなわち高出
力インピーダンス状態となるので、電源投入時における
バス・ファイトを防止することができ、したがってバス
・ファイトによる過大な電源電流が流れるのを阻止する
ことができる。
第１図は従来の半導体メモリを中心としたコンピュータ
システムの説明図、第２図は第１図の電源投入時の動作
に対するタイムチャート、第３図は本発明の半導体メモ
リ装置の構成を示すブロック図、第４図は第３図の電源
投入時の動作に対するタイムチャートを示す。 １１・・・・・・メモリセルアレイ、１２・・・・・・
ロウアドレスバッファ、１３・・・・・・ロウアドレス
デコーダ、１４・・・・・・カラムアドレスバッファ、
１５・・・・・・カラムアドレスデコーダ、１６・・・
・・・センスアンプスイッチ、１７・・・・・・データ
入力コントローラ、１８・・・・・・出力データコント
ローラ、１９，２０・・・・・・ナンド（ＮＡＮＤ）回
路、２１・・・・・・インバータ、２２・・・・・・出
力制御回路、２３・・・・・・排他的論理和（ＥＸ−Ｏ
Ｒ）［＆、２４・・・・・・カウンタ兼ラッチ回路、２
５・・・・・・インバータ。 特許出願人 富 士 通 株式会社
システムの説明図、第２図は第１図の電源投入時の動作
に対するタイムチャート、第３図は本発明の半導体メモ
リ装置の構成を示すブロック図、第４図は第３図の電源
投入時の動作に対するタイムチャートを示す。 １１・・・・・・メモリセルアレイ、１２・・・・・・
ロウアドレスバッファ、１３・・・・・・ロウアドレス
デコーダ、１４・・・・・・カラムアドレスバッファ、
１５・・・・・・カラムアドレスデコーダ、１６・・・
・・・センスアンプスイッチ、１７・・・・・・データ
入力コントローラ、１８・・・・・・出力データコント
ローラ、１９，２０・・・・・・ナンド（ＮＡＮＤ）回
路、２１・・・・・・インバータ、２２・・・・・・出
力制御回路、２３・・・・・・排他的論理和（ＥＸ−Ｏ
Ｒ）［＆、２４・・・・・・カウンタ兼ラッチ回路、２
５・・・・・・インバータ。 特許出願人 富 士 通 株式会社
Claims (2)
- （１）半導体メモリセルアレイに書込み及び読出しを行
う半導体メモリ装置において、前記メモリセルアレイか
ら読み出されたデータの供給を制御する出力データコン
トローラと、電源投入後バス・ファイト期間以上でかつ
読出し状態となる時点前のダミーサイクル期間中前記出
力データコントローラを高出力インピーダンス状態に保
持する出力制御回路を有し、電源投入時のバス・ファイ
トを防止するようにしたことを特徴とする半導体メモリ
装置。 - （２）前記ダミーサイクルとして書込みサイクルを用い
たことを特徴とする特許請求の範囲第１項記載の半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221498A JPS60113392A (ja) | 1983-11-25 | 1983-11-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221498A JPS60113392A (ja) | 1983-11-25 | 1983-11-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113392A true JPS60113392A (ja) | 1985-06-19 |
Family
ID=16767647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221498A Pending JPS60113392A (ja) | 1983-11-25 | 1983-11-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113392A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278792A (en) * | 1991-01-28 | 1994-01-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with dummy cycle operation |
| USRE36875E (en) * | 1990-09-10 | 2000-09-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of performing test mode operation and method of operating such semiconductor device |
-
1983
- 1983-11-25 JP JP58221498A patent/JPS60113392A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE36875E (en) * | 1990-09-10 | 2000-09-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of performing test mode operation and method of operating such semiconductor device |
| US5278792A (en) * | 1991-01-28 | 1994-01-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with dummy cycle operation |
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