JPH0632222B2 - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPH0632222B2 JPH0632222B2 JP62007824A JP782487A JPH0632222B2 JP H0632222 B2 JPH0632222 B2 JP H0632222B2 JP 62007824 A JP62007824 A JP 62007824A JP 782487 A JP782487 A JP 782487A JP H0632222 B2 JPH0632222 B2 JP H0632222B2
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- JP
- Japan
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- circuit
- signal
- latch
- latch circuit
- memory cell
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 半導体記憶装置のメモリセル群へのアドレス，読み出し
データ及び書き込みデータをラッチするラッチ回路に関
する。
データ及び書き込みデータをラッチするラッチ回路に関
する。
一般に、半導体記憶装置のメモリセル群へのアドレス，
読み出しデータ及び書込みデータは第２図の様に、ラッ
チ回路を介して、構成されている。このラッチ回路を制
御する信号は、複雑な論理回路から発生されることが多
く、半導体記憶装置が動作しなかった場合、複雑な論理
回路に原因があるのか、メモリセル群に原因があるのか
わからなくなってしまうことが多い。
読み出しデータ及び書込みデータは第２図の様に、ラッ
チ回路を介して、構成されている。このラッチ回路を制
御する信号は、複雑な論理回路から発生されることが多
く、半導体記憶装置が動作しなかった場合、複雑な論理
回路に原因があるのか、メモリセル群に原因があるのか
わからなくなってしまうことが多い。
そこで従来は、第３図の様にして、アドレスもしくは、
データをラッチする回路を構成していた。以下、ラッチ
回路に入力されるのをデータとして説明する。
データをラッチする回路を構成していた。以下、ラッチ
回路に入力されるのをデータとして説明する。
第３図において、１００はデータを入力とし、信号ＣＬ
Ｋによって制御されるラッチ回路、２００は入力を直接
のデータ及びラッチ回路の出力データとし、その選択の
切り替えをＴＥＳＴという診断専用の信号で行う選択回
路である。また、ラッチ回路１００は、インバータ及び
トランスファ回路から構成されている。
Ｋによって制御されるラッチ回路、２００は入力を直接
のデータ及びラッチ回路の出力データとし、その選択の
切り替えをＴＥＳＴという診断専用の信号で行う選択回
路である。また、ラッチ回路１００は、インバータ及び
トランスファ回路から構成されている。
第３図の動作を説明する。
通常の動作モードのとき、つまりラッチ回路を介して、
メモリセル群が、アクセスされる場合、信号ＴＥＳＴは
“０”となり、ラッチ回路の出力信号が選択回路２００
から出力されていく。一方ラッチ回路を介さずに、メモ
リセル群をアクセスしたい場合には、信号ＴＥＳＴは
“１”となり、入力データがラッチ回路を介さずに選択
される。したがって、この様な回路構成をとれば、複雑
な論理回路で制御されるラッチ回路を介さずにメモリセ
ル群をアクセスできるわけである。
メモリセル群が、アクセスされる場合、信号ＴＥＳＴは
“０”となり、ラッチ回路の出力信号が選択回路２００
から出力されていく。一方ラッチ回路を介さずに、メモ
リセル群をアクセスしたい場合には、信号ＴＥＳＴは
“１”となり、入力データがラッチ回路を介さずに選択
される。したがって、この様な回路構成をとれば、複雑
な論理回路で制御されるラッチ回路を介さずにメモリセ
ル群をアクセスできるわけである。
しかし、上述した従来の回路は、ラッチ回路と選択回路
が直列に接続されているために、信号に遅延が生じ、ま
たトランジスタが多段になっているために、多素子とな
り、余分な信号線が多いため、チップ面積が大きくな
る。そのため、回路設計においても、マスク設計におい
ても障害となっていた。
が直列に接続されているために、信号に遅延が生じ、ま
たトランジスタが多段になっているために、多素子とな
り、余分な信号線が多いため、チップ面積が大きくな
る。そのため、回路設計においても、マスク設計におい
ても障害となっていた。
本発明の目的は、以上の欠点を解決し、素子数を削減
し、余分な信号線を除いてチップ面積を小さくし、診断
時にはラッチ機能をなくして、メモリセル群をアクセス
できるラッチ回路を提供することにある。
し、余分な信号線を除いてチップ面積を小さくし、診断
時にはラッチ機能をなくして、メモリセル群をアクセス
できるラッチ回路を提供することにある。
本発明のラッチ回路は、メモリセル群に入力する信号が
供給されるか、又は上記メモリセル群から出力される信
号が供給される入力端子、出力端子、回路節点、上記入
力端子と上記回路節点との間に接続された第１のトラン
スファ回路、上記回路節点と上記出力端子との間に接続
された第２のトランスファ回路、上記回路節点と上記出
力端子との間に直列に接続された第１及び第２のインバ
ータ、ならびに、診断信号及びラッチ制御信号を受け、
上記診断信号が第１のレベルのときには上記ラッチ制御
信号にかかわらず上記第１のトランスファ回路を導通状
態に上記第２のトランスファ回路を非導通状態にそれぞ
れ制御し、上記診断信号が第２のレベルのときには上記
ラッチ制御信号のレベルに応じて上記第１及び第２のト
ランスファ回路の一方を導通状態に他方を非導通状態に
それぞれ制御する制御回路を備えることを特徴とする。
供給されるか、又は上記メモリセル群から出力される信
号が供給される入力端子、出力端子、回路節点、上記入
力端子と上記回路節点との間に接続された第１のトラン
スファ回路、上記回路節点と上記出力端子との間に接続
された第２のトランスファ回路、上記回路節点と上記出
力端子との間に直列に接続された第１及び第２のインバ
ータ、ならびに、診断信号及びラッチ制御信号を受け、
上記診断信号が第１のレベルのときには上記ラッチ制御
信号にかかわらず上記第１のトランスファ回路を導通状
態に上記第２のトランスファ回路を非導通状態にそれぞ
れ制御し、上記診断信号が第２のレベルのときには上記
ラッチ制御信号のレベルに応じて上記第１及び第２のト
ランスファ回路の一方を導通状態に他方を非導通状態に
それぞれ制御する制御回路を備えることを特徴とする。
以下、本発明の詳細をその実施例につき図面を参照し
て、説明する。第１図は本発明のラッチ回路を示す回路
図である。
て、説明する。第１図は本発明のラッチ回路を示す回路
図である。
第１図において、ＣＬＫ及びＴＥＳＴがラッチ回路を制
御する入力信号であり、従来のラッチ回路と異るのは、
制御信号の入力段のインバータがＣＬＫとＴＥＳＴ信号
を入力とするＮＯＲ回路に変わっている点である。
御する入力信号であり、従来のラッチ回路と異るのは、
制御信号の入力段のインバータがＣＬＫとＴＥＳＴ信号
を入力とするＮＯＲ回路に変わっている点である。
ラッチすることなくメモリセル群１５をアクセスしたい
時、つまり、メモリセル群１５の診断時にはＴＥＳＴ信
号を“１”とする、これにより、論理回路１７の出力、
すなわちＣＬＫ信号のレベルにかかわらず、ＮＯＲ回路
７の出力Ａは“０”にインバータ８の出力Ｂは“１”に
なるので、トランスファ回路１がオンしトランスファ回
路２がオフするから、入力データはインバータ３及び４
を介して出力端子６から出力される。こうして入力デー
タはラッチされることなくラッチ回路の出力、すなわち
メモリセル群１５に伝搬される。一方、通常の動作時に
はＴＥＳＴ信号を“０”とする。これにより、ＮＯＲ回
路７の出力はＣＬＫ信号のレベルに応じて決定されるこ
とになる。ＴＥＳＴ信号を“０”としておき、ＣＬＫ信
号を“１”とすると、ＮＯＲ回路７の出力Ａは“０”に
インバータ８の出力Ｂは“１”になるので、トランスフ
ァ回路１はオンしトランスファ回路２はオフするから入
力データがラッチ回路にとりこまれ、次にＣＬＫ信号が
“０”になるとＮＯＲ回路７の出力Ａは“１”にインバ
ータ８の出力Ｂは“０”になるので、トランスファ回路
１はオフしトランスファ回路２はオンするからラッチ回
路にとりこまれた入力データを保持し、出力端子６から
出力する。このようにして入力データはＣＬＫ信号によ
りラッチ制御される。メモリセル群へのアドレス及びデ
ータをラッチする回路を上記のような簡単な回路で構成
できる。
時、つまり、メモリセル群１５の診断時にはＴＥＳＴ信
号を“１”とする、これにより、論理回路１７の出力、
すなわちＣＬＫ信号のレベルにかかわらず、ＮＯＲ回路
７の出力Ａは“０”にインバータ８の出力Ｂは“１”に
なるので、トランスファ回路１がオンしトランスファ回
路２がオフするから、入力データはインバータ３及び４
を介して出力端子６から出力される。こうして入力デー
タはラッチされることなくラッチ回路の出力、すなわち
メモリセル群１５に伝搬される。一方、通常の動作時に
はＴＥＳＴ信号を“０”とする。これにより、ＮＯＲ回
路７の出力はＣＬＫ信号のレベルに応じて決定されるこ
とになる。ＴＥＳＴ信号を“０”としておき、ＣＬＫ信
号を“１”とすると、ＮＯＲ回路７の出力Ａは“０”に
インバータ８の出力Ｂは“１”になるので、トランスフ
ァ回路１はオンしトランスファ回路２はオフするから入
力データがラッチ回路にとりこまれ、次にＣＬＫ信号が
“０”になるとＮＯＲ回路７の出力Ａは“１”にインバ
ータ８の出力Ｂは“０”になるので、トランスファ回路
１はオフしトランスファ回路２はオンするからラッチ回
路にとりこまれた入力データを保持し、出力端子６から
出力する。このようにして入力データはＣＬＫ信号によ
りラッチ制御される。メモリセル群へのアドレス及びデ
ータをラッチする回路を上記のような簡単な回路で構成
できる。
このような、ラッチ回路にすればトランジスタの多素子
化をふせぎチップの面積も小さくなり、信号の遅延も少
なくなる。また歩留りが向上し、コストが下がるという
効果もある。
化をふせぎチップの面積も小さくなり、信号の遅延も少
なくなる。また歩留りが向上し、コストが下がるという
効果もある。
以上の説明は、例として、ラッチ回路の制御入力段に、
ＮＯＲ回路を使用するものとしたが、これに限られるこ
となく、ＮＡＮＤ回路でも、同様の効果が得られ、本発
明の目的を達成することができることは明らかである。
ＮＯＲ回路を使用するものとしたが、これに限られるこ
となく、ＮＡＮＤ回路でも、同様の効果が得られ、本発
明の目的を達成することができることは明らかである。
以上の説明で明らかな如く、本発明のラッチ回路は簡単
な回路で、メモリセル群のアドレス及びデータをラッチ
することなしに、メモリセル群をアクセスできる。ま
た、信号に遅延が生じず、トランジスタも最低素子数で
済み、信号線も減らせるため、チップ面積も小さくなる
という効果を得ることができる。
な回路で、メモリセル群のアドレス及びデータをラッチ
することなしに、メモリセル群をアクセスできる。ま
た、信号に遅延が生じず、トランジスタも最低素子数で
済み、信号線も減らせるため、チップ面積も小さくなる
という効果を得ることができる。
第１図は、本発明の一実施例のラッチ回路の回路図、第
２図は、半導体記憶装置のブロックダイアグラム、第３
図は、従来例の回路図である。 １，２……トランスファ回路、３，４，８，１１，１２
……インバータ回路、５……情報入力端子、６……情報
出力端子、７……ＮＯＲ回路、９，１０……制御信号入
力端子、１３……アドレスラッチ回路、１４……書き込
みデータラッチ回路、１５……メモリセル群、１６……
読み出しデータラッチ回路、１７……論理回路、１００
……ラッチ回路、２００……選択回路。
２図は、半導体記憶装置のブロックダイアグラム、第３
図は、従来例の回路図である。 １，２……トランスファ回路、３，４，８，１１，１２
……インバータ回路、５……情報入力端子、６……情報
出力端子、７……ＮＯＲ回路、９，１０……制御信号入
力端子、１３……アドレスラッチ回路、１４……書き込
みデータラッチ回路、１５……メモリセル群、１６……
読み出しデータラッチ回路、１７……論理回路、１００
……ラッチ回路、２００……選択回路。
Claims (1)
- 【請求項１】メモリセル群に入力する信号が供給される
か、又は前記メモリセル群から出力される信号が供給さ
れる入力端子、出力端子、回路節点、前記入力端子と前
記回路節点との間に接続された第１のトランスファ回
路、前記回路節点と前記出力端子との間に接続された第
２のトランスファ回路、前記回路節点と前記出力端子と
の間に直列に接続された第１及び第２のインバータ、な
らびに、診断信号及びラッチ制御信号を受け、前記診断
信号が第１のレベルのときには前記ラッチ制御信号にか
かわらず前記第１のトランスファ回路を導通状態に前記
第２のトランスファ回路を非導通状態にそれぞれ制御
し、前記診断信号が第２のレベルのときには前記ラッチ
制御信号のレベルに応じて前記第１及び第２のトランス
ファ回路の一方を導通状態に他方を非導通状態にそれぞ
れ制御する制御回路を備えることを特徴とするラッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007824A JPH0632222B2 (ja) | 1987-01-14 | 1987-01-14 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007824A JPH0632222B2 (ja) | 1987-01-14 | 1987-01-14 | ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175289A JPS63175289A (ja) | 1988-07-19 |
| JPH0632222B2 true JPH0632222B2 (ja) | 1994-04-27 |
Family
ID=11676344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007824A Expired - Fee Related JPH0632222B2 (ja) | 1987-01-14 | 1987-01-14 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632222B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2663774B1 (fr) * | 1990-06-21 | 1992-09-25 | Sgs Thomson Microelectronics | Circuit de test de cellules memoires electriquement programmables. |
-
1987
- 1987-01-14 JP JP62007824A patent/JPH0632222B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63175289A (ja) | 1988-07-19 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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