JPS63175289A - ラツチ回路 - Google Patents
ラツチ回路Info
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- JPS63175289A JPS63175289A JP62007824A JP782487A JPS63175289A JP S63175289 A JPS63175289 A JP S63175289A JP 62007824 A JP62007824 A JP 62007824A JP 782487 A JP782487 A JP 782487A JP S63175289 A JPS63175289 A JP S63175289A
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- JP
- Japan
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- latch circuit
- circuit
- latch
- signal
- memory cell
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- Granted
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- 238000003745 diagnosis Methods 0.000 claims abstract description 7
- 230000006870 function Effects 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000006180 TBST buffer Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
半導体記憶装置のメモリセル群へのアドレス。
読み出しデータ及び書き込みデータをラッチするラッチ
回路に関する。
回路に関する。
一般に、半導体記憶装置のメモリセル群へのアドレス、
ｆ＆み出しデータ及び書込みデータは第２図の様に、ラ
ッチ回路を介して、構成されている。
ｆ＆み出しデータ及び書込みデータは第２図の様に、ラ
ッチ回路を介して、構成されている。
このラッチ回路を制御する信号は、複雑な論理回路から
発生されることが多く、半導体記憶装置が動作しなかっ
た場合、複雑な論理回路に原因があるのか、メモリセル
群に原因があるのかわからなくなってしまうことが多い
。
発生されることが多く、半導体記憶装置が動作しなかっ
た場合、複雑な論理回路に原因があるのか、メモリセル
群に原因があるのかわからなくなってしまうことが多い
。
そこで従来は、第３図の様にして、アドレスもしくは、
データをラッチする回路を構成していた。
データをラッチする回路を構成していた。
以下、ラッチ回路に入力されるのをデータとして説明す
る。
る。
第３図において、１００はデータを入力とし、信号ＣＬ
Ｋによって制御されるラッチ回路、２００は入力を直接
のデータ及びラッチ回路の出力データとし、その選択の
切シ替えをＴＥＳＴという診断専用の信号で行う選択回
路である。また、ラッチ回路１００は、インバータ及び
トランス７７回路から構成されている。
Ｋによって制御されるラッチ回路、２００は入力を直接
のデータ及びラッチ回路の出力データとし、その選択の
切シ替えをＴＥＳＴという診断専用の信号で行う選択回
路である。また、ラッチ回路１００は、インバータ及び
トランス７７回路から構成されている。
第３図の動作を説明する。
通常の動作モードのとき、つまシラッチ回路を介して、
メモリセル群が、アクセスされる場合、信号ＴＥＳＴは
１ｏ１となり、ラッチ回路の出力信号が選択回路２００
から出力されていく。一方ラッチ回路を介さずに、メモ
リセル群をアクセスしたい場合には、信号ＴＥＳＴはｌ
１１となシ、入力データがラッチ回路を介さずに選択
される。
メモリセル群が、アクセスされる場合、信号ＴＥＳＴは
１ｏ１となり、ラッチ回路の出力信号が選択回路２００
から出力されていく。一方ラッチ回路を介さずに、メモ
リセル群をアクセスしたい場合には、信号ＴＥＳＴはｌ
１１となシ、入力データがラッチ回路を介さずに選択
される。
したがって、この様な回路構成をとれば、複雑な論理回
路で制御されるラッチ回路を介さすにメモリセル群をア
クセスできるわけである。
路で制御されるラッチ回路を介さすにメモリセル群をア
クセスできるわけである。
しかし、上述した従来の回路は、ラッチ回路と選択回路
が直夕＋Ｊに接続されているために、信号に遅延が生じ
、またトランジスタが多段罠なっているために、多素子
となり、余分な信号線が多いため、チップ面積が大きく
なる。そのため、回路設計においても、マスク設計にお
いても障害となっていた。
が直夕＋Ｊに接続されているために、信号に遅延が生じ
、またトランジスタが多段罠なっているために、多素子
となり、余分な信号線が多いため、チップ面積が大きく
なる。そのため、回路設計においても、マスク設計にお
いても障害となっていた。
本発明の目的は、以上の欠点を解決し、素子数を削減し
、余分な信号線を除いてチップ面積を小さくシ、診断時
にはラッチ機能をなくして、メモリセル群をアクセスで
きるラッチ回路を提供することにある。
、余分な信号線を除いてチップ面積を小さくシ、診断時
にはラッチ機能をなくして、メモリセル群をアクセスで
きるラッチ回路を提供することにある。
本発明のラッチ回路は、半導体記憶装置のメモリセル群
へのアドレス、読み出しデータ及び書き込みデータをラ
ッチするラッチ回路において、通常のラッチ制御端子の
他に、メモリセル群の診断専用端子をもち、診断時には
、前記メモリセル群の診断専用端子によシ、前記ラッチ
回路のラッチ機能を不能にし、前記メモリセル群へ、ア
ドレス及びデータをラッチすることなく、アクセス可能
にしたことを特徴としている。
へのアドレス、読み出しデータ及び書き込みデータをラ
ッチするラッチ回路において、通常のラッチ制御端子の
他に、メモリセル群の診断専用端子をもち、診断時には
、前記メモリセル群の診断専用端子によシ、前記ラッチ
回路のラッチ機能を不能にし、前記メモリセル群へ、ア
ドレス及びデータをラッチすることなく、アクセス可能
にしたことを特徴としている。
以下、本発明の詳細をその実施例につき図面を参照して
、説明する。第１図は本発明のラッチ回路を示す回路図
である。
、説明する。第１図は本発明のラッチ回路を示す回路図
である。
第１図において、ＣＬＫ及びＴＢＳＴがラッチ回路を制
御する入力信号であシ、従来のラッチ回路と異るのは、
制御信号の入力段のインバータがＣＬＫとＴＥＳＴ信号
を入力とするＮＯＲ回路に変わっている点である。
御する入力信号であシ、従来のラッチ回路と異るのは、
制御信号の入力段のインバータがＣＬＫとＴＥＳＴ信号
を入力とするＮＯＲ回路に変わっている点である。
通常の動作時ＴＥＳＴ信号は１０１となシ、入力データ
はＣＬＫ信号によシ、ラッチ制御される。
はＣＬＫ信号によシ、ラッチ制御される。
一方メモリセル群をラッチすることなく、アクセスした
い時、つまシ、メモリセル群の診断時にはＴＥＮＴ信号
を１１１とすることにょシ、入力データはラッチするこ
となく、ラッチ回路の出力へ伝搬される。メモリセル群
へのアドレス及びデータをラッチする回路を前記の様な
簡単な回路で構成できる。
い時、つまシ、メモリセル群の診断時にはＴＥＮＴ信号
を１１１とすることにょシ、入力データはラッチするこ
となく、ラッチ回路の出力へ伝搬される。メモリセル群
へのアドレス及びデータをラッチする回路を前記の様な
簡単な回路で構成できる。
このような、ラッチ回路にすればトランジスタの多素子
化をふせぎチップの面積も小さくなシ、信号の遅延も少
なくなる。また歩留シが向上し、コストが下がるという
効果もある。
化をふせぎチップの面積も小さくなシ、信号の遅延も少
なくなる。また歩留シが向上し、コストが下がるという
効果もある。
以上の説明は、例として、ラッチ回路の制御入力段に、
ＮＯＲ回路を使用するものとしたが、これに限られるこ
となく、ＮＡＮＤ回路でも、同様の効果が得られ、本発
明の目的を達成することができることは明らかである。
ＮＯＲ回路を使用するものとしたが、これに限られるこ
となく、ＮＡＮＤ回路でも、同様の効果が得られ、本発
明の目的を達成することができることは明らかである。
以上の説明で明らかな如く、本発明のラッチ回路は簡単
な回路で、メモリセル群のアドレス及びデータをラッチ
することなしに、メモリセル群をアクセスできる。また
、信号に遅延が生じず、トランジスタも最低素子数で済
み、信号線も減らせるため、チップ面積も小さくなると
いう効果を得ることができる。
な回路で、メモリセル群のアドレス及びデータをラッチ
することなしに、メモリセル群をアクセスできる。また
、信号に遅延が生じず、トランジスタも最低素子数で済
み、信号線も減らせるため、チップ面積も小さくなると
いう効果を得ることができる。
第１図は、本発明の一実施例のラッチ回路の回路図、第
２図は、半導体記憶装置のブロックダイアグラム、第３
図は、従来例の回路図である。 １．２・・・・・・トランスファ回路、３，４，８，１
１゜工２・・・・・・インバータ回路、５・・・・・・
情報入力端子、６・・・・・・情報出力端子、７・川・
・ＮＯＲ回路、９，１゜・・・・・・制御信号入力端子
、１３・・・・・・アドレスラッチ回路、１４・・・・
・・書き込みデータラッチ回路、１５・・・・・・メモ
リセル群、１６・・・・・・読み出しデータラッチ回路
、１７・・・・・・論理回路、１００・・・・・・ラッ
チ回路、２００・・・・・・選択回路。 代理人 弁理士 内 原 晋、−角〜ｆ；。 ！、、；、−、’、：’：’： ： ゝ〜−− 躬１図
２図は、半導体記憶装置のブロックダイアグラム、第３
図は、従来例の回路図である。 １．２・・・・・・トランスファ回路、３，４，８，１
１゜工２・・・・・・インバータ回路、５・・・・・・
情報入力端子、６・・・・・・情報出力端子、７・川・
・ＮＯＲ回路、９，１゜・・・・・・制御信号入力端子
、１３・・・・・・アドレスラッチ回路、１４・・・・
・・書き込みデータラッチ回路、１５・・・・・・メモ
リセル群、１６・・・・・・読み出しデータラッチ回路
、１７・・・・・・論理回路、１００・・・・・・ラッ
チ回路、２００・・・・・・選択回路。 代理人 弁理士 内 原 晋、−角〜ｆ；。 ！、、；、−、’、：’：’： ： ゝ〜−− 躬１図
Claims (1)
- 半導体記憶装置のメモリセル群へのアドレス、読出しデ
ータ及び書込みデータをラッチするラッチ回路において
、通常のラッチ制御端子の他にメモリセル群の診断専用
端子をもち、診断時には、前記メモリセル群の診断専用
端子により、前記ラッチ回路のラッチ機能を不能にし、
前記メモリセル群へ、アドレス及びデータをラッチする
ことなく、アクセス可能にしたことを特徴とするラッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007824A JPH0632222B2 (ja) | 1987-01-14 | 1987-01-14 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007824A JPH0632222B2 (ja) | 1987-01-14 | 1987-01-14 | ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175289A true JPS63175289A (ja) | 1988-07-19 |
| JPH0632222B2 JPH0632222B2 (ja) | 1994-04-27 |
Family
ID=11676344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007824A Expired - Fee Related JPH0632222B2 (ja) | 1987-01-14 | 1987-01-14 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632222B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291448A (en) * | 1990-06-21 | 1994-03-01 | Sgs-Thomson Microelectronics, S.A. | Zone-segregated circuit for the testing of electrically programmable memory cells |
-
1987
- 1987-01-14 JP JP62007824A patent/JPH0632222B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291448A (en) * | 1990-06-21 | 1994-03-01 | Sgs-Thomson Microelectronics, S.A. | Zone-segregated circuit for the testing of electrically programmable memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0632222B2 (ja) | 1994-04-27 |
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Legal Events
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