JPS6159697A - ゲ−トアレイ - Google Patents
ゲ−トアレイInfo
- Publication number
- JPS6159697A JPS6159697A JP59181380A JP18138084A JPS6159697A JP S6159697 A JPS6159697 A JP S6159697A JP 59181380 A JP59181380 A JP 59181380A JP 18138084 A JP18138084 A JP 18138084A JP S6159697 A JPS6159697 A JP S6159697A
- Authority
- JP
- Japan
- Prior art keywords
- input
- test
- ram
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ、例えばＲＡＭ （ランダムアクセスメ
モリ）内蔵のゲートアレイに係り、特に内蔵されている
ＲＡ（の試験回路に関するものである。
モリ）内蔵のゲートアレイに係り、特に内蔵されている
ＲＡ（の試験回路に関するものである。
ＲＡＭ内蔵のゲートアレイは第６図に模式図で示すよう
に１つの半導体基板１にＲＡＭ２とゲートアレイ３とが
搭載されている。ゲートアレイ６のロジックはユーザの
ニーズに応じて設定されるものである。この種の集積回
路のテストは、ゲートアレイ６に設定されるロジックの
テストとＲＡ、Ｉｆ２のテストを行う必要がちる。
に１つの半導体基板１にＲＡＭ２とゲートアレイ３とが
搭載されている。ゲートアレイ６のロジックはユーザの
ニーズに応じて設定されるものである。この種の集積回
路のテストは、ゲートアレイ６に設定されるロジックの
テストとＲＡ、Ｉｆ２のテストを行う必要がちる。
上述のＲＡＭのテストは、ＲＡＭ０入／ｌｔ＋力はロジ
ックと信号のやシ取９をしている関係上、ロジックを介
して行うことが考えられる。ところがこの場合、テスト
用の入力信号がＩ１０端子から入υ、ロジックのＦ／ｐ
（７リツプフロツプ）やＡＮＤやＯＲゲートを何段も
介してＲＡＭに入力するため、階層が深くな９、ＲＡＭ
の入力信号を設定するのに困難性が生ずる。そこで、第
６図のごと（、ＲＡＪｆヘテスト入力信号を直接入力で
きるようにすれば良いが、この場合別個にテス”ト入カ
用のＩ１０ピン５をロジックで使用する的ピン４の他に
設けなければならない。さらにロジックで使用する信号
線６とテストで使用する信号線７が同じ信号線でＰＡＮ
に入力するので次の問題が生ずる。
ックと信号のやシ取９をしている関係上、ロジックを介
して行うことが考えられる。ところがこの場合、テスト
用の入力信号がＩ１０端子から入υ、ロジックのＦ／ｐ
（７リツプフロツプ）やＡＮＤやＯＲゲートを何段も
介してＲＡＭに入力するため、階層が深くな９、ＲＡＭ
の入力信号を設定するのに困難性が生ずる。そこで、第
６図のごと（、ＲＡＪｆヘテスト入力信号を直接入力で
きるようにすれば良いが、この場合別個にテス”ト入カ
用のＩ１０ピン５をロジックで使用する的ピン４の他に
設けなければならない。さらにロジックで使用する信号
線６とテストで使用する信号線７が同じ信号線でＰＡＮ
に入力するので次の問題が生ずる。
■ ロジックに余分な負荷（テスト用の信号線６）がつ
いてしまうためロジックのスピードが遅くなってしまう
。
いてしまうためロジックのスピードが遅くなってしまう
。
■ 専用のテスト入力用のＩ１０ピンを設けるため、通
常のロジックの入／出力のＩ１０ピンの数を減らさざる
を得ない。
常のロジックの入／出力のＩ１０ピンの数を減らさざる
を得ない。
以上は搭載ＲＡＭのテスト用の入力の問題であるが、Ｒ
ＡＭ出力についてもテスト出力端子を別個に設ける点で
問題があり、テスト出力端子数を減じる必要もある。
ＡＭ出力についてもテスト出力端子を別個に設ける点で
問題があり、テスト出力端子数を減じる必要もある。
本発明は、上述の従来の欠点、すなわちテスト信号をＲ
ＡＭに人、出力するために別個に端子が必要で必ｐ１ま
たロジックに余分な負荷がついて、ロジックのスピード
が遅くなるという問題を解決するものである。
ＡＭに人、出力するために別個に端子が必要で必ｐ１ま
たロジックに余分な負荷がついて、ロジックのスピード
が遅くなるという問題を解決するものである。
本発明においては、ＲＡＭ等のメモリ搭載のゲートアレ
イにおいて、メモリ試験選択用ピンを有し、メモリの単
体試験を、ロジック部の試験とは別個に行なうための試
験回路を持つ。メモリの入力端子は、メモリ搭載のゲル
ドアレイの入／出カビン（以下ＬＳｉピンと呼ぶ）と結
線されておシ、前記メモリ試験選択用ピンへの入力信号
をメモリテストそ−ドに設定することにより、ＬＳｉビ
ンより入力される信号がメモリへ取り込まれる。メモリ
（ＲＡｘ ）への入力回路の一例を第１図に示す。アン
ド回路１１は通常入力ＩＮ、を、アンド回路１２はテス
ト入力ＩＮＴをそれぞれ入力とする。アンド回路１２．
１１の他方の入力端子にはそれぞれＲＡＭ試験選択用ピ
ンへの入力信号（テストそ一ド設定化号）及びその反転
信号（ｒｘｓｒ、 ｒｘｓｒ ）を入力する。アンド回
路１１．１２の出力はオアーインバータ回路１６を介し
てＲＡＭの入力に接続する。動作は、ＴＥＳＴモード設
定信号がＲＡＭテストモード（“Ｈ″とする）のとき、
アンド回路１２が開きアンド回路１１は閉じるからテス
ト入力信号がアンド回路１２から出力し、オアーインバ
ータ回路１６を介してその反転信号がＲＡＭに加えられ
る。これに対し、逆にテストモード設定信号が通常動作
モード（“Ｌ″とする）のときは、アンド回路１１が開
き、アンド回路１２は閉じ、通常入力ＩＮ、が選択され
、オアーインバータ回路１６を介してＲＡＭに加えられ
る。
イにおいて、メモリ試験選択用ピンを有し、メモリの単
体試験を、ロジック部の試験とは別個に行なうための試
験回路を持つ。メモリの入力端子は、メモリ搭載のゲル
ドアレイの入／出カビン（以下ＬＳｉピンと呼ぶ）と結
線されておシ、前記メモリ試験選択用ピンへの入力信号
をメモリテストそ−ドに設定することにより、ＬＳｉビ
ンより入力される信号がメモリへ取り込まれる。メモリ
（ＲＡｘ ）への入力回路の一例を第１図に示す。アン
ド回路１１は通常入力ＩＮ、を、アンド回路１２はテス
ト入力ＩＮＴをそれぞれ入力とする。アンド回路１２．
１１の他方の入力端子にはそれぞれＲＡＭ試験選択用ピ
ンへの入力信号（テストそ一ド設定化号）及びその反転
信号（ｒｘｓｒ、 ｒｘｓｒ ）を入力する。アンド回
路１１．１２の出力はオアーインバータ回路１６を介し
てＲＡＭの入力に接続する。動作は、ＴＥＳＴモード設
定信号がＲＡＭテストモード（“Ｈ″とする）のとき、
アンド回路１２が開きアンド回路１１は閉じるからテス
ト入力信号がアンド回路１２から出力し、オアーインバ
ータ回路１６を介してその反転信号がＲＡＭに加えられ
る。これに対し、逆にテストモード設定信号が通常動作
モード（“Ｌ″とする）のときは、アンド回路１１が開
き、アンド回路１２は閉じ、通常入力ＩＮ、が選択され
、オアーインバータ回路１６を介してＲＡＭに加えられ
る。
このように本発明によればテストモード設定信号によｐ
、ＲＡΔｆテストモードと通常動作モードを切換え、テ
スト入力と通常入力のどちらかを選択する。
、ＲＡΔｆテストモードと通常動作モードを切換え、テ
スト入力と通常入力のどちらかを選択する。
上述のように本発明ではテスト入力と通常入力とを選択
できるので、内部ロジックで使用しているＩｌｏを、Ｒ
ＡＭへのテスト入力と共用できる。第２図、第６図にこ
のＲＡＭテスト用Ｉ１０マクロ（入／出力用のバッファ
セル）例を示す。第２図は１個のＬＳｉビン１０１の共
用を示し、バッファ（インバータ）２１〜２６からな）
、バッファ２１の出力を分岐してバッファ゛２２ 、２
３を介してそれぞれ内部ロジック及びＲＡＭのテスト入
力側に接続する。ロジック側からみるとＲＡＭのテスト
側はみえず、負荷とならないから通常動作時にロジック
の動作の遅れの恐れはない。第３図は内部ロジックが出
力として使っている端子（ＬＳｉピン１０６）をＲＡＭ
テストの入力として使う回路でアシ、テストモード設定
信号のＲＡＭテストそ一ド（“Ｈ＃とする）により内部
ロジックの出カバソファ５１ を高インピーダンスにな
し、ＬＳｉビン１０３をバッファ３２を介してＲＡＭテ
スト入力に接続する。
できるので、内部ロジックで使用しているＩｌｏを、Ｒ
ＡＭへのテスト入力と共用できる。第２図、第６図にこ
のＲＡＭテスト用Ｉ１０マクロ（入／出力用のバッファ
セル）例を示す。第２図は１個のＬＳｉビン１０１の共
用を示し、バッファ（インバータ）２１〜２６からな）
、バッファ２１の出力を分岐してバッファ゛２２ 、２
３を介してそれぞれ内部ロジック及びＲＡＭのテスト入
力側に接続する。ロジック側からみるとＲＡＭのテスト
側はみえず、負荷とならないから通常動作時にロジック
の動作の遅れの恐れはない。第３図は内部ロジックが出
力として使っている端子（ＬＳｉピン１０６）をＲＡＭ
テストの入力として使う回路でアシ、テストモード設定
信号のＲＡＭテストそ一ド（“Ｈ＃とする）により内部
ロジックの出カバソファ５１ を高インピーダンスにな
し、ＬＳｉビン１０３をバッファ３２を介してＲＡＭテ
スト入力に接続する。
一方ＲＡＭのテストモードにおける出力の方は、ＲＡＭ
の全出力（全ビット）を用いても良いが、あるいはビッ
トセレクト信号により出力ビツト数を減少し、例えば１
ビツト乃至数ビットの出力データにエンコードして出力
しても良い。後者に用いるビットセレクト回路例を第４
図に示している。
の全出力（全ビット）を用いても良いが、あるいはビッ
トセレクト信号により出力ビツト数を減少し、例えば１
ビツト乃至数ビットの出力データにエンコードして出力
しても良い。後者に用いるビットセレクト回路例を第４
図に示している。
これは第４図Ａに示すセレクト回路を要素となし、これ
を樹枝状に接続してビットセレクト回路を構成する。該
回路はビットセレクト４８号ＴＳとその反転信号ｒｓ
（図ではｘｒｓと示す）によυビット出力を選択する。
を樹枝状に接続してビットセレクト回路を構成する。該
回路はビットセレクト４８号ＴＳとその反転信号ｒｓ
（図ではｘｒｓと示す）によυビット出力を選択する。
図Ｂの回路はＲＡＭ出力が２４ピツト（０〜２６）の場
合、５種のビットセレクト信号（ＴＳ４〜ＴＳＢ）とそ
の反転信号（ＸＴＳ４〜ＸＴＳ８ ）を用いて順次１ビ
ツトずつ出力する。従って、ＲＡＭテスト出カビンをこ
の場合１本にすることができる。
合、５種のビットセレクト信号（ＴＳ４〜ＴＳＢ）とそ
の反転信号（ＸＴＳ４〜ＸＴＳ８ ）を用いて順次１ビ
ツトずつ出力する。従って、ＲＡＭテスト出カビンをこ
の場合１本にすることができる。
第５図に本発明の一実施例を示す。図において、ＲＡＭ
２とロジックブロック５が備えられたＲＡＭ搭載のゲ
ートアレイが示されておＦ）、ＲＡＭ２が入力にアドレ
スレジスタ５１．デコーダ５２．ライトアンプ５６．セ
ンスアンプ５４等を備える点に関しては従来と同様であ
る。通常動作モードにおいてロジックブロック６への入
力に用いられるＬＳｉ ピン１０１．１０２には第２図
の入力共用バッファ回路２０が備えられ、ロジックブロ
ック６の出力として用いられるＬＳｉビン１０３，１０
４には第３図の内部ロジックの出力とＲＡＭテスト入力
信号の入力とを共用するための入出力共用バッファ回路
６０が備えられている。１０５はＲＡＭ試験選択用ピン
でちり、テストモード設定信号（ＴＥＳＴ）を入力する
。１０は第１図のＲＡＭ入力入力ビード選択回路シ、ビ
ン１０１゜１０２の入力共用バッファ回路２０と、ビン
１０３，１０４の入出力共用バッファ回路６００２つに
分岐した出力の１つがそれぞれＲＡＭ入力モード選択回
路１０のアンド回路１１に入力する。一方アンド回路１
２にはロジックブロック６の出力が入力（通常入力）す
る。アンド回路１１の他方の入力端子にはインバータ５
５を介してＲＡＭ試験選択用ピン１０５のテストモード
設定信号の反転信号ＴＥＳＴが入力する。ビン１０１，
１０２の入力共用バッファ回路２０の分岐した他方の出
力はロジックブロックに入力する。以上のビン１０１
、１０２に接続される回路２０及び１０の動作は第１図
、第２図で説明したのと同シで、ビン１０１，１０２は
ビン１０５のテストモード設定信号が通常モード（″Ｌ
＃とする）のときロジックブロック３への入力端子とし
てのみ使用でき、ロジックブロックの出力はアンド回路
１２．オアーインバータ回路１！１を経由してＲＡＭ入
力となる。一方、ビン１０５のテストモード設定信号が
ＲＡＭテストモード（“Ｈ＃とする）のと＠、ＲＡＭ入
力モード選択回路１０が切換えられ、ビン１０１゜１０
２はアンド回路１１．オアーインバータ回路１３を介し
てＲＡＭ入力に接続されるから、ビン１０１゜１０２を
テスト信号の入力に用いることができる。
２とロジックブロック５が備えられたＲＡＭ搭載のゲ
ートアレイが示されておＦ）、ＲＡＭ２が入力にアドレ
スレジスタ５１．デコーダ５２．ライトアンプ５６．セ
ンスアンプ５４等を備える点に関しては従来と同様であ
る。通常動作モードにおいてロジックブロック６への入
力に用いられるＬＳｉ ピン１０１．１０２には第２図
の入力共用バッファ回路２０が備えられ、ロジックブロ
ック６の出力として用いられるＬＳｉビン１０３，１０
４には第３図の内部ロジックの出力とＲＡＭテスト入力
信号の入力とを共用するための入出力共用バッファ回路
６０が備えられている。１０５はＲＡＭ試験選択用ピン
でちり、テストモード設定信号（ＴＥＳＴ）を入力する
。１０は第１図のＲＡＭ入力入力ビード選択回路シ、ビ
ン１０１゜１０２の入力共用バッファ回路２０と、ビン
１０３，１０４の入出力共用バッファ回路６００２つに
分岐した出力の１つがそれぞれＲＡＭ入力モード選択回
路１０のアンド回路１１に入力する。一方アンド回路１
２にはロジックブロック６の出力が入力（通常入力）す
る。アンド回路１１の他方の入力端子にはインバータ５
５を介してＲＡＭ試験選択用ピン１０５のテストモード
設定信号の反転信号ＴＥＳＴが入力する。ビン１０１，
１０２の入力共用バッファ回路２０の分岐した他方の出
力はロジックブロックに入力する。以上のビン１０１
、１０２に接続される回路２０及び１０の動作は第１図
、第２図で説明したのと同シで、ビン１０１，１０２は
ビン１０５のテストモード設定信号が通常モード（″Ｌ
＃とする）のときロジックブロック３への入力端子とし
てのみ使用でき、ロジックブロックの出力はアンド回路
１２．オアーインバータ回路１！１を経由してＲＡＭ入
力となる。一方、ビン１０５のテストモード設定信号が
ＲＡＭテストモード（“Ｈ＃とする）のと＠、ＲＡＭ入
力モード選択回路１０が切換えられ、ビン１０１゜１０
２はアンド回路１１．オアーインバータ回路１３を介し
てＲＡＭ入力に接続されるから、ビン１０１゜１０２を
テスト信号の入力に用いることができる。
ビン１０３，１０４の入出力共用バッファ回路６０とこ
れに接続するＲＡＭ入力モード選択回路１０の動作は第
１図、第５図で述べたのと同じであシ、ＲＡＭ試験選択
用ビン１０５の入力モードが通常動作モード（°１Ｌ“
とする）のとき′ロジックブロック５の出力とビン１０
３，１０４が接続され、一方ＲＡＭ入力モード選択回路
１０においてアンドゲート１１が開き、１２が閉じロジ
ックブロック３の出力がアンド−オアーインバータ回路
１１．１３を介してＲＡＭア回路５０はロジックブロッ
クの出力をビン１０６゜１０４と切離し、ビン１０３，
１０４はアンド−オアーインバータ回路１２．１３を介
してＲＡＭ入力に接続する。
れに接続するＲＡＭ入力モード選択回路１０の動作は第
１図、第５図で述べたのと同じであシ、ＲＡＭ試験選択
用ビン１０５の入力モードが通常動作モード（°１Ｌ“
とする）のとき′ロジックブロック５の出力とビン１０
３，１０４が接続され、一方ＲＡＭ入力モード選択回路
１０においてアンドゲート１１が開き、１２が閉じロジ
ックブロック３の出力がアンド−オアーインバータ回路
１１．１３を介してＲＡＭア回路５０はロジックブロッ
クの出力をビン１０６゜１０４と切離し、ビン１０３，
１０４はアンド−オアーインバータ回路１２．１３を介
してＲＡＭ入力に接続する。
従って、ビン１０３，１０４からテスト信号を入力でき
る。
る。
一方ＲＡＭのテスト出力側についてみると、ビットセレ
クト信号入力回路５０のビン１０７，１０８から２種類
のビットセレクト信号を入力し、第４図と同様のビット
セレクト回路４０で１ピツトの出力信号にエンコードし
てテスト出力ビン１０６に出力している。
クト信号入力回路５０のビン１０７，１０８から２種類
のビットセレクト信号を入力し、第４図と同様のビット
セレクト回路４０で１ピツトの出力信号にエンコードし
てテスト出力ビン１０６に出力している。
第５図について、ビン１０９〜１０１２のＲＡＭ書込み
入力部６０．ライトアンプ５５．センスアンプ５４ニつ
いては従来と同じであるので説明を省略する。
入力部６０．ライトアンプ５５．センスアンプ５４ニつ
いては従来と同じであるので説明を省略する。
以上に説明したように、本発明によればゲートアレイ内
のＲＡＭ等のメモリテスト用ＬＳｉピンと内部ロジック
のＬＳｉピンを共用でき、内部ロジックで使用できる入
／出力端子数を減することなく、ＲＡＭ等のメモリ単体
の試験が実現できる。また通常動作モードにおいてＬＳ
ｉピンを共用するテスト入力ラインはロジックの入／出
力と切離されるから、負荷となることがなく、ロジック
の動作スビ−ドに影響しない。
のＲＡＭ等のメモリテスト用ＬＳｉピンと内部ロジック
のＬＳｉピンを共用でき、内部ロジックで使用できる入
／出力端子数を減することなく、ＲＡＭ等のメモリ単体
の試験が実現できる。また通常動作モードにおいてＬＳ
ｉピンを共用するテスト入力ラインはロジックの入／出
力と切離されるから、負荷となることがなく、ロジック
の動作スビ−ドに影響しない。
第１図は本発明の一実施例に用いるＲＡＭ入力選択回路
を示す図、第２図及び第６図はそれぞれ本発明の一実施
例に２ける共通入力バツ７アセル及び共通入／出力バッ
ファセルを示す図、第４図は本発明の実施例で用いるテ
スト出力回路を示す図、第５図は本発明の一実施例を示
す図、第６図は従来のＲＡＭ搭載のゲートアレイの模式
図。 （主な符号） ２・・・ＲＡＭＸ５・・・ケートアレイ（ロジックブロ
ック）、１０・・・ＲＡＭ入力モード選択回路、１１．
１２・・・アンド回路、１３・・・ノオア回路（オアー
インバータ）、２０・・・入力共用バッファ回路、２１
，２２．２３・・・インバータ（バッファ）、３０・・
・へ出力共用バッファ回路、３１ ・・・出力バッファ
、６２・・・入力バッファ、１０１，１０２，１０３，
１０４・・・（ＬＳｉ）ビン、１０５・・・（ＲＡＭ試
験選択用）ピン 第 １ 図 第２図 第３図
を示す図、第２図及び第６図はそれぞれ本発明の一実施
例に２ける共通入力バツ７アセル及び共通入／出力バッ
ファセルを示す図、第４図は本発明の実施例で用いるテ
スト出力回路を示す図、第５図は本発明の一実施例を示
す図、第６図は従来のＲＡＭ搭載のゲートアレイの模式
図。 （主な符号） ２・・・ＲＡＭＸ５・・・ケートアレイ（ロジックブロ
ック）、１０・・・ＲＡＭ入力モード選択回路、１１．
１２・・・アンド回路、１３・・・ノオア回路（オアー
インバータ）、２０・・・入力共用バッファ回路、２１
，２２．２３・・・インバータ（バッファ）、３０・・
・へ出力共用バッファ回路、３１ ・・・出力バッファ
、６２・・・入力バッファ、１０１，１０２，１０３，
１０４・・・（ＬＳｉ）ビン、１０５・・・（ＲＡＭ試
験選択用）ピン 第 １ 図 第２図 第３図
Claims (2)
- （１）メモリと、該メモリ用試験回路とを具備し、且つ
テストモード設定信号の入カビンと、内部ロジックブロ
ックの入／出力とメモリテストの入力に共用され、入／
出力用のバッファセルを備える入／出力ビンと、内部ロ
ジックブロックからの信号路とＲＡＭテスト信号路とを
テストモード設定信号に応じて選択することにより、通
常動作モードとメモリテストモードに切換えるメモリ入
力選択回路と、少なくとも１つのメモリテスト出力用の
ビンとを具備することを特徴とするゲートアレイ。 - （２）前記メモリ入力選択回路が、第１及び第２のアン
ド回路と、該第１、第２のアンド回路の出力を一方及び
他方の入力とするノオア回路から構成されていることを
特徴とする特許請求の範囲第１項記載のゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181380A JPS6159697A (ja) | 1984-08-30 | 1984-08-30 | ゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181380A JPS6159697A (ja) | 1984-08-30 | 1984-08-30 | ゲ−トアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159697A true JPS6159697A (ja) | 1986-03-27 |
| JPH0348600B2 JPH0348600B2 (ja) | 1991-07-24 |
Family
ID=16099716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181380A Granted JPS6159697A (ja) | 1984-08-30 | 1984-08-30 | ゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159697A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105400A (ja) * | 1987-10-19 | 1989-04-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01162835U (ja) * | 1988-05-02 | 1989-11-13 | ||
| JPH0236430A (ja) * | 1988-07-26 | 1990-02-06 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH02289999A (ja) * | 1989-04-28 | 1990-11-29 | Nec Corp | マイクロコンピュータ |
| JPH032680A (ja) * | 1989-05-31 | 1991-01-09 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0755889A (ja) * | 1993-08-11 | 1995-03-03 | Nec Corp | 論理回路 |
| JPH08233914A (ja) * | 1994-12-16 | 1996-09-13 | Samsung Electron Co Ltd | マイクロコントローラのテスト回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415650A (en) * | 1977-06-21 | 1979-02-05 | Handotai Kenkyu Shinkokai | Semiconductor ic |
-
1984
- 1984-08-30 JP JP59181380A patent/JPS6159697A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415650A (en) * | 1977-06-21 | 1979-02-05 | Handotai Kenkyu Shinkokai | Semiconductor ic |
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| JPH08233914A (ja) * | 1994-12-16 | 1996-09-13 | Samsung Electron Co Ltd | マイクロコントローラのテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348600B2 (ja) | 1991-07-24 |
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